JP5194526B2 - 薄膜トランジスタの製造方法、画素アレイの製造方法 - Google Patents
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Description
本発明は、薄膜トランジスタの製造方法、画素アレイの製造方法に関し、特に塗布法を用いた薄膜トランジスタの製造方法、画素アレイの製造方法に関する。
近年、基板上に薄膜トランジスタ（以下、ＴＦＴとも記す）を形成する技術が大幅に進歩し、特にアクティブマトリクス型の大画面表示装置の駆動素子への応用開発が進められている。これらに用いられる複数のＴＦＴを備えた画素アレイは、通常、フォトリソグラフィ法を用いて製造されるが、フォトリソグラフィ法は種々の工程を必要とし、製造コストの低価格化を阻害する恐れがある。そこで、フォトリソグラフィ法に代わり、工程が簡素化されたインクジェット法（以下、ＩＪ法とも記す）等の塗布法を用いた製造工程の開発が進められている。
また、ＴＦＴを構成する材料で、塗布できるものとして、例えば、電極材料ではＰＥＤＯＴ／ＰＳＳや各種金属のナノ粒子を含む導電ペースト、また、半導体材料では有機半導体等が検討されている。
ところで、アクティブマトリクス型の表示装置においては、ＴＦＴは、画素を駆動する手段として、１つの画素に少なくとも１つ配置されている。近年の表示装置の高解像度化の要求に伴い、画素サイズの縮小化が望まれ、携帯電話用としては２００ｄｐｉを超えるようなものまで出現している。画素サイズの縮小化に伴い、ＴＦＴサイズも縮小されることから、形成すべき半導体膜や電極の大きさも小さくする必要がある。
ＩＪ法では、インク液滴の大きさを小さくすることで、形成される半導体膜や電極の大きさ、つまり塗布寸法を小さくすることができる。しかしながら、液滴の大きさを小さくするのは技術的に容易なことではない。これは液滴の塗布寸法に対し、液滴体積が３乗に比例し、塗布寸法を、例えば１／ｎにするには液滴体積を１／ｎ3にする必要があるからである。このため、ＩＪ法等の塗布法を用いて高解像度のアクティブマトリクス型の表示装置で必要とされる３〜１０μｍ程度のチャネル幅を持つＴＦＴを製造することは容易なことではない。そこでこのような問題に対応する為に種々の技術が検討されている。
例えば、フォトリソグラフィ法を用いて、被塗布領域の周縁にバンクと呼ばれる壁を形成し、吐出された液滴の塗布領域外への流出を防止する。さらに、液滴に対して、被塗布領域がバンクよりも親液性が高くなるようにすることにより液滴の塗布領域外への流出を防止するようにした技術が知られている（特許文献１参照）。
また、フォトリソグラフィ法を用いて形成されたゲートパターンの上にゲート絶縁膜を成膜後、紫外線照射により親液性を示す材料を成膜する。その後、基板背面よりゲートパターンをフォトマスクとして露光することで、チャネルとなる部分には紫外線が当たらないため撥液性を維持し、その周りは親液性を示す。ここにＩＪ法により塗布型電極材料を滴下すると、撥液性を示すチャネル部分を避けて液滴が流動し、所定の位置にＳＤ電極が形成されるようにした技術が知られている（特許文献２参照）。
特許第３６９２５２４号公報
国際公開第２００５／２４９５６号パンフレット
しかしながら、特許文献１に開示されている方法では、バンクを形成するために、例えば、少なくとも以下１項乃至５項に示す工程が必要となる。このため製造工程の複雑化と製造コストの高価格化を招くといった問題がある。
１．成膜工程： バンク材料である感光性樹脂（ポジ型）をスピンコートで全面に成膜。
２．露光工程： フォトマスクを配置して、紫外線を露光。
３．プリベーク： １００℃程度で樹脂を硬化。
４．現像工程： 現像液に漬け、紫外線が照射したところの樹脂のみを除去。
５．Ｐ．Ｅ．Ｂ： プリベーク以上の温度で残った樹脂を硬化。
また、特許文献２記載に開示されている方法では、基板背面より紫外線を照射するため、基板、ゲート絶縁膜は紫外線に対して透明である必要があり、材料が限定される。また、基板背面に傷があると露光時に欠陥となってしまうので、基板背面の品質にも留意して製造を行う必要があり、製造装置の高価格化を招くといった問題がある。
本発明は、上記課題を鑑みてなされたもので、製造工程の複雑化と高価格化を招くことなく、容易に微小化、高密度化することが可能な薄膜トランジスタの製造方法、画素アレイの製造方法を提供することを目的とする。
上記目的は、下記の１乃至２６いずれか１項に記載の発明によって達成される。
１．フォトリソグラフィ法および塗布法を用いた薄膜トランジスタの製造方法であって、
下地部材の上に成膜された電極材料をフォトリソグラフィ法により所定のパターン形状に加工する際に用いた感光性樹脂膜の残留部分を除去せず残留させ、該残留部分を後工程で液体材料を塗布法により所定の領域に塗布するためのバンクとして用いることを特徴とする薄膜トランジスタの製造方法。
下地部材の上に成膜された電極材料をフォトリソグラフィ法により所定のパターン形状に加工する際に用いた感光性樹脂膜の残留部分を除去せず残留させ、該残留部分を後工程で液体材料を塗布法により所定の領域に塗布するためのバンクとして用いることを特徴とする薄膜トランジスタの製造方法。
２．前記電極材料をフォトリソグラフィ法により前記所定のパターン形状に加工してソース電極およびドレイン電極を形成する工程と、
前記ソース電極および前記ドレイン電極の上に残留した前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記１に記載の薄膜トランジスタの製造方法。
前記ソース電極および前記ドレイン電極の上に残留した前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記１に記載の薄膜トランジスタの製造方法。
３．前記電極材料をハーフトーン露光を用いたフォトリソグラフィ法により前記所定のパターン形状に加工してソース電極およびドレイン電極を形成する工程と、
前記ソース電極および前記ドレイン電極の上に残留した膜厚の異なる２種類の領域からなる前記感光性樹脂膜の膜厚を所定の処理により薄くすることにより、前記膜厚の異なる２種類の領域のうち膜厚の薄い領域の前記感光性樹脂膜を除去し、膜厚の厚い領域の前記感光性樹脂膜を残留させる工程と、
前記ソース電極および前記ドレイン電極の上に残留した膜厚の厚い領域の前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記１に記載の薄膜トランジスタの製造方法。
前記ソース電極および前記ドレイン電極の上に残留した膜厚の異なる２種類の領域からなる前記感光性樹脂膜の膜厚を所定の処理により薄くすることにより、前記膜厚の異なる２種類の領域のうち膜厚の薄い領域の前記感光性樹脂膜を除去し、膜厚の厚い領域の前記感光性樹脂膜を残留させる工程と、
前記ソース電極および前記ドレイン電極の上に残留した膜厚の厚い領域の前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記１に記載の薄膜トランジスタの製造方法。
４．前記液体材料として塗布型半導体材料を用い、前記所定の領域に塗布して半導体膜を成膜することを特徴とする前記２または３に記載の薄膜トランジスタの製造方法。
５．前記塗布型半導体材料に対して、前記下地部材のエッチングによって前記電極材料が除去された領域の表面は、前記バンクを形成する前記感光性樹脂膜の表面よりも親液性が高いことを特徴とする前記４に記載の薄膜トランジスタの製造方法。
６．前記塗布型半導体材料を塗布する前工程で、前記塗布型半導体材料のチャネル幅方向への流出を防止する補助バンクを塗布法により形成することを特徴とする前記５に記載の薄膜トランジスタの製造方法。
７．前記下地部材がゲート絶縁膜であって、該ゲート絶縁膜の下に所定の形状に加工されたゲート電極が形成されていることを特徴とする前記４乃至６のいずれか１項に記載の薄膜トランジスタの製造方法。
８．前記下地部材が基板であって、該基板の上に前記塗布型半導体材料、ゲート絶縁材料、ゲート電極材料を塗布法により順次塗布積層して、半導体膜、ゲート絶縁膜、ゲート電極を成膜することを特徴とする前記４乃至６のいずれか１項に記載の薄膜トランジスタの製造方法。
９．前記ゲート絶縁材料に対して、前記半導体膜の表面は、前記バンクを形成する前記感光性樹脂膜の表面よりも親液性が高く、前記ゲート電極材料に対して、前記ゲート絶縁膜の表面は、前記バンクを形成する前記感光性樹脂膜の表面よりも親液性が高いことを特徴とする前記８に記載の薄膜トランジスタの製造方法。
１０．前記ゲート絶縁膜の成膜領域を前記ゲート電極の形状より広くすることを特徴とする前記９に記載の薄膜トランジスタの製造方法。
１１．前記電極材料をフォトリソグラフィ法により前記所定のパターン形状に加工してゲート電極を形成する工程と、
前記ゲート電極の上に残留した前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記１に記載の薄膜トランジスタの製造方法。
前記ゲート電極の上に残留した前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記１に記載の薄膜トランジスタの製造方法。
１２．前記電極材料をハーフトーン露光を用いたフォトリソグラフィ法により前記所定のパターン形状に加工してゲート電極を形成する工程と、
前記ゲート電極の上に残留した膜厚の異なる２種類の領域からなる前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記１に記載の薄膜トランジスタの製造方法。
前記ゲート電極の上に残留した膜厚の異なる２種類の領域からなる前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記１に記載の薄膜トランジスタの製造方法。
１３．前記電極材料をハーフトーン露光を用いたフォトリソグラフィ法により前記所定のパターン形状に加工してゲート電極を形成する工程と、
前記ゲート電極の上に残留した膜厚の異なる２種類の領域からなる前記感光性樹脂膜の膜厚を所定の処理により薄くすることにより、前記膜厚の異なる２種類の領域のうち膜厚の薄い領域の前記感光性樹脂膜を除去し、膜厚の厚い領域の前記感光性樹脂膜を残留させる工程と、
前記ゲート電極の上に残留した膜厚の厚い領域の前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記１に記載の薄膜トランジスタの製造方法。
前記ゲート電極の上に残留した膜厚の異なる２種類の領域からなる前記感光性樹脂膜の膜厚を所定の処理により薄くすることにより、前記膜厚の異なる２種類の領域のうち膜厚の薄い領域の前記感光性樹脂膜を除去し、膜厚の厚い領域の前記感光性樹脂膜を残留させる工程と、
前記ゲート電極の上に残留した膜厚の厚い領域の前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記１に記載の薄膜トランジスタの製造方法。
１４．前記液体材料として層間絶縁膜材料を用い、前記所定の領域に塗布して層間絶縁膜を成膜することを特徴とする前記１１乃至１３のいずれか１項に記載の薄膜トランジスタの製造方法。
１５．前記層間絶縁材料に対して、前記下地部材のエッチングによって前記電極材料が除去された領域の表面は、前記バンクを形成する前記感光性樹脂膜の表面よりも親液性が高いことを特徴とする前記１４に記載の薄膜トランジスタの製造方法。
１６．前記層間絶縁材料が塗布されて成膜された前記層間絶縁膜の高さは、前記バンクを形成する感光性樹脂膜の高さよりも低いことを特徴とする前記１５に記載の薄膜トランジスタの製造方法。
１７．前記液体材料としてソース・ドレイン電極材料を用い、前記層間絶縁膜の上にソース電極およびドレイン電極を形成することを特徴とする前記１４乃至１６のいずれか１項に記載の薄膜トランジスタの製造方法。
１８．前記ソース・ドレイン電極材料に対して、前記層間絶縁膜の表面は、前記バンクを形成する前記感光性樹脂膜の表面よりも親液性が高いことを特徴とする前記１７に記載の薄膜トランジスタの製造方法。
１９．前記液体材料として塗布型半導体材料を用い、前記ソース電極および前記ドレイン電極の上に半導体膜を成膜することを特徴とする前記１７または１８に記載の薄膜トランジスタの製造方法。
２０．２次元マトリクス状に配列され、前記１乃至１９のいずれか１項に記載の方法により製造される薄膜トランジスタをそれぞれ備えた複数の画素を有することを特徴とする画素アレイの製造方法。
２１．複数の前記薄膜トランジスタを接続する下層配線と上層配線の交差部であって、該下層配線の上に形成される前記バンクである前記感光性樹脂膜の高さを、ハーフトーン露光を用いたフォトリソグラフィ法により、前記上層配線の位置よりも低くすることを特徴とする前記２０に記載の画素アレイの製造方法。
２２．高さが前記上層配線の位置よりも低くされた感光性樹脂膜の上に層間絶縁膜材料を塗布法により塗布して層間絶縁膜を成膜することを特徴とする前記２１に記載の画素アレイの製造方法。
２３．複数の前記薄膜トランジスタを接続する下層配線と上層配線の交差部であって、該下層配線の上に形成されるバンクである感光性樹脂膜の前記上層配線の方向のピッチをチャネル長よりも短くすることを特徴とする前記２０に記載の画素アレイの製造方法。
２４．複数の前記薄膜トランジスタを接続し、その上にバンクである感光性樹脂膜が成膜された下層配線の外部装置との電気的接続のためのパッド用電極を、該下層配線の側面に接続することを特徴とする前記２０に記載の画素アレイの製造方法。
２５．下地部材の上に成膜された電極材料をエッチングにより所定のパターン形状に加工する際に、前記電極材料の所定の領域に、エッチングにより腐食されない導電性材料を塗布法により塗布して導電性膜を成膜し、該導電性膜を下層配線の外部装置との電気的接続のためのパッド用電極とすることを特徴とする前記２０に記載の画素アレイの製造方法。
２６．複数の前記薄膜トランジスタを接続する下層配線と上層配線との接続部に、層間絶縁膜が流入する距離よりも長い開口部を形成するすることを特徴とする前記２０に記載の画素アレイの製造方法。
本発明によれば、下地部材の上に成膜された電極材料をフォトリソグラフィ法により所定のパターン形状に加工する際に用いた感光性樹脂膜の残留部分を除去せず残留させ、該残留部分を後工程で液体材料を塗布法により所定の領域に塗布するためのバンクとして用いるようにした。これにより、塗布法により吐出された液体材料の所定領域外への流出を防止することができ、高精度に液体材料を所定の領域に塗布することができる。また、例えば、フォトリソグラフィ法でゲート電極を形成し、ゲート電極の上に残留した感光性樹脂膜をバンクとして塗布法によりソース電極、ドレイン電極を形成する場合、ゲート電極とソース電極、ドレイン電極を自己整合的に高精度に形成することができる。尚、ゲート電極とソース電極、ドレイン電極の形成方法は、前述の場合の逆であっても同様の効果を得ることができる。また、フォトリソグラフィ法に用いた感光性樹脂膜の残留部分をバンクとして用いることで、バンク形成の為の新たな工程が不要となる。これらの結果、製造工程の複雑化と高価格化を招くことなく、薄膜トランジスタを容易に微小化、高密度化することが可能となる。
以下図面に基づいて、本発明に係る薄膜トランジスタ（以下、ＴＦＴとも記する）の製造方法の実施の形態を説明する。尚、本発明を図示の実施の形態に基づいて説明するが、本発明は該実施の形態に限られない。
〔実施形態１〕
図１に実施形態１によるＴＦＴの製造工程を示す。図１（ａ）〜図１（ｊ）において、上図は工程断面図、下図は工程平面図である。実施形態１によるＴＦＴは、図１（ｊ）に示すように、ボトムゲート構造のＴＦＴ１０である。以下図１に基づいて、実施形態１によるＴＦＴ１０の製造方法を説明する。
図１に実施形態１によるＴＦＴの製造工程を示す。図１（ａ）〜図１（ｊ）において、上図は工程断面図、下図は工程平面図である。実施形態１によるＴＦＴは、図１（ｊ）に示すように、ボトムゲート構造のＴＦＴ１０である。以下図１に基づいて、実施形態１によるＴＦＴ１０の製造方法を説明する。
１．ゲート電極形成工程（図１（ａ）〜図１（ｃ））： 最初に、基板１０１の上にスパッタリング法を用いて、膜厚が約５０ｎｍのゲート電極層１０２を形成する。ゲート電極材料には、Ｃｒ、Ａｌ等を用いる。次に、ゲート電極層１０２の上にスピンコート法、印刷等を用いて、フォトレジスト材料を塗布しフォトレジスト膜１０３（感光性樹脂膜）を成膜する。次に、フォトリソグラフィ法を用いて、露光、現像、エッチング、フォトレジスト膜剥離等の処理を経てゲート電極Ｇを形成する。
２．ゲート絶縁膜成膜工程（図１（ｄ））： 次に、基板１０１、ゲート電極Ｇの上にスピンコート法を用いて、ゲート絶縁膜材料を塗布しゲート絶縁膜１０４（下地部材）を成膜する。ゲート絶縁膜材料には、樹脂材料、無機材料等を用いる。また、ゲート絶縁膜材料は感光性を有すると、後述の端子部用の開口部を容易に形成することができるので、好ましい。また、ゲート絶縁膜１０４の成膜には、スパッタリング法を用いてもよいし、ＣＶＤ法を用いて、ＴＥＯＳを原料としてＳｉＯ2を成膜してもよい。尚、ゲート絶縁膜材料としては、後述の後工程で成膜する塗布型半導体材料に対して親液性を呈するものが好ましい。
３．ソース電極、ドレイン電極形成工程（図１（ｅ）〜図１（ｈ））： 次に、ゲート絶縁膜１０４の上にスパッタリング法、真空蒸着等を用いて、ソース・ドレイン電極層１０５を形成する。ソース・ドレイン電極材料には、Ａｕ、Ａｇ等の金属材料を用いる。また、スピンコート法により、導電性高分子材料を用いてもよい。次に、ソース・ドレイン電極層１０５の上にスピンコート法、印刷等を用いて、フォトレジスト材料を塗布しフォトレジスト膜１０６（感光性樹脂膜）を成膜する。次に、フォトリソグラフィ法を用いて、露光、現像、エッチング等の処理を経てソース電極Ｓ、ドレイン電極Ｄを形成する。このとき、ソース電極Ｓ、ドレイン電極Ｄの上に残留し、壁状に形成されたフォトレジスト膜１０６ａ、１０６ｂは、剥離せずにそのまま残す。フォトレジスト材料には、従来のポジ型、ネガ型のフォトレジスト材料を用いる。尚、フォトレジスト材料としては、現像後に、後述の後工程で成膜する塗布型半導体材料に対して撥液性を呈するものが好ましい。
４．半導体膜成膜工程（図１（ｉ）、図１（ｊ））： 次に、開口したゲート絶縁膜１０４の上に、フォトレジスト膜１０６ａ、１０６ｂをバンクとして、ＩＪ法を用いて、塗布型半導体材料（液体材料：以下、半導体材料とも記す）１０７Ｍを塗布し、半導体膜１０７を成膜してＴＦＴ１０を完成する。半導体材料１０７Ｍには、ＴＩＰＳペンタセン、Ｐ３ＨＴ、Ｆ８Ｔ２等を用いる。
このように、実施形態１によるＴＦＴの製造方法においては、新たな工程を必要とせず、容易に半導体膜１０７の成膜を補助するためのバンクを形成することができる。また、これにより、高精度に半導体膜１０７を成膜することができる。
〔実施形態２〕
図２に実施形態２によるＴＦＴの製造工程を示す。実施形態２によるＴＦＴの製造方法は、実施形態１の場合の変形例であり、ハーフトーン露光を用いたフォトリソグラフィ法により、一部の領域Ｓａ部、Ｄａ部が露出したソース電極Ｓ、ドレイン電極Ｄを形成するものである（図２（ｉ））。
図２に実施形態２によるＴＦＴの製造工程を示す。実施形態２によるＴＦＴの製造方法は、実施形態１の場合の変形例であり、ハーフトーン露光を用いたフォトリソグラフィ法により、一部の領域Ｓａ部、Ｄａ部が露出したソース電極Ｓ、ドレイン電極Ｄを形成するものである（図２（ｉ））。
半導体材料１０７Ｍの逃げ場を、ソース電極Ｓ、ドレイン電極Ｄの一部が露出した領域Ｓａ部、Ｄａ部に設けることで、半導体材料１０７Ｍのチャネル幅Ｗ方向への漏れを防止することができる。尚、ソース電極Ｓ、ドレイン電極Ｄの表面は、半導体材料１０７Ｍに対して親液性を呈すことが好ましい。これにより、ＩＪ法により塗布した半導体材料１０７Ｍは強くソース電極Ｓ、ドレイン電極Ｄ側に引っ張られ、チャネル幅Ｗ方向に流出し難くなる。
ハーフトーン露光は、フォトレジスト膜１０６の成膜後（図２（ｆ））、多階調の強度での露光が可能なフォトマスク５３を介して１回の露光を行い（図２（ｇ））、そのフォトレジスト膜１０６への露光量の違いを利用して厚さの異なるフォトレジスト膜１０６ａ〜１０６ｄ（図２（ｈ））を形成することができる。
多段階露光可能なフォトマスク５３は、透過部分５３ａ、遮光部分５３ｃ、半透過部分５３ｂを有し（図２（ｇ））、少なくとも３階調の露光強度を実現する。フォトマスク５３のうち半透過部分５３ｂは、遮光材料（Ｃｒ）の膜厚を調整して半透過になるようにしてもよいし、Ｃｒパターンと半透過パターンを積層することで半透過にしてもよい。また、露光波長より短い周期で微小ラインや微小ドットを配置して半透過になるようにしてもよい。
例えば、ポジフォトレジスト膜１０６を成膜後（図２（ｆ））、フォトマスク５３に３階調の露光強度を実現するものを用いる場合（図２（ｇ））、現像、エッチングにより遮光部のフォトレジスト膜１０６ａ、１０６ｂは完全に残り、露光部は完全に除去される。中間露光部分はエッチングレートが遮光部と露光部の中間となるのでフォトレジスト膜１０６ｃ、１０６ｄは残り、高さは遮光部のフォトレジスト膜１０６ａ、１０６ｂに比べて低くなる（図２（ｈ））。その後、第２の現像としてＯ2ガスやＣＦ4ガスを用いたドライエッチングを行うことによりフォトレジスト膜１０６ｃ、１０６ｄを除去し（図２（ｉ））、一部の領域Ｓａ部、Ｄａ部が露出したソース電極Ｓ、ドレイン電極Ｄを形成することができる。
〔実施形態３〕
図３に実施形態３によるＴＦＴの製造工程を示す。実施形態３によるＴＦＴは、図３（ｈ）に示すように、トップゲート構造のＴＦＴ１０である。
図３に実施形態３によるＴＦＴの製造工程を示す。実施形態３によるＴＦＴは、図３（ｈ）に示すように、トップゲート構造のＴＦＴ１０である。
基板１０１（下地部材）の上に、実施形態１におけるゲート電極形成工程の場合と同様にして、フォトリソグラフィ法を用いて、ソース電極Ｓ、ドレイン電極Ｄを形成する（図３（ａ）、図３（ｂ））。このとき、ソース電極Ｓ、ドレイン電極Ｄの上に残留し、壁状に形成されたフォトレジスト膜１０６ａ、１０６ｂは、剥離せずに焼成して残す。次に、開口した基板１０１の上に、フォトレジスト膜１０６ａ、１０６ｂをバンクとして、ＩＪ法を用いて、半導体材料１０７Ｍ（液体材料）、ゲート絶縁膜材料１０４Ｍ（液体材料）、ゲート電極材料１０２Ｍ（液体材料）を順次塗布積層して、半導体膜１０７、ゲート絶縁膜１０４、ゲート電極Ｇを成膜、形成する（図３（ｃ）〜図３（ｈ））。尚、半導体材料１０７Ｍに対して、基板１０１の表面は、バンクを形成するフォトレジスト膜１０６ａ、１０６ｂの表面よりも親液性が高いことが好ましい。基板１０１にガラスを用いると、ガラスは濡れ性がよいため、この特性を実現しやすい。基板１０１がフィルムの場合は、表面が親液性を呈するようにコーティングしたものを用いることが好ましい。バリア膜として使われるＳｉＯ2は親液性になりやすいので、これを用いることができる。このように適切な材料を選択することにより、半導体材料１０７Ｍは、ソース電極Ｓ、ドレイン電極Ｄの上に残っているフォトレジスト膜１０６ａ、１０６ｂの間に適切に塗布される。
半導体材料１０７Ｍには、ＴＩＰＳペンタセン、Ｐ３ＨＴ、Ｆ８Ｔ２等を用いる。但し、後工程で塗布されるゲート絶縁膜材料１０４Ｍの溶媒に耐性のある材料を選ぶことが好ましい。半導体材料１０７Ｍがチャネル幅Ｗ方向に漏れる場合は、半導体材料１０７Ｍを塗布する前に、絶縁材料１５１Ｍをチャネル幅Ｗの上下に塗布し、補助バンクを形成すればよい（図３（ｄ））。このとき、厚い膜厚が必要となるので、固形分が多く、粘度の高い絶縁膜材料を用いるのが好ましい。
尚、ゲート絶縁膜材料１０４Ｍに対して、半導体膜１０７の表面は、バンクを形成するフォトレジスト膜１０６ａ、１０６ｂの表面よりも親液性が高いことが好ましい。これにより、ゲート絶縁膜材料１０４Ｍが適切に塗布される。ゲート絶縁膜１０４の面積が、半導体膜１０７の面積よりも広くなっても特に問題はない。
また、ゲート電極材料１０２Ｍに対して、ゲート絶縁膜１０４の表面は、バンクを形成するフォトレジスト膜１０６ａ、１０６ｂの表面よりも親液性が高いことが好ましい。これにより、ゲート電極材料１０２Ｍが適切に塗布され、ゲート電極Ｇとソース電極Ｓ、ドレイン電極Ｄのオーバーラップが少ないＴＦＴ１０を製造することができる。
〔実施形態４〕
図４に実施形態４によるＴＦＴの製造工程を示す。実施形態４によるＴＦＴの製造方法は、実施形態３の場合の変形例であり、実施形態２の説明で前述したハーフトーン露光を用いたフォトリソグラフィ法（図４（ａ）、図１（ｂ））、並びにＯ2ガスやＣＦ4ガスを用いたドライエッチング（図４（ｃ））を行うことにより、一部の領域Ｓａ部、Ｄａ部が露出したソース電極Ｓ、ドレイン電極Ｄを形成するものである。
図４に実施形態４によるＴＦＴの製造工程を示す。実施形態４によるＴＦＴの製造方法は、実施形態３の場合の変形例であり、実施形態２の説明で前述したハーフトーン露光を用いたフォトリソグラフィ法（図４（ａ）、図１（ｂ））、並びにＯ2ガスやＣＦ4ガスを用いたドライエッチング（図４（ｃ））を行うことにより、一部の領域Ｓａ部、Ｄａ部が露出したソース電極Ｓ、ドレイン電極Ｄを形成するものである。
このように、ソース電極Ｓ、ドレイン電極Ｄの一部の領域Ｓａ部、Ｄａ部を露出させることにより、この露出した領域の上にも半導体膜１０７が成膜される為（図３（ｅ））、ソース電極Ｓ、ドレイン電極Ｄと半導体膜１０７との接触面積が広くなり、ＴＦＴ１０の特性を向上させることができる。
〔実施形態５〕
図５に実施形態５によるＴＦＴの製造工程を示す。実施形態５によるＴＦＴは、図５（ｈ）に示すように、ボトムゲート構造のＴＦＴ１０である。
図５に実施形態５によるＴＦＴの製造工程を示す。実施形態５によるＴＦＴは、図５（ｈ）に示すように、ボトムゲート構造のＴＦＴ１０である。
基板１０１（下地部材）の上に、実施形態１におけるゲート電極形成工程の場合と同様にして、フォトリソグラフィ法を用いて、ゲート電極Ｇａ、Ｇｂ、Ｇｃを形成する（図５（ａ）、図５（ｂ））。このとき、ゲート電極Ｇａ、Ｇｂ、Ｇｃの上に残留し、壁状に形成されたフォトレジスト膜１０３ａ、１０３ｂ、１０３ｃは、剥離せずに焼成して残す。次に、開口した基板１０１の上に、フォトレジスト膜１０３ａ、１０３ｂ、１０３ｃ、をバンクとして、ＩＪ法を用いて、層間絶縁膜材料１０８Ｍ、ソース・ドレイン電極材料１０５Ｍ、半導体材料１０７Ｍを順次塗布積層して、層間絶縁膜１０８、ソース電極Ｓ、ドレイン電極Ｄ、半導体膜１０７を成膜、形成する（図５（ｃ）〜図５（ｈ））。ここで、フォトレジスト膜１０３ａ、１０３ｂ、１０３ｃは、前述のゲート絶縁膜１０４としても機能する。
尚、層間絶縁膜材料１０８Ｍに対して、基板１０１の表面は、バンクを形成するフォトレジスト膜１０３ａ、１０３ｂ、１０３ｃの表面よりも親液性が高いことが好ましい。基板１０１にガラスを用いると、ガラスは濡れ性がよいため、この特性を実現しやすい。基板１０１がフィルムの場合は、表面が親液性を呈するようにコーティングしたものを用いることが好ましい。バリア膜として使われるＳｉＯ2は親液性になりやすいので、これを用いることができる。
また、ソース・ドレイン電極材料１０５Ｍに対して、層間絶縁膜１０８の表面は、バンクを形成するフォトレジスト膜１０３ａ、１０３ｂ、１０３ｃの表面よりも親液性が高いことが好ましい。ソース・ドレイン電極材料１０５Ｍとして水系であるＰＥＤＯＴ／ＰＳＳを用いる場合は、層間絶縁膜材料１０８Ｍには、親液性を呈するＰＶＡやＰＶＰ、あるいは、紫外線照射により親液性に変化する樹脂材料等を用いることができる。
ここで、層間絶縁膜１０８ａ（１０８ｂ）、ソース電極Ｓ（ドレイン電極Ｄ）、フォトレジスト膜１０３ａ（１０３ｂ、１０３ｃ）の高さの関係を図６に示す。層間絶縁膜１０８ａ（１０８ｂ）、ソース電極Ｓ（ドレイン電極Ｄ）、フォトレジスト膜１０３ａ（１０３ｂ、１０３ｃ）の高さは、図６（ａ）〜図６（ｄ）に示す様に、以下１項〜４項に示す関係が考えられる。
１． ソース電極Ｓ＞フォトレジスト膜１０３ａ＞層間絶縁膜１０８ａ
２． ソース電極Ｓ＞フォトレジスト膜１０３ａ＝層間絶縁膜１０８ａ
３． フォトレジスト膜１０３ａ＞ソース電極Ｓ＞層間絶縁膜１０８ａ
４． フォトレジスト膜１０３ａ＝ソース電極Ｓ＞層間絶縁膜１０８ａ
尚、高さを同じにするためには、厚めに成膜して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で研磨すればよい。３項の関係の場合、半導体膜１０７を囲うようにフォトレジスト膜１０３ａ、１０３ｃが形成されているため、半導体材料１０７Ｍが外部に流出し難い構成となる。また、４項の場合、半導体膜１０７を成膜するときに段差がないため、より良好に結晶化される。
２． ソース電極Ｓ＞フォトレジスト膜１０３ａ＝層間絶縁膜１０８ａ
３． フォトレジスト膜１０３ａ＞ソース電極Ｓ＞層間絶縁膜１０８ａ
４． フォトレジスト膜１０３ａ＝ソース電極Ｓ＞層間絶縁膜１０８ａ
尚、高さを同じにするためには、厚めに成膜して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で研磨すればよい。３項の関係の場合、半導体膜１０７を囲うようにフォトレジスト膜１０３ａ、１０３ｃが形成されているため、半導体材料１０７Ｍが外部に流出し難い構成となる。また、４項の場合、半導体膜１０７を成膜するときに段差がないため、より良好に結晶化される。
〔実施形態６〕
図７に実施形態６によるＴＦＴの製造工程を示す。実施形態６によるＴＦＴの製造方法は、実施形態５の場合の変形例であり、実施形態２の説明で前述したハーフトーン露光を用いたフォトリソグラフィ法により、ゲート電極Ｇａ、Ｇｂ、Ｇｃの上に高さの異なるフォトレジスト膜１０３ａ、１０３ｂ、１０３ｃを形成するものである（図７（ａ）、図７（ｂ））。
図７に実施形態６によるＴＦＴの製造工程を示す。実施形態６によるＴＦＴの製造方法は、実施形態５の場合の変形例であり、実施形態２の説明で前述したハーフトーン露光を用いたフォトリソグラフィ法により、ゲート電極Ｇａ、Ｇｂ、Ｇｃの上に高さの異なるフォトレジスト膜１０３ａ、１０３ｂ、１０３ｃを形成するものである（図７（ａ）、図７（ｂ））。
実施形態５によるＴＦＴの製造方法おいて、層間絶縁膜１０８ａ（１０８ｂ）、ソース電極Ｓ（ドレイン電極Ｄ）、フォトレジスト膜１０３ａ（１０３ｂ、１０３ｃ）の高さ関係が３項の場合（図６（ｃ））、半導体膜１０７を囲うようにフォトレジスト膜１０３ａ、１０３ｃが形成され、適切にパターンニングできるが、前述のゲート絶縁膜１０４として機能するフォトレジスト膜１０３ａ、１０３ｂ、１０３ｃが高いまま残り、ソース電極Ｓ、ドレイン電極Ｄの間にはフォトレジスト膜１０３ｂ介在する。チャネルはゲート絶縁膜上にしかできないため、ここではフォトレジスト膜１０３ｂの両側面の半導体膜１０７ａ、１０７ｂが高抵抗のまま残り、オン電流を減少させることになる。
この問題に対応する為、実施形態６によるＴＦＴの製造方法においては、ハーフトーン露光を用いて、ゲート絶縁膜として機能するフォトレジスト膜１０３ｂの高さを、周辺のフォトレジスト膜１０３ａ、１０３ｃよりも低くするものである。また、これにより、半導体材料１０７Ｍの外部への流出を防止することができる。
ハーフトーン露光を行い、現像すると高さの異なるフォトレジスト膜１０３ａ、１０３ｂ、１０３ｃがゲート電極Ｇａ、Ｇｂ、Ｇｃ電極の上に残る（図７（ｂ））。そのまま焼成を行えば、ゲート絶縁膜として機能するフォトレジスト膜１０３ｂの高さを、周辺のフォトレジスト膜１０３ａ、１０３ｃよりも低くすることができる。焼成はエッチング前に行うほうが、エッチングによりフォトレジスト膜１０３ａ、１０３ｂ、１０３ｃが受けるダメージを低減することができるので、好ましい。
〔実施形態７〕
図８に実施形態７によるＴＦＴの製造工程を示す。実施形態７によるＴＦＴの製造方法は、実施形態５の場合の変形例であり、実施形態２の説明で前述したハーフトーン露光を用いたフォトリソグラフィ法により、ゲート電極Ｇｂの上に高さの異なるフォトレジスト膜１０３ｂ、１０３ｄ、１０３ｅを形成し（図８（ａ）、図８（ｂ））、ゲート電極Ｇｂとソース電極Ｓ、ドレイン電極Ｄの一部をオーバーラップさせるものである（図８（ｇ）中Ａ部、Ｂ部）。
図８に実施形態７によるＴＦＴの製造工程を示す。実施形態７によるＴＦＴの製造方法は、実施形態５の場合の変形例であり、実施形態２の説明で前述したハーフトーン露光を用いたフォトリソグラフィ法により、ゲート電極Ｇｂの上に高さの異なるフォトレジスト膜１０３ｂ、１０３ｄ、１０３ｅを形成し（図８（ａ）、図８（ｂ））、ゲート電極Ｇｂとソース電極Ｓ、ドレイン電極Ｄの一部をオーバーラップさせるものである（図８（ｇ）中Ａ部、Ｂ部）。
ゲート電極Ｇｂとソース電極Ｓ、ドレイン電極Ｄの一部をオーバーラップさせることで、寄生容量は増えるものの、半導体膜１０７の全体に電圧を印加することができ、ＴＦＴ１０のＯＮ／ＯＦＦ特性を向上させることができる。ハーフトーン露光により、ゲート絶縁膜として機能するフォトレジスト膜１０３ｂの両側面に高さの低いフォトレジスト膜１０３ｄ、１０３ｅを形成し（図８（ｂ））、そのまま焼成する。尚、実施形態２の場合と同様に、Ｏ2ガスやＣＦ4ガスを用いたドライエッチング等によりでフォトレジスト膜１０３ａ〜１０３ｅ全体の膜厚を減らすことによりフォトレジスト膜１０３ｄ、１０３ｅを除去し、ゲート電極Ｇｂの一部を露出させるようにしてもよい。
〔実施形態８〕
実施形態８は、２次元マトリクス状に配列され、実施形態３〜７のいずれかの方法により製造されるＴＦＴをそれぞれ備えた複数の画素を有する画素アレイの製造方法に係り、特に、上層配線と下層配線との交差部の配線方法に係るものである。
実施形態８は、２次元マトリクス状に配列され、実施形態３〜７のいずれかの方法により製造されるＴＦＴをそれぞれ備えた複数の画素を有する画素アレイの製造方法に係り、特に、上層配線と下層配線との交差部の配線方法に係るものである。
実施形態３〜７の構造のＴＦＴを、例えば、表示装置の駆動用として、２次元マトリクスのアレイ状に配列する場合、縦の配線と横の配線の交差部が必ず生じる。例えば、下層をゲート線とした場合、ゲート線の上にはフォトレジスト膜が形成されている為、その上をまたぐようにソース線を成膜する必要があり、容易に成膜することは困難である。具体的には、図９を用いて説明する。図９（ａ）は、フォトレジストパターン１０３Ｐ、ゲートパターンＧＰの一例を示す、図９（ｂ）は、図９（ａ）に示すパターンにソースパターンＳＰ、ドレインパターンＤＰを成膜した状態を示す図、図９（ｃ）は、図９（ｂ）におけるＡ−Ａ′断面図、図９（ｄ）は、図９（ｂ）におけるＢ−Ｂ′断面図である。また、図９（ｅ）は、ゲート線ＧＬとソース線ＳＬとの交差部の一例による配線方法を示す図９（ｂ）におけるＢ−Ｂ′断面図、図９（ｆ）は、ゲート線ＧＬとソース線ＳＬとの交差部の別例による配線方法を示す図９（ｂ）におけるＢ−Ｂ′断面図である。
本発明の実施形態に係るＴＦＴの製造方法においては、ソース電極Ｓ、ドレイン電極Ｄ、またはゲート電極Ｇを形成する際に用いたフォトレジスト膜のソース電極Ｓ、ドレイン電極Ｄ、またはゲート電極Ｇの上に残留し、壁状に形成された部分を、後工程で各種塗布材料を所定の領域に塗布する為のバンクとして用いることを特徴としている。
バンクとして機能するためには、例えば、図５に示したボトムゲート構造のＴＦＴ１０の場合、ゲート絶縁膜として機能するフォトレジスト膜１０３ａ〜１０３ｃは、ソース・ドレイン電極材料１０５Ｍが上に乗らないように、十分な高さ、幅を持つか、あるいはソース・ドレイン電極材料１０５Ｍに対して撥液性を呈す必要がある。ゲート線ＧＬとソース線ＳＬとの交差部もここと同様の工程で成膜すると、同じ高さで同じ撥液性を呈すものができる。幅はフォトマスクのパターンで変更できるが、ゲート電極Ｇの抵抗値を所定の値以下にしたい場合は、おのずとその幅は決まってしまう。この幅Ｗｇ（図９（ｄ））は、通常、チャネル長Ｗｃｈ（図９（ｃ））よりも大きいものになる。チャネル長Ｗｃｈは、ソース・ドレイン電極材料１０５Ｍをソース電極Ｓとドレイン電極Ｄに分離できるような大きさに設定されていることから、それよりも大きい幅Ｗｇをまたいでソース・ドレイン電極材料１０５Ｍを塗布しても、分離してしまい、ソース線ＳＬが断線する。実施形態８は、この問題に対応する為の上層配線と下層配線との交差部の配線方法に係るものであり、以下その方法を説明する。
（方法１）
ゲート線ＧＬのソース線ＳＬとの交差部のパターンの幅Ｗｇを細くすることにより、フォトレジスト膜１０３を乗り越えることが考えられる。しかしながら、単純に細くするとゲート線ＧＬの抵抗値が高くなるため、所定の間隔を持って細いパターンで繋がるようなゲート線ＧＬ１〜ＧＬ５にすることが好ましい。具体的はＷｇ＞Ｗｃｈ＞Ｗｇ２の関係を満たすような幅Ｗｇ２を設定すればよい（図９（ｅ））。この部分ではべた配線よりも抵抗が高くなるため、ここのみ幅Ｗｇを広くしてもよい。
ゲート線ＧＬのソース線ＳＬとの交差部のパターンの幅Ｗｇを細くすることにより、フォトレジスト膜１０３を乗り越えることが考えられる。しかしながら、単純に細くするとゲート線ＧＬの抵抗値が高くなるため、所定の間隔を持って細いパターンで繋がるようなゲート線ＧＬ１〜ＧＬ５にすることが好ましい。具体的はＷｇ＞Ｗｃｈ＞Ｗｇ２の関係を満たすような幅Ｗｇ２を設定すればよい（図９（ｅ））。この部分ではべた配線よりも抵抗が高くなるため、ここのみ幅Ｗｇを広くしてもよい。
（方法２）
ハーフトーン露光を用い、ゲート線ＧＬとソース線ＳＬとの交差部のみフォトレジスト膜１０３を薄くしておく（図９（ｆ））。薄くなったフォトレジスト膜１０３の上に層間絶縁膜１０８を成膜すると、後工程でのソース線ＳＬが適切に成膜される。
ハーフトーン露光を用い、ゲート線ＧＬとソース線ＳＬとの交差部のみフォトレジスト膜１０３を薄くしておく（図９（ｆ））。薄くなったフォトレジスト膜１０３の上に層間絶縁膜１０８を成膜すると、後工程でのソース線ＳＬが適切に成膜される。
尚、方法１、方法２組み合わせて配線処理を行ってもよい。
〔実施形態９〕
実施形態５〜７の構造のＴＦＴは、ゲート電極Ｇの上には、フォトレジスト膜１０３が成膜され、その周りは層間絶縁膜１０８で覆われているため、外部の電気回路と接続するためのパッド部を形成することが困難である。実施形態９は、この問題に対応する為のパッド部の形成方法に係るものであり、以下その方法を図１０〜図１３を用いて説明する。
実施形態５〜７の構造のＴＦＴは、ゲート電極Ｇの上には、フォトレジスト膜１０３が成膜され、その周りは層間絶縁膜１０８で覆われているため、外部の電気回路と接続するためのパッド部を形成することが困難である。実施形態９は、この問題に対応する為のパッド部の形成方法に係るものであり、以下その方法を図１０〜図１３を用いて説明する。
図１０〜図１３において、上図は工程平面図、下図は上図におけるＡ−Ａ′工程断面図である。
（方法１）
図１０に方法１によるパッド部Ｐの形成方法を示す。層間絶縁膜１０８をパッド部Ｐには成膜せず、パッド部用電極ＰＤをゲート線ＧＬの側面の露出部ＧＬａに接続するように成膜、形成する。層間絶縁膜１０８のパターンはＩＪ法等の塗布法で形成するが、パターン精度はあまり高くはない。しかし、パッド部Ｐは通常、画素部よりも充分に外側に位置するため、塗布法でもこのような形状に形成することが可能である。
図１０に方法１によるパッド部Ｐの形成方法を示す。層間絶縁膜１０８をパッド部Ｐには成膜せず、パッド部用電極ＰＤをゲート線ＧＬの側面の露出部ＧＬａに接続するように成膜、形成する。層間絶縁膜１０８のパターンはＩＪ法等の塗布法で形成するが、パターン精度はあまり高くはない。しかし、パッド部Ｐは通常、画素部よりも充分に外側に位置するため、塗布法でもこのような形状に形成することが可能である。
（方法２）
図１１に方法２によるパッド部Ｐの形成方法を示す。方法２は、ハーフトーン露光を用いるものである。まず全面にフォトレジスト膜１０３が成膜された電極層（例えば、ゲート電極層１０２）をパターンニングするために、フォトレジスト膜１０３をハーフトーン露光を用いてパターンニングする。このとき、パッド部Ｐの上に成膜されているフォトレジスト膜１０３ｂの膜厚を薄くしておく。次に現像を行い、その後ドライエッチングでフォトレジスト膜１０３の全体の膜厚を薄くし、フォトレジスト膜１０３ｂをすべて除去する。この様にして、パッド部Ｐを露出させ、パッド用電極ＰＤとする。
図１１に方法２によるパッド部Ｐの形成方法を示す。方法２は、ハーフトーン露光を用いるものである。まず全面にフォトレジスト膜１０３が成膜された電極層（例えば、ゲート電極層１０２）をパターンニングするために、フォトレジスト膜１０３をハーフトーン露光を用いてパターンニングする。このとき、パッド部Ｐの上に成膜されているフォトレジスト膜１０３ｂの膜厚を薄くしておく。次に現像を行い、その後ドライエッチングでフォトレジスト膜１０３の全体の膜厚を薄くし、フォトレジスト膜１０３ｂをすべて除去する。この様にして、パッド部Ｐを露出させ、パッド用電極ＰＤとする。
（方法３）
図１２に方法３によるパッド部Ｐの形成方法を示す。パッド部Ｐを露出させて矩形状に形成する。この矩形の内側には層間絶縁膜１０８を成膜せず、パッド部用電極ＰＤを成膜、形成する。これにより、矩形の内面のゲート線ＧＬａ〜ＧＬｄすべてがパッド部用電極ＰＤと接続がとれ、接続状態を向上させることができる。
図１２に方法３によるパッド部Ｐの形成方法を示す。パッド部Ｐを露出させて矩形状に形成する。この矩形の内側には層間絶縁膜１０８を成膜せず、パッド部用電極ＰＤを成膜、形成する。これにより、矩形の内面のゲート線ＧＬａ〜ＧＬｄすべてがパッド部用電極ＰＤと接続がとれ、接続状態を向上させることができる。
（方法４）
図１３に方法４によるパッド部Ｐの形成方法を示す。まずパッド部Ｐに開口を持ったフォトレジスト膜１０３を形成し（図１３（ａ））、開口部にパッド部用電極ＰＤ（導電性膜）を成膜、形成する（図１３（ｂ））。ここで、パッド部用電極ＰＤの材料は、下層（例えば、ゲート電極層１０２）の電極材料と異なるもので、下層電極用のエッチング液でエッチングされないものを用いる。この後、下層をエッチングする。例えば、下層の電極材料がＡｌの場合、ＡｇやＡｇＰｄ、Ａｕのナノ粒子を用いてパッド部用電極ＰＤを成膜し、塩酸や希硫酸でエッチングすればよい。このように、パッド部Ｐの開口部はパッド部用電極ＰＤがエッチングされずに残るため、外部との接続が可能となる。パッド部用電極ＰＤと下層のパッド部Ｐは面Ｍで接続が取れるため、接続状態を大きく向上させることができる。
図１３に方法４によるパッド部Ｐの形成方法を示す。まずパッド部Ｐに開口を持ったフォトレジスト膜１０３を形成し（図１３（ａ））、開口部にパッド部用電極ＰＤ（導電性膜）を成膜、形成する（図１３（ｂ））。ここで、パッド部用電極ＰＤの材料は、下層（例えば、ゲート電極層１０２）の電極材料と異なるもので、下層電極用のエッチング液でエッチングされないものを用いる。この後、下層をエッチングする。例えば、下層の電極材料がＡｌの場合、ＡｇやＡｇＰｄ、Ａｕのナノ粒子を用いてパッド部用電極ＰＤを成膜し、塩酸や希硫酸でエッチングすればよい。このように、パッド部Ｐの開口部はパッド部用電極ＰＤがエッチングされずに残るため、外部との接続が可能となる。パッド部用電極ＰＤと下層のパッド部Ｐは面Ｍで接続が取れるため、接続状態を大きく向上させることができる。
〔実施形態１０〕
ＩＪ法等の塗布法を用いて上層配線を形成する場合、スパッタリング等で成膜した膜に比べ、同じ材料を用いても抵抗値が高くなる。そのため、厚い膜にする必要があるが、厚みは線幅との関係で決まるため、細い線幅にした場合は厚みが薄くなり、抵抗値が高くなるいう問題がある。
ＩＪ法等の塗布法を用いて上層配線を形成する場合、スパッタリング等で成膜した膜に比べ、同じ材料を用いても抵抗値が高くなる。そのため、厚い膜にする必要があるが、厚みは線幅との関係で決まるため、細い線幅にした場合は厚みが薄くなり、抵抗値が高くなるいう問題がある。
実施形態１０は、この問題に対応する為の上層配線の形成方法に係るものであり、バンクを用いて細い線幅で厚みが厚い配線を実現するものである。以下その方法を図１４、図１５を用いて説明する。図１４（ａ）〜図１４（ｃ）、および図１５（ａ）、図１５（ｂ）において、上図は工程平面図、下図は上図におけるＡ−Ａ′工程断面図である。
（方法１）
図１４に方法１による上層配線の形成方法を示す。２つの下層電極（例えば、ゲート電極Ｇａ、Ｇｂ）を所定の間隔を隔てた並んだパターンに形成し（図１４（ａ））、その間を層間絶縁膜１０８で埋める（図１４（ｂ））。その後、２つの下層電極の上に形成されているフォトレジスト膜１０３ａ、１０３ｂをバンクとして、上層電極材料（例えば、ソース・ドレイン電極材料１０５Ｍ）をその間に成膜する（図１４（ｃ））。２つの下層電極のパターン間隔を、上層電極材料がぬれ広がる直径よりも小さくしておくと、広がりを抑えられる分、膜厚を厚くすることができる。
図１４に方法１による上層配線の形成方法を示す。２つの下層電極（例えば、ゲート電極Ｇａ、Ｇｂ）を所定の間隔を隔てた並んだパターンに形成し（図１４（ａ））、その間を層間絶縁膜１０８で埋める（図１４（ｂ））。その後、２つの下層電極の上に形成されているフォトレジスト膜１０３ａ、１０３ｂをバンクとして、上層電極材料（例えば、ソース・ドレイン電極材料１０５Ｍ）をその間に成膜する（図１４（ｃ））。２つの下層電極のパターン間隔を、上層電極材料がぬれ広がる直径よりも小さくしておくと、広がりを抑えられる分、膜厚を厚くすることができる。
（方法２）
図１５に方法２による上層配線の形成方法を示す。２つの下層電極（例えば、ゲート電極Ｇａ、Ｇｂ）を所定の間隔を得だてた並んだパターンに形成し（図１５（ａ））、その間に上層電極材料（例えば、ソース・ドレイン電極材料１０５Ｍ）を成膜する（図１５（ｂ））。下層電極はその側面Ａ部が上層電極と接触するため、補助電極として機能させることができる。
図１５に方法２による上層配線の形成方法を示す。２つの下層電極（例えば、ゲート電極Ｇａ、Ｇｂ）を所定の間隔を得だてた並んだパターンに形成し（図１５（ａ））、その間に上層電極材料（例えば、ソース・ドレイン電極材料１０５Ｍ）を成膜する（図１５（ｂ））。下層電極はその側面Ａ部が上層電極と接触するため、補助電極として機能させることができる。
〔実施形態１１〕
アレイ状にＴＦＴを並べる場合、下層配線と上層配線との接続が必要な場合がある。例えば、下層配線をゲート線ＧＬ、上層配線をソース線ＳＬとすると、ゲート線ＧＬはスパッタリング等の方法を用いて抵抗値の低いの緻密な金属膜を形成することが可能であるため、ソース線ＳＬの一部を下層に作成しておき、乗り越え部付近のみ上層で形成することが考えられる。また、画素部に複数のＴＦＴを形成する場合、例えば、表示装置である有機ＥＬの駆動回路においては、スイッチング用ＴＦＴのドレイン電極Ｄがドライビング用ＴＦＴのゲート電極Ｇに繋がるような構成をとなる。ボトムゲート構造のＴＦＴ場合、ドレイン電極Ｄは上層、ゲート電極Ｇは下層に形成されている為、上層と下層の電極を接続する必要がある。
アレイ状にＴＦＴを並べる場合、下層配線と上層配線との接続が必要な場合がある。例えば、下層配線をゲート線ＧＬ、上層配線をソース線ＳＬとすると、ゲート線ＧＬはスパッタリング等の方法を用いて抵抗値の低いの緻密な金属膜を形成することが可能であるため、ソース線ＳＬの一部を下層に作成しておき、乗り越え部付近のみ上層で形成することが考えられる。また、画素部に複数のＴＦＴを形成する場合、例えば、表示装置である有機ＥＬの駆動回路においては、スイッチング用ＴＦＴのドレイン電極Ｄがドライビング用ＴＦＴのゲート電極Ｇに繋がるような構成をとなる。ボトムゲート構造のＴＦＴ場合、ドレイン電極Ｄは上層、ゲート電極Ｇは下層に形成されている為、上層と下層の電極を接続する必要がある。
実施形態１１は、例えば、画素部に２つのＴＦＴを有する場合の上層配線と下層配線との接続方法に係るものであり、実施形態８、９で前述した方法に基づくものである。以下その方法を図１６〜図１９を用いて説明する。図１６（ａ）〜図１６（ｃ）、図１７（ａ）〜図１７（ｃ）、図１８（ａ）〜図１８（ｃ）、および図１９（ａ）〜図１９（ｃ）において、上図は工程平面図、下図は上図におけるＡ−Ａ′工程断面図である。
（方法１）
図１６に方法１による上層配線と下層配線との接続方法を示す。層間絶縁膜１０８のパターンを工夫することにより、コンタクト部Ｃを形成する。まず、コンタクト部Ｃに長さがＷｃの２つの下部電極パターン（例えば、ゲート線ＧＬ２ａ、ＧＬ２ｂ）をつなげたパターンＧＬ２ｃを形成する（図１６（ａ）、図１６（ｂ））。次に層間絶縁膜１０８を、２つの下部電極パターン間への流入を抑えながら成膜する（図１６（ｂ））。ここで、層間絶縁膜１０８の染み出し幅ＷｅよりもＷｃが大きくなるように下部電極パターンを形成し、また、それに適した特性のそれぞれの材料を選択する。次にスイッチング用ＴＦＴに該当するＴＦＴのドレイン電極Ｄ１からコンタクト部Ｃに向かって上層電極Ｄ１ａを成膜する（図１６（ｃ））。これにより、コンタクト部Ｃでは、フォトレジスト膜１０３が成膜された下部電極（ゲート電極Ｇ２）がその側面Ｇ２ａで上層電極Ｄ１ａと接続される。
図１６に方法１による上層配線と下層配線との接続方法を示す。層間絶縁膜１０８のパターンを工夫することにより、コンタクト部Ｃを形成する。まず、コンタクト部Ｃに長さがＷｃの２つの下部電極パターン（例えば、ゲート線ＧＬ２ａ、ＧＬ２ｂ）をつなげたパターンＧＬ２ｃを形成する（図１６（ａ）、図１６（ｂ））。次に層間絶縁膜１０８を、２つの下部電極パターン間への流入を抑えながら成膜する（図１６（ｂ））。ここで、層間絶縁膜１０８の染み出し幅ＷｅよりもＷｃが大きくなるように下部電極パターンを形成し、また、それに適した特性のそれぞれの材料を選択する。次にスイッチング用ＴＦＴに該当するＴＦＴのドレイン電極Ｄ１からコンタクト部Ｃに向かって上層電極Ｄ１ａを成膜する（図１６（ｃ））。これにより、コンタクト部Ｃでは、フォトレジスト膜１０３が成膜された下部電極（ゲート電極Ｇ２）がその側面Ｇ２ａで上層電極Ｄ１ａと接続される。
（方法２）
図１７に方法２による上層配線と下層配線との接続方法を示す。層間絶縁膜１０８の染み出し幅Ｗｅを抑える為に、コンタクト部Ｃにフォトレジスト膜１０３を用いて仕切りを形成する（図１７（ａ）、図１７（ｂ））。この仕切りとなるフォトレジスト膜１０３ａ〜１０３ｄは、後工程で上層電極Ｄ１ａが乗り越える必要があるため（図１７（ｃ））、細くしておく。仕切りの数は、複数に仕切りを設けることにより、より確実に染み出しを抑えることができる。
図１７に方法２による上層配線と下層配線との接続方法を示す。層間絶縁膜１０８の染み出し幅Ｗｅを抑える為に、コンタクト部Ｃにフォトレジスト膜１０３を用いて仕切りを形成する（図１７（ａ）、図１７（ｂ））。この仕切りとなるフォトレジスト膜１０３ａ〜１０３ｄは、後工程で上層電極Ｄ１ａが乗り越える必要があるため（図１７（ｃ））、細くしておく。仕切りの数は、複数に仕切りを設けることにより、より確実に染み出しを抑えることができる。
（方法３）
図１８に方法３による上層配線と下層配線との接続方法を示す。ハーフトーン露光を用いてコンタクト部Ｃに開口を有する下部電極パターン（例えば、ゲート線ＧＬ２ｄ）を形成し（図１８（ａ））、上層電極Ｄ１ａと面Ｍで接続する（図１８（ｃ））。開口の幅ＷｈはＷｃ-Ｗｅ以上でも以下でも構わないが、ＷｃはＷｅよりも大きくする。
図１８に方法３による上層配線と下層配線との接続方法を示す。ハーフトーン露光を用いてコンタクト部Ｃに開口を有する下部電極パターン（例えば、ゲート線ＧＬ２ｄ）を形成し（図１８（ａ））、上層電極Ｄ１ａと面Ｍで接続する（図１８（ｃ））。開口の幅ＷｈはＷｃ-Ｗｅ以上でも以下でも構わないが、ＷｃはＷｅよりも大きくする。
（方法４）
図１９に方法４による上層配線と下層配線との接続方法を示す。方法２の場合において、仕切りとなるフォトレジスト膜１０３ａ〜１０３ｄの高さをハーフトーン露光を用いて低くしておく（図１９（ａ））。これにより、層間絶縁膜１０８の染み出しを押さえると共に、上層電極Ｄ１ａがフォトレジスト膜１０３ａ〜１０３ｄを乗り越え易くなる。（図１８（ｃ））
次に、本発明に係るＴＦＴ、画素アレイの製造方法について、実施例を挙げて具体的に説明する。なお、本発明の実施態様はこれらに限定されるものではない。
図１９に方法４による上層配線と下層配線との接続方法を示す。方法２の場合において、仕切りとなるフォトレジスト膜１０３ａ〜１０３ｄの高さをハーフトーン露光を用いて低くしておく（図１９（ａ））。これにより、層間絶縁膜１０８の染み出しを押さえると共に、上層電極Ｄ１ａがフォトレジスト膜１０３ａ〜１０３ｄを乗り越え易くなる。（図１８（ｃ））
次に、本発明に係るＴＦＴ、画素アレイの製造方法について、実施例を挙げて具体的に説明する。なお、本発明の実施態様はこれらに限定されるものではない。
〔実施例１〕
実施形態２の製造方法に基づいて、ボトムゲート構造のＴＦＴ１０を備えた画素アレイ１を製造した。以下図２０を用いてその詳細を説明する。図２０は、実施例１による画素アレイ１の製造工程を示す図である。
実施形態２の製造方法に基づいて、ボトムゲート構造のＴＦＴ１０を備えた画素アレイ１を製造した。以下図２０を用いてその詳細を説明する。図２０は、実施例１による画素アレイ１の製造工程を示す図である。
１．ゲートパターン形成（図２０（ａ））： 基板１０１の上にスパッタリング法を用いて、Ａｌを５０ｎｍの膜厚で成膜しゲート電極層を形成した。次に、フォトレジストをスピンコート法を用いて塗布し、プリベークを行った。次に、ゲートパターンを形成したクロムマスクを用いて紫外線を露光し、現像液にて現像を行った。次に、純水で洗浄し、ポストベークを行った。次に、Ａｌエッチャントを用いてエッチングを行い、剥離液にてフォトレジスト膜を剥離し、純水にて洗浄を行い、その後、乾燥してゲートパターンＧＰを作成した。
２．ゲート絶縁膜成膜（図２０（ａ））： スピンコート法を用いて感光性樹脂であるＰＣ４０３を膜厚５００ｎｍで塗布し、ゲート絶縁膜１０４を成膜した。次に、プリベーク後、端子部パターンを形成したクロムマスクを用いて紫外線を露光し、現像液にて現像を行った。その後、純水で洗浄し、２００℃で焼成を行った。
３．ソースパターン、ドレインパターン形成（図２０（ｂ））： スパッタリング法を用いて、Ａｕを膜厚５０ｎｍで成膜し、ソース・ドレイン電極層を形成した。次に、フォトレジストをスピンコートで塗布し、プリベークを行った。次に、ソースパターン、ドレインパターンを形成したハーフトーンのクロムマスクを用いて紫外線を露光し、現像液にて現像を行った。次に、純水で洗浄し、フォトレジスト膜の剥離を行わず、ポストベークを行った。次に、Ａｕエッチャントを用いてエッチングを行い、純水にて洗浄を行い、その後、乾燥してソースパターンＳＰ、ドレインパターンＤＰを形成した。
４．ドライエッチング（図２０（ｃ））： Ｏ2ガスを用いたドライエッチングを行い、膜厚が薄いフォトレジスト膜１０６ｃ、１０６ｄを除去した。
５．画素電極形成（図２０（ｄ））： ＩＪ法を用いて塗布導電材料であるＡｇナノ粒子を塗布して、画素電極Ｅを形成した。
６．半導体膜成膜（図２０（ｅ））： ＩＪ法を用いて塗布半導体材料であるＴＩＰＳペンタセンを塗布し、半導体膜１０７を成膜した。
このようにして完成させたＴＦＴ１０の諸特性を測定した結果、正常な特性を示すことが確認できた。
〔実施例２〕
実施形態４の製造方法に基づいて、トップゲート構造のＴＦＴ１０を備えた画素アレイ１を製造した。以下図２１を用いてその詳細を説明する。図２１は、実施例２による画素アレイ１の製造工程を示す図である。
実施形態４の製造方法に基づいて、トップゲート構造のＴＦＴ１０を備えた画素アレイ１を製造した。以下図２１を用いてその詳細を説明する。図２１は、実施例２による画素アレイ１の製造工程を示す図である。
１．ソースパターン、ドレインパターン形成（図２１（ａ））： 基板１０１の上にスパッタリング法を用いて、Ａｇを５０ｎｍの膜厚で成膜しソース・ドレイン電極層を形成した。次に、スピンコート法を用いて感光性樹脂であるＰＣ４０３を塗布してフォトレジスト膜を成膜し、プリベークを行った。次に、ソースパターン、ドレインパターンを形成したハーフトーンのクロムマスクを用いて紫外線を露光し、現像液にて現像を行った。次に、純水で洗浄し、フォトレジスト膜の剥離は行わず、２００℃で焼成を行った。次に、Ａｇエッチャントを用いてエッチングを行い、剥離液にてフォトレジスト膜を剥離し、純水にて洗浄を行い、その後、乾燥してソースパターンＳＰ、ドレインパターンＤＰを作成した。
２．ドライエッチング（図２１（ｂ））： Ｏ2ガスを用いたドライエッチングを行い、膜厚が薄いフォトレジスト膜１０６ｃを除去した。
３．半導体膜成膜（図２１（ｃ））： ＩＪ法を用いて塗布半導体材料であるＦ８Ｔ２を塗布し、半導体膜１０７を成膜した。
４．ゲート絶縁膜、層間絶縁膜成膜（図２１（ｄ））： ＩＪ法を用いて塗布材料であるＰＶＰを塗布し、ゲート絶縁膜、層間絶縁膜成膜１０８を成膜した。
５．ゲートパターン、画素電極形成（図２１（ｅ））： ＩＪ法を用いて塗布導電材料であるＡｇナノ粒子を塗布して、ゲートパターンＧＰ、画素電極Ｅを形成した。
このようにして完成させたＴＦＴ１０の諸特性を測定した結果、正常な特性を示すことが確認できた。
〔実施例３〕
実施形態５の製造方法に基づいて、ボトムゲート構造のＴＦＴ１０を備えた画素アレイ１を製造した。以下図２２を用いてその詳細を説明する。図２２は、実施例３による画素アレイ１の製造工程を示す図である。
実施形態５の製造方法に基づいて、ボトムゲート構造のＴＦＴ１０を備えた画素アレイ１を製造した。以下図２２を用いてその詳細を説明する。図２２は、実施例３による画素アレイ１の製造工程を示す図である。
１．ゲートパターン露光、現像（図２０（ａ））： 基板の上にスパッタリング法を用いて、Ａｌを５０ｎｍの膜厚で成膜しゲート電極層１０２を形成した。次に、スピンコート法を用いて感光性樹脂であるＰＣ４０３を塗布してフォトレジスト膜を成膜し、プリベークを行った。次に、ゲートパターンを形成したクロムマスクを用いて紫外線を露光し、現像液にて現像を行った。次に、純水で洗浄し、フォトレジスト膜の剥離は行わず、２００℃で焼成を行った。
２．パッド部形成（図２２（ｂ））： ＩＪ法を用いてパッド部電極材料であるＡｇナノ粒子を塗布して、パッド部Ｐを形成した。
３．ゲートパターン形成（図２２（ｃ））： Ａｇエッチャントを用いてゲート電極層１０２をエッチングし、純水にて洗浄を行った。その後、オーブンで乾燥してゲートパターンＧＰを作成した。
４．層間絶縁膜成膜（図２２（ｄ））： ＩＪ法を用いて層間絶縁膜材料であるＳＥ−５２９１を塗布し、層間絶縁膜を成膜した。その後、層間絶縁膜成膜１０８の表面に紫外線を照射し、親液化を行った。
５．ソースパターン、ドレインパターン、画素電極形成（図２１（ｅ））： ＩＪ法を用いて塗布導電材料であるＡｇナノ粒子を塗布して、ソースパターンＳＰ、ドレインパターンＤＰ、画素電極Ｅを形成した。
６．半導体膜成膜（図２２（ｆ））： ＩＪ法を用いて塗布半導体材料であるＴＩＰＳペンタセンを塗布し、半導体膜１０７を成膜した。
このようにして完成させたＴＦＴ１０の諸特性を測定した結果、正常な特性を示すことが確認できた。
〔実施例４〕
図２３に実施例４による画素アレイ１の製造工程を示す。実施例３による画素アレイ１は、図２３（ｆ）に示す様に、１つの画素に２つのＴＦＴ１０を有するものである。尚、その製造工程は、図２３（ａ）〜図２３（ｆ）に示す様に、実施例３の場合と同様なので説明は省略する。また、このようにして完成させた２つのＴＦＴ１０の諸特性を測定した結果、実施例３の場合と同様に正常な特性を示すことが確認できた。
図２３に実施例４による画素アレイ１の製造工程を示す。実施例３による画素アレイ１は、図２３（ｆ）に示す様に、１つの画素に２つのＴＦＴ１０を有するものである。尚、その製造工程は、図２３（ａ）〜図２３（ｆ）に示す様に、実施例３の場合と同様なので説明は省略する。また、このようにして完成させた２つのＴＦＴ１０の諸特性を測定した結果、実施例３の場合と同様に正常な特性を示すことが確認できた。
１ 画素アレイ
１０ ＴＦＴ
１０１ 基板
１０２ ゲート電極層
１０２Ｍ ゲート電極材料
１０３、１０６ フォトレジスト膜
１０３Ｐ フォトレジストパターン
１０４ ゲート絶縁膜
１０４Ｍ ゲート絶縁膜材料
１０５ ソース・ドレイン電極層
１０５Ｍ ソース・ドレイン電極材料
１０７ 半導体膜
１０７Ｍ 半導体材料
１０８ 層間絶縁膜
１０８Ｍ 層間絶縁膜材料
５１、５３ フォトマスク
Ｄ ドレイン電極
Ｅ 画素電極
ＤＰ ドレインパターン
Ｇ ゲート電極
ＧＬ ゲート線
ＧＰ ゲートパターン
Ｐ パッド部
ＰＤ パッド部用電極
Ｓ ソース電極
ＳＬ ソース線
ＳＰ ソースパターン
１０７ 半導体膜
１０ ＴＦＴ
１０１ 基板
１０２ ゲート電極層
１０２Ｍ ゲート電極材料
１０３、１０６ フォトレジスト膜
１０３Ｐ フォトレジストパターン
１０４ ゲート絶縁膜
１０４Ｍ ゲート絶縁膜材料
１０５ ソース・ドレイン電極層
１０５Ｍ ソース・ドレイン電極材料
１０７ 半導体膜
１０７Ｍ 半導体材料
１０８ 層間絶縁膜
１０８Ｍ 層間絶縁膜材料
５１、５３ フォトマスク
Ｄ ドレイン電極
Ｅ 画素電極
ＤＰ ドレインパターン
Ｇ ゲート電極
ＧＬ ゲート線
ＧＰ ゲートパターン
Ｐ パッド部
ＰＤ パッド部用電極
Ｓ ソース電極
ＳＬ ソース線
ＳＰ ソースパターン
１０７ 半導体膜
Claims (15)
- フォトリソグラフィ法および塗布法を用いた薄膜トランジスタの製造方法であって、
下地部材の上に成膜された電極材料をフォトリソグラフィ法により所定のパターン形状に加工する際に用いた感光性樹脂膜の残留部分を除去せず残留させ、該残留部分を後工程で液体材料を塗布法により所定の領域に塗布するためのバンクとして用いるものであり、
前記電極材料をフォトリソグラフィ法により前記所定のパターン形状に加工してソース電極およびドレイン電極を形成する工程と、
前記ソース電極および前記ドレイン電極の上に残留した前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。 - 前記液体材料として塗布型半導体材料を用い、前記所定の領域に塗布して半導体膜を成膜することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
- 前記塗布型半導体材料に対して、前記下地部材のエッチングによって前記電極材料が除去された領域の表面は、前記バンクを形成する前記感光性樹脂膜の表面よりも親液性が高いことを特徴とする請求項２に記載の薄膜トランジスタの製造方法。
- 前記塗布型半導体材料を塗布する前工程で、前記塗布型半導体材料のチャネル幅方向への流出を防止する補助バンクを塗布法により形成することを特徴とする請求項３に記載の薄膜トランジスタの製造方法。
- 前記下地部材がゲート絶縁膜であって、該ゲート絶縁膜の下に所定の形状に加工されたゲート電極が形成されていることを特徴とする請求項２乃至４のいずれか１項に記載の薄膜トランジスタの製造方法。
- 前記下地部材が基板であって、該基板の上に前記塗布型半導体材料、ゲート絶縁材料、ゲート電極材料を塗布法により順次塗布積層して、半導体膜、ゲート絶縁膜、ゲート電極を成膜することを特徴とする請求項２乃至４のいずれか１項に記載の薄膜トランジスタの製造方法。
- 前記ゲート絶縁材料に対して、前記半導体膜の表面は、前記バンクを形成する前記感光性樹脂膜の表面よりも親液性が高く、前記ゲート電極材料に対して、前記ゲート絶縁膜の表面は、前記バンクを形成する前記感光性樹脂膜の表面よりも親液性が高いことを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
- 前記ゲート絶縁膜の成膜領域を前記ゲート電極の形状より広くすることを特徴とする請求項７に記載の薄膜トランジスタの製造方法。
- ２次元マトリクス状に配列され、請求項１乃至８のいずれか１項に記載の方法により製造される薄膜トランジスタをそれぞれ備えた複数の画素を有することを特徴とする画素アレイの製造方法。
- 複数の前記薄膜トランジスタを接続する下層配線と上層配線の交差部であって、該下層配線の上に形成される前記バンクである前記感光性樹脂膜の高さを、ハーフトーン露光を用いたフォトリソグラフィ法により、前記上層配線の位置よりも低くすることを特徴とする請求項９に記載の画素アレイの製造方法。
- 高さが前記上層配線の位置よりも低くされた感光性樹脂膜の上に層間絶縁膜材料を塗布法により塗布して層間絶縁膜を成膜することを特徴とする請求項１０に記載の画素アレイの製造方法。
- 複数の前記薄膜トランジスタを接続する下層配線と上層配線の交差部であって、該下層配線の上に形成されるバンクである感光性樹脂膜の前記上層配線の方向のピッチをチャネル長よりも短くすることを特徴とする請求項９に記載の画素アレイの製造方法。
- 複数の前記薄膜トランジスタを接続し、その上にバンクである感光性樹脂膜が成膜された下層配線の外部装置との電気的接続のためのパッド用電極を、該下層配線の側面に接続することを特徴とする請求項９に記載の画素アレイの製造方法。
- 下地部材の上に成膜された電極材料をエッチングにより所定のパターン形状に加工する際に、前記電極材料の所定の領域に、エッチングにより腐食されない導電性材料を塗布法により塗布して導電性膜を成膜し、該導電性膜を下層配線の外部装置との電気的接続のためのパッド用電極とすることを特徴とする請求項９に記載の画素アレイの製造方法。
- 複数の前記薄膜トランジスタを接続する下層配線と上層配線との接続部に、層間絶縁膜が流入する距離よりも長い開口部を形成することを特徴とする請求項９に記載の画素アレイの製造方法。
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| JP2010267752A (ja) * | 2009-05-14 | 2010-11-25 | Sony Corp | 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器 |
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