WO2013073084A1 - 表示パネルの製造方法および表示パネル - Google Patents

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WO2013073084A1
WO2013073084A1 PCT/JP2012/005468 JP2012005468W WO2013073084A1 WO 2013073084 A1 WO2013073084 A1 WO 2013073084A1 JP 2012005468 W JP2012005468 W JP 2012005468W WO 2013073084 A1 WO2013073084 A1 WO 2013073084A1
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display panel
electrode
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七井　識成
受田　高明
宮本　明人
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パナソニック株式会社
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Definitions

  • the present invention relates to a method for manufacturing a display panel such as an organic EL (Electro Luminescence) panel, and more particularly to a technique for forming a contact hole.
  • a display panel such as an organic EL (Electro Luminescence) panel
  • FIG. 22 is a cross-sectional view showing the structure of the organic EL panel described in Patent Document 1. In the figure, two pixels are shown.
  • the organic EL panel includes a substrate 51, a gate electrode 52, a gate insulating film 53, a source / drain electrode 54, a semiconductor layer 56, a passivation film 57, a planarizing film 58, a pixel electrode 59, a partition wall 60, an organic EL layer 61, and a common electrode 62.
  • a transistor that constitutes each drive circuit includes a gate electrode 52, a gate insulating film 53, a source / drain electrode 54, and a semiconductor layer 56, and is covered with a passivation film 57 and a planarizing film 58.
  • the light emitting element includes a pixel electrode 59, an organic EL layer 61, and a common electrode 62, and is formed on the planarizing film 58.
  • a contact hole is formed in the passivation film 57 and the planarization film 58, and the pixel electrode 59 of the light emitting element and the source / drain electrode 54 of the drive circuit are electrically connected via a contact metal 65 formed in the contact hole. Connected.
  • Patent Document 1 a passivation film 57 made of silicon nitride is formed, and then a planarization film 58 made of an organic material is formed, and then the planarization film 58 and the passivation film 57 are etched. The procedure is described (paragraph 0048).
  • a first layer is formed, then a second layer is formed thereon, and then the first and second layers are etched together to form an opening serving as a contact hole.
  • This is a technique for forming a part. Therefore, both the first and second layers are exposed on the inner peripheral surface of the contact hole when the contact hole is formed. Therefore, if the material constituting the first layer is weak in resistance to a chemical solution or gas used in a process after the process of forming the second layer, there is a problem that the first layer is deteriorated. is there. For example, the above-mentioned problem occurs when the material constituting the first layer is weakly resistant to the chemical solution or gas used in the step of forming the contact metal.
  • an object of the present invention is to provide a technique capable of suppressing the degradation of the first layer as much as possible even when the openings for the contact holes are formed in the first and second layers.
  • a method for manufacturing a display panel includes a step of preparing a base substrate having an electrode formed on an upper surface, and a first opening on the base substrate at a position overlapping the electrode in plan view. Forming a first layer having a second opening having a smaller area than the first opening on the first layer at a position overlapping the first opening in plan view. Forming a second layer having, and forming a wiring layer in contact with the electrode inside the first and second openings, wherein the second layer includes the first layer A portion present on the first layer and a portion present in the first opening, and a portion present in the first opening of the second layer is an inner periphery of the first opening. The surface is covered.
  • the inner peripheral surface of the first opening in the first layer is covered with the portion existing in the first opening of the second layer. Therefore, the first layer is not directly exposed to a chemical solution or a gas used in a step after the step of forming the second layer. Therefore, when openings for contact holes are formed in the first and second layers, even if the material constituting the first layer is weak in resistance to such chemicals and gases, the first layer Degradation can be suppressed as much as possible.
  • Sectional drawing which shows the structure of the display panel which concerns on Embodiment 1 of this invention.
  • Sectional drawing for demonstrating the manufacturing process of the display panel of FIG. Sectional drawing for demonstrating the manufacturing process of the display panel of FIG.
  • Sectional drawing for demonstrating the manufacturing process of the display panel of FIG. Sectional drawing for demonstrating the manufacturing process of the display panel of FIG.
  • Sectional drawing for demonstrating the manufacturing process of the display panel of FIG. Sectional drawing for demonstrating the manufacturing process of the display panel of FIG.
  • Sectional drawing for demonstrating the manufacturing process of the display panel of FIG.
  • Sectional drawing for demonstrating the manufacturing process of the display panel of FIG. Sectional drawing for demonstrating the manufacturing process of the display panel of FIG.
  • a method for manufacturing a display panel includes a step of preparing a base substrate having an electrode formed on an upper surface, and a first opening on the base substrate at a position overlapping the electrode in plan view. Forming a first layer having a second opening having a smaller area than the first opening on the first layer at a position overlapping the first opening in plan view. Forming a second layer having, and forming a wiring layer in contact with the electrode inside the first and second openings, wherein the second layer includes the first layer A portion present on the first layer and a portion present in the first opening, and a portion present in the first opening of the second layer is an inner periphery of the first opening. The surface is covered.
  • the inner peripheral surface of the first opening in the first layer is covered with the portion existing in the first opening of the second layer. Therefore, the first layer is not directly exposed to a chemical solution or a gas used in a step after the step of forming the second layer. Therefore, when openings for contact holes are formed in the first and second layers, even if the material constituting the first layer is weak in resistance to such chemicals and gases, the first layer Degradation can be suppressed as much as possible.
  • the area of the first opening is smaller than the area of the electrode, and the lower surface of the portion of the second layer existing in the first opening is in contact with the upper surface of the electrode over the entire circumference. It is good to be.
  • the first layer is a partition layer having a third opening for forming a functional material layer at a position different from the first opening
  • the second layer is It is good also as being an overcoat layer which coat
  • the base substrate may be one in which the electrode is formed on a gate insulating film, and the functional material layer may be a semiconductor layer formed on the gate insulating film.
  • the first layer is a gate insulating film
  • the second layer has a third opening for forming a functional material layer at a position different from the second opening. It may be a partition layer.
  • the display panel includes a base substrate having an electrode formed on an upper surface thereof, and a first opening formed on the base substrate and having a first opening at a position overlapping the electrode in plan view. And a second layer formed on the first layer and having a second opening having a smaller area than the first opening at a position overlapping the first opening in plan view And a wiring layer formed in the first and second openings and in contact with the light emitting element and the electrode, wherein the second layer is a portion existing on the first layer. And a portion existing in the first opening, and a portion existing in the first opening of the second layer covers an inner peripheral surface of the first opening.
  • FIG. 1 is a cross-sectional view showing the structure of a display panel according to Embodiment 1 of the present invention. In the figure, one pixel is shown.
  • the display panel includes a substrate 1, a gate electrode 2, a gate insulating film 3, a source / drain electrode 4, a partition layer 5, a semiconductor layer 6, an overcoat layer 7, a planarization layer 8, a pixel electrode 9, a partition layer 10, and an organic EL layer. 11, a common electrode 12, and a sealing layer 13.
  • the transistor constituting the drive circuit is composed of a gate electrode 2, a gate insulating film 3, a source / drain electrode 4, and a semiconductor layer 6.
  • the transistors are inorganic TFTs (Thin Film Transistors) or organic TFTs. In this embodiment, two transistors are used per pixel.
  • the light emitting element includes a pixel electrode 9, an organic EL layer 11, and a common electrode 12.
  • the insulating layer interposed between the drive circuit and the light emitting element includes a partition layer 5, an overcoat layer 7 and a planarizing layer 8. In the portion A in the figure, the partition wall layer 5, the overcoat layer 7 and the planarizing layer 8 each have an opening at a position overlapping the source / drain electrode 4 in plan view, and a contact hole is formed thereby.
  • a part of the pixel electrode 9 is recessed along the inner peripheral surface of the contact hole, and is in contact with the source / drain electrode 4 exposed at the bottom of the contact hole.
  • a portion existing in the contact hole of the pixel electrode 9 functions as a wiring layer in contact with the source / drain electrode 4.
  • the overcoat layer 7 includes a portion 71 existing on the partition wall layer 5 and a portion 72 existing inside the opening of the partition wall layer 5.
  • a portion 72 existing inside the opening of the partition wall layer 5 covers the inner peripheral surface 51 of the opening of the partition wall layer 5.
  • the area of the opening of the overcoat layer 7 is smaller than the area of the opening of the partition wall layer 5.
  • the partition wall layer 5 is not directly exposed to a chemical solution or gas used in a process subsequent to the process of forming the overcoat layer 7. Therefore, even if the material constituting the partition wall 5 has such a low resistance to chemicals and gases, the deterioration of the partition layer 5 can be suppressed as much as possible.
  • the substrate 1 can be formed using a known insulating material such as resin or glass.
  • the gate electrode 2, the gate insulating film 3, the source / drain electrode 4, and the semiconductor layer 6 can all be formed using known materials used for inorganic TFTs or organic TFTs.
  • the material used for the semiconductor layer 6 is a material that can be formed by a coating method such as an inkjet method.
  • the partition layer 5 is made of a material having insulating properties and photosensitivity, and mainly prevents the ink containing the material of the semiconductor layer 6 from flowing out of a target position when the semiconductor layer 6 is formed by a coating method. It is provided for the purpose.
  • an opening for forming the semiconductor layer 6 by a coating method and an opening for forming a contact hole are formed.
  • the overcoat layer 7 is made of a material having insulating properties and photosensitivity, and is mainly provided for the purpose of covering the semiconductor layer 6. In the overcoat layer 7, an opening for forming a contact hole is formed.
  • the planarization layer 8 is made of a material having insulating properties and photosensitivity, and is mainly provided for the purpose of planarizing the upper surface. An opening for forming a contact hole is formed in the planarizing layer 8.
  • the pixel electrode 9, the organic EL layer 11, and the common electrode 12 can all be formed using known materials used for organic EL elements.
  • the organic EL layer 11 includes a light emitting layer, and includes a hole injection layer, a hole transport layer, an electron injection layer, and an electron transport layer as necessary.
  • the partition layer 10 is made of a material having insulating properties and photosensitivity. Mainly, when the organic EL layer 11 is formed by a coating method, the ink containing the material of the organic EL layer 11 flows out of the target position. It is provided for the purpose of preventing.
  • the sealing layer 13 is made of a material having insulating properties and translucency, and is mainly provided for the purpose of preventing moisture and gas from entering the light emitting element and the driving circuit.
  • ⁇ Manufacturing method> 2 to 7 are cross-sectional views for explaining a manufacturing process of the display panel of FIG.
  • the substrate 1 is prepared, and the gate electrode 2 and the gate insulating film 3 are formed on the substrate 1 (FIG. 2A).
  • the gate electrode 2 for example, a conductive material for forming a gate electrode is stacked on the substrate 1, a resist pattern is formed thereon, the conductive material is etched through the resist pattern, and the resist pattern is peeled off. Can be formed.
  • the gate insulating film 3 has a contact hole for contacting the gate electrode 2 and the source / drain electrode 4.
  • a gate insulating material layer for forming a gate insulating film is formed on the substrate 1 on which the gate electrode 2 is formed. Then, a photomask can be arranged, the gate insulating material layer is exposed through the photomask, and then the gate insulating material layer is developed.
  • an SD material layer 4a for forming the source / drain electrode 4 is stacked on the gate insulating film 3 (FIG. 2B), and a resist pattern 4b having an opening 4c is formed thereon (FIG. 2C). )), The SD material layer 4a is etched through the resist pattern 4b (FIG. 2D), and the resist pattern 4b is peeled off (FIG. 2E). Thereby, a base substrate having the source / drain electrodes 4 formed on the upper surface can be formed.
  • the source / drain electrode 4 may have a single layer structure or a multilayer structure. In the case of a single-layer structure, a film can be formed in a single process, so that the manufacturing process can be simplified.
  • an appropriate material can be selected according to the required functions, such as a material having a high adhesion to the base and a material having a high electrical conductivity for the upper layer.
  • the material of the lower layer is titanium (Ti) and the thickness is several nm
  • the material of the upper layer is gold (Au) and the thickness is 50 nm to 100 nm.
  • a partition material layer 5a for forming the partition layer 5 is formed on the base substrate on which the source / drain electrodes 4 are formed (FIG. 3A), a photomask 5d is disposed on the partition material layer 5a, and photo The partition wall material layer 5a is exposed through the mask 5d (FIG. 3B), and then the partition wall material layer 5a is developed.
  • the partition wall layer 5 having the opening 5e for forming the semiconductor layer 6 and the opening 5f for forming the contact hole can be formed (FIG. 3C).
  • the photomask 5d has a light shielding region 5b having a very small light transmission and an opening region 5c having a very large light transmission.
  • the photomask 5d is formed so that the light shielding region 5b overlaps with the planned opening portion of the partition wall material layer 5a in plan view, and the opening region 5c overlaps with other regions.
  • the semiconductor layer 6 is formed in the opening 5e of the partition wall layer 5 (FIG. 4A).
  • the semiconductor layer 6 can be formed by, for example, a process in which an ink containing a semiconductor material for forming the semiconductor layer 6 and a solvent is applied to the opening 5e and the solvent is evaporated to leave the semiconductor material.
  • an overcoat material layer 7a for forming the overcoat layer 7 is formed on the partition wall layer 5 on which the semiconductor layer 6 is formed (FIG. 4B), and a photomask 7d is disposed on the overcoat material layer 7a. Then, the overcoat material layer 7a is exposed through the photomask 7d (FIG. 5A), and then the overcoat material layer 7a is developed. As a result, an overcoat layer 7 having an opening 7e for forming a contact hole can be formed (FIG. 5B). Note that the photomask 7d has a light-shielding region 7b having a very small light transmittance and an opening region 7c having a very large light transmittance.
  • the material for the overcoat layer 7 a photosensitive material of a type in which an unexposed portion is removed during development and an exposed portion remains as in the partition layer 5.
  • the photomask 7d is formed so that the light shielding region 7b overlaps the planned opening portion of the overcoat material layer 7a in plan view and the opening region 7c overlaps the other region.
  • the area of the opening 7 e of the overcoat layer 7 is smaller than the area of the opening 5 f of the partition wall layer 5 in plan view. That is, as shown in FIG. 5B, the diameter D2 of the opening 7e of the overcoat layer 7 is smaller than the diameter D1 of the opening 5f of the partition wall layer 5.
  • the overcoat layer 7 can be provided with a portion 71 existing on the partition wall layer 5 and a portion 72 existing inside the opening 5 f of the partition wall layer 5.
  • a portion 72 existing inside the opening 5 f of the partition wall layer 5 of the overcoat layer 7 covers the inner peripheral surface of the opening 5 f of the partition wall 5.
  • a planarizing material layer 8a for forming the planarizing layer 8 is formed on the overcoat layer 7 in which the opening is formed (FIG. 6A), and a photomask 8d is disposed on the planarizing material layer 8a. Then, the planarizing material layer 8a is exposed through the photomask 8d (FIG. 6B), and then the planarizing material layer 8a is developed. As a result, the planarization layer 8 having the contact hole 8e can be formed (FIG. 6C). Note that the photomask 8d has a light shielding region 8b having a very small light transmittance and an opening region 8c having a very large light transmittance.
  • the photomask 8d is formed such that the opening region 8c overlaps the planned opening portion of the planarizing material layer 8a in plan view and the light shielding region 8b overlaps the other region.
  • the display panel can be formed by sequentially forming the pixel electrode 9, the partition layer 10, the organic EL layer 11, the common electrode 12, and the sealing layer 13 (FIG. 7).
  • the first layer is described as the partition layer 5 and the second layer existing on the first layer is described as the overcoat layer 7.
  • the present invention is not limited to this, and any combination of layers is applicable as long as the opening of the first layer and the opening of the second layer are formed in separate steps.
  • the first layer is the gate insulating film 3 and the second layer is the partition layer 5 as a layer for providing an opening for forming a contact hole will be described. Note that the description of the same configuration as that of Embodiment 1 is omitted.
  • FIG. 8 is a cross-sectional view showing the structure of the display panel according to Embodiment 2 of the present invention.
  • the display panel includes a substrate 1, a gate electrode 2, a gate insulating film 3, a source / drain electrode 4, a partition layer 5, a semiconductor layer 6, an overcoat layer 7, a planarization layer 8, a pixel electrode 9, a partition layer 10, and an organic EL layer. 11, a common electrode 12, and a sealing layer 13.
  • the structure of the transistor is a bottom gate-bottom contact type, and therefore the source / drain electrode 4 is located below the semiconductor layer 6.
  • the structure of the transistor is a bottom gate-top contact type. Therefore, the source / drain electrode 4 is located above the semiconductor layer 6.
  • the gate insulating film 3 and the partition wall layer 5 have openings at positions overlapping the gate electrode 2 in plan view, thereby forming contact holes.
  • a part of the source / drain electrode 4 is recessed along the inner peripheral surface of the contact hole and is in contact with the gate electrode 2 exposed at the bottom of the contact hole.
  • a portion existing in the contact hole of the source / drain electrode 4 functions as a wiring layer in contact with the gate electrode 2.
  • the partition wall layer 5 includes a portion 51 existing on the gate insulating film 3 and a portion 52 existing inside the opening of the gate insulating film 3.
  • a portion 52 existing inside the opening of the gate insulating film 3 covers the inner peripheral surface 31 of the opening of the gate insulating film 3.
  • the area of the opening of the partition wall layer 5 is smaller than the area of the opening of the gate insulating film 3.
  • the gate insulating film 3 is not directly exposed to a chemical solution or gas used in a process subsequent to the process of forming the partition wall layer 5. Therefore, even if the material constituting the gate insulating film 3 has such a low resistance to chemicals and gases, the deterioration of the gate insulating film 3 can be suppressed as much as possible.
  • ⁇ Manufacturing method> 9 to 14 are cross-sectional views for explaining a manufacturing process of the display panel of FIG.
  • the substrate 1 is prepared, and the gate electrode 2 is formed on the substrate 1.
  • the base substrate having the gate electrode 2 formed on the upper surface can be formed.
  • a gate insulating material layer 3a for forming the gate insulating film 3 is formed on the base substrate on which the gate electrode 2 is formed (FIG. 9A), and a photomask 3d is disposed on the gate insulating material layer 3a. Then, the gate insulating material layer 3a is exposed through the photomask 3d (FIG. 9B), and then the gate insulating material layer 3a is developed. As a result, the gate insulating film 3 having the opening 3e for forming the contact hole can be formed (FIG. 9C). Note that the photomask 3d has a light shielding region 3b having a very small light transmittance and an opening region 3c having a very large light transmittance.
  • a photosensitive material of a type in which an unexposed portion is removed during development and an exposed portion remains as a material of the gate insulating film 3 is used.
  • the photomask 3d is formed so that the light shielding region 3b overlaps with the planned opening portion of the gate insulating material layer 3a in plan view, and the opening region 3c overlaps with the other regions.
  • a partition wall material layer 5a for forming the partition wall layer 5 is formed on the gate insulating film 3 (FIG. 10A), a photomask 5d is disposed on the partition wall material layer 5a, and the partition wall is interposed via the photomask 5d.
  • the material layer 5a is exposed (FIG. 10B), and then the partition wall material layer 5a is developed.
  • the partition layer 5 having the opening 5e for forming the semiconductor layer 6 and the opening 5f for forming the contact hole can be formed (FIG. 10C).
  • the photomask 5d has a light shielding region 5b having a very small light transmission and an opening region 5c having a very large light transmission.
  • the photomask 5d is formed so that the light shielding region 5b overlaps with the planned opening portion of the partition wall material layer 5a in plan view, and the opening region 5c overlaps with other regions.
  • the area of the opening 5 f of the partition wall layer 5 is smaller than the area of the opening 3 e of the gate insulating film 3 in plan view. That is, as shown in FIG. 10C, the diameter D2 of the opening 5f of the partition wall layer 5 is smaller than the diameter D1 of the opening 3e of the gate insulating film 3.
  • the partition layer 5 can be provided with a portion 51 existing on the gate insulating film 3 and a portion 52 existing inside the opening 3 e of the gate insulating film 3.
  • a portion 52 of the partition wall layer 5 existing inside the opening 3 e of the gate insulating film 3 covers the inner peripheral surface of the opening 3 e of the gate insulating film 3.
  • the gate insulating film 3 is not directly exposed to a chemical solution or a gas used in a process subsequent to the process of forming the partition wall layer 5. Therefore, even if the material constituting the gate insulating film 3 has low resistance to such chemicals and gases, the deterioration of the gate insulating film 3 can be suppressed as much as possible.
  • the semiconductor layer 6 is formed in the opening 5e of the partition wall layer 5 (FIG. 11A).
  • an SD material layer 4a for forming the source / drain electrode 4 is formed on the partition layer 5 on which the semiconductor layer 6 is formed (FIG. 11B), and the source / drain electrode 4 is formed through an etching process (FIG. 11B).
  • the source / drain electrode 4 may have a single layer structure or a multilayer structure. In the case of a single-layer structure, a film can be formed in a single process, so that the manufacturing process can be simplified. In the case of a multilayer structure, the lower layer is made of a material with good charge injection properties in consideration of the interlayer resistance with the semiconductor, and the upper layer is made of a material that hardly breaks in consideration of the thermal expansion coefficient of the substrate.
  • the lower layer material may be copper (Cu) and the thickness may be several nm
  • the upper layer material may be molybdenum (Mo) and the thickness may be 50 nm to 100 nm.
  • an overcoat material layer 7a for forming the overcoat layer 7 is formed on the partition wall layer 5 on which the source / drain electrodes 4 are formed (FIG. 12A), and the overcoat material layer 7a is formed through a photomask. By exposing and developing, an overcoat layer 7 having an opening 7e for forming a contact hole is formed (FIG. 12B).
  • a planarizing material layer 8a for forming the planarizing layer 8 is formed on the overcoat layer 7 in which the opening is formed (FIG. 13A), and the planarizing material layer 8a is exposed through a photomask. Then, the flattening layer 8 having the contact hole 8e is formed by developing (FIG. 13B).
  • the display panel can be formed by sequentially forming the pixel electrode 9, the partition layer 10, the organic EL layer 11, the common electrode 12, and the sealing layer 13 (FIG. 14).
  • the opening is formed in each layer of a two-layer structure, but the present invention is not limited to this, and a three-layer structure or more is also applicable. In this case, it is only necessary that the area of the opening of the Nth layer is smaller than the area of the opening of the (N ⁇ 1) th layer (N is an integer of 2 or more).
  • FIG. 15 is a cross-sectional view showing the structure of a display panel according to a modification of the first embodiment of the present invention.
  • another overcoat layer 14 is formed on the overcoat layer 7.
  • the overcoat layer 14 is made of a material having insulating properties and photosensitivity, and is mainly provided for the purpose of covering the overcoat layer 7.
  • an opening for forming a contact hole is formed in the overcoat layer 14.
  • 16 and 17 are cross-sectional views for explaining the manufacturing process of the display panel of FIG.
  • An opening is formed in the overcoat layer 7 (FIG. 16 (a)), and an overcoat material layer 14a for forming the overcoat layer 14 is formed thereon (FIG. 16 (b)), and over the overcoat material layer 14a.
  • the overcoat material layer 14a is exposed through the photomask 14d (FIG. 17A), and then the overcoat material layer 14a is developed.
  • an overcoat layer 14 having an opening 14e for forming a contact hole can be formed (FIG. 17B).
  • the photomask 14d has a light shielding region 14b having a very small light transmission and an opening region 14c having a very large light transmission.
  • the material of the overcoat layer 14 a photosensitive material of a type in which an unexposed portion is removed during development and an exposed portion remains is used.
  • the photomask 14d is formed so that the light shielding region 14b overlaps with the planned opening portion of the overcoat material layer 14a in plan view, and the opening region 14c overlaps with the other regions.
  • the area of the opening 14 e of the overcoat layer 14 is smaller than the area of the opening 7 e of the overcoat layer 7 in plan view. That is, as shown in FIG. 17B, the diameter D3 of the opening 14e of the overcoat layer 14 is smaller than the diameter D2 of the opening 7e of the overcoat layer 7.
  • the inner peripheral surface of the overcoat layer 7 is covered with the overcoat layer 14.
  • the partition wall layer 5 and the overcoat layer 7 are not directly exposed to the chemical solution or gas used in the process after the process of forming the overcoat layer 14. Therefore, even if the material constituting the partition wall layer 5 and the overcoat layer 7 has low resistance to such chemicals and gases, the deterioration of the partition wall layer 5 and the overcoat layer 7 can be suppressed as much as possible.
  • the planar shape of the opening of the partition wall layer 5 and the planar shape of the opening of the overcoat layer 7 are assumed to be the same, but the present invention is not limited to this. If the condition that the area of the opening of the overcoat layer 7 is smaller than the area of the opening of the partition layer 5 is satisfied, the planar shape of the opening of the partition layer 5 and the plane of the opening of the overcoat layer 7 are satisfied. The shape may be different. Examples of the planar shape of the opening of the partition wall layer 5 and the opening of the overcoat layer 7 include a quadrangle, a circle, an ellipse, and a polygon.
  • Type of photosensitive material As a material for the second layer (overcoat layer 7 in the first embodiment, partition wall 5 in the second embodiment), an unexposed portion is removed during development and exposed.
  • the photosensitive material of the type with which a part remains is used, it is not restricted to this, You may use the opposite type photosensitive material.
  • the opening region 7t overlaps the planned opening portion of the overcoat material layer 7r in plan view, and the light shielding region 7s is formed. It is formed so as to overlap other regions. The same applies when the opposite type is used in the second embodiment.
  • the area of the source / drain electrode 4 formed on the upper surface of the base substrate is larger than the area of the opening of the partition wall layer 5.
  • the lower surface 73 of the portion 72 existing inside the opening of the partition wall layer 5 of the overcoat layer 7 is in contact with the upper surface of the source / drain electrode 4 over the entire circumference.
  • the area of the source / drain electrode 4 may be smaller than the area of the opening of the partition wall layer 5 (see A part in the figure).
  • the lower surface 73 of the portion 72 existing inside the opening of the partition wall layer 5 of the overcoat layer 7 is in contact with the upper surface of the gate insulating film 3.
  • the area of the source / drain electrode 4 is smaller than that of the structure of FIG. 1, so that the parasitic capacitance formed by the source / drain electrode 4, the pixel electrode 9, and the insulating layer sandwiched therebetween is reduced. be able to. Therefore, the driving responsiveness of the light emitting element can be improved.
  • the display panel can be manufactured with simple manufacturing equipment.
  • a material having high water repellency may be adopted as the material of the gate insulating film 3.
  • the adhesion between the overcoat layer 7 and the gate insulating film 3 is deteriorated, and a chemical solution or gas intrusion path may be formed at the interface between them.
  • the overcoat layer 7 is in contact with the source / drain electrode 4 in the structure shown in FIG. It is difficult to form and the deterioration of the partition wall layer 5 can be suppressed.
  • FIG. 20 is a diagram showing functional blocks when the display panel of FIG. 1 is applied to a display device.
  • FIG. 21 is a diagram illustrating the appearance of the display device of FIG.
  • the display device 20 includes a display panel 21 and a drive control unit 22 electrically connected thereto.
  • the drive control unit 22 includes a drive circuit 23 and a control circuit 24 that controls the operation of the drive circuit 23.
  • the present invention can be used for an organic EL display or the like.

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Abstract

　下地基板上に、第１の開口部を有する第１の層を形成する工程と、第１の層上に第１の開口部よりも面積の小さな第２の開口部を有する第２の層を形成する工程と、第１および第２の開口部の内部に、電極と接触する配線層を形成する工程と、を含み、第２の層は、第１の層上に存在する部分と、第１の開口部内に存在する部分とを含み、第２の層の第１の開口部内に存在する部分が、第１の開口部の内周面を被覆している。

Description

表示パネルの製造方法および表示パネル
　本発明は、有機ＥＬ（Electro Luminescence）パネルなどの表示パネルの製造方法に関し、特に、コンタクトホールを形成する技術に関する。
　近年、画素毎に発光素子を駆動する駆動回路を備えたアクティブマトリクス型の有機ＥＬパネルが開発されている（例えば、特許文献１参照）。
　図２２は、特許文献１に記載された有機ＥＬパネルの構造を示す断面図である。同図には２画素分が示されている。有機ＥＬパネルは、基板５１、ゲート電極５２、ゲート絶縁膜５３、ソースドレイン電極５４、半導体層５６、パッシベーション膜５７、平坦化膜５８、画素電極５９、隔壁６０、有機ＥＬ層６１、共通電極６２、封止樹脂層６３、封止基板６４、および、コンタクトメタル６５を備える。各駆動回路を構成するトランジスタは、ゲート電極５２、ゲート絶縁膜５３、ソースドレイン電極５４および半導体層５６から構成されており、パッシベーション膜５７および平坦化膜５８により被覆されている。一方、発光素子は、画素電極５９、有機ＥＬ層６１および共通電極６２から構成されており、平坦化膜５８上に形成されている。そして、パッシベーション膜５７および平坦化膜５８にはコンタクトホールが形成されており、コンタクトホール内に形成されたコンタクトメタル６５を介して発光素子の画素電極５９と駆動回路のソースドレイン電極５４とが電気的に接続されている。特許文献１には、コンタクトホールの形成に関して、窒化シリコンからなるパッシベーション膜５７を成膜し、次いで有機材料からなる平坦化膜５８を形成した後、平坦化膜５８およびパッシベーション膜５７をエッチングするという手順が記載されている（段落００４８）。
特開２００７－３０５３５７号公報
　特許文献１の技術は、第１の層を形成し、次いで、その上に第２の層を形成し、その後、第１および第２の層を一括してエッチングすることによりコンタクトホールとなる開口部を形成する技術である。そのため、コンタクトホールを形成した段階で、コンタクトホールの内周面に第１および第２の層の両方が露出することになる。したがって、第１の層を構成する材料が第２の層を形成する工程よりも後の工程で用いられる薬液やガスに対して耐性が弱ければ、第１の層が劣化してしまうという問題がある。例えば、第１の層を構成する材料がコンタクトメタルを形成する工程で利用される薬液やガスに対して耐性が弱い場合に上記問題が生じる。また、コンタクトメタルにピンホールが生じている場合には、コンタクトメタルを形成する工程以降の工程で利用される薬液やガスがピンホールを通じて侵入することがある。このとき、第１の層を構成する材料がピンホールを通じて侵入する薬液やガスに対して耐性が弱ければ、同様の問題が生じる。
　そこで、本発明は、第１および第２の層にコンタクトホールのための開口部を形成した場合でも第１の層の劣化をできるだけ抑制することができる技術を提供することを目的とする。
　本発明の一態様に係る表示パネルの製造方法は、電極が上面に形成された下地基板を用意する工程と、前記下地基板上に、平面視で前記電極に重なる位置に第１の開口部を有する第１の層を形成する工程と、前記第１の層上に、平面視で前記第１の開口部に重なる位置に、前記第１の開口部よりも面積の小さな第２の開口部を有する第２の層を形成する工程と、前記第１および第２の開口部の内部に、前記電極と接触する配線層を形成する工程と、を含み、前記第２の層は、前記第１の層上に存在する部分と、前記第１の開口部内に存在する部分とを含み、前記第２の層の前記第１の開口部内に存在する部分が、前記第１の開口部の内周面を被覆している。
　上記構成によれば、第１の層における第１の開口部の内周面は、第２の層の第１の開口部内に存在する部分により被覆されている。そのため、第１の層が第２の層を形成する工程よりも後の工程で利用される薬液やガスに直接的に曝露されることがない。したがって、第１および第２の層にコンタクトホールのための開口部を形成した場合に、第１の層を構成する材料がそのような薬液やガスに対する耐性が弱くても、第１の層の劣化をできるだけ抑制することができる。
本発明の実施の形態１に係る表示パネルの構造を示す断面図である。 図１の表示パネルの製造工程を説明するための断面図 図１の表示パネルの製造工程を説明するための断面図 図１の表示パネルの製造工程を説明するための断面図 図１の表示パネルの製造工程を説明するための断面図 図１の表示パネルの製造工程を説明するための断面図 図１の表示パネルの製造工程を説明するための断面図 本発明の実施の形態２に係る表示パネルの構造を示す断面図である。 図８の表示パネルの製造工程を説明するための断面図 図８の表示パネルの製造工程を説明するための断面図 図８の表示パネルの製造工程を説明するための断面図 図８の表示パネルの製造工程を説明するための断面図 図８の表示パネルの製造工程を説明するための断面図 図８の表示パネルの製造工程を説明するための断面図 本発明の実施の形態１の変形例に係る表示パネルの構造を示す断面図 図１５の表示パネルの製造工程を説明するための断面図 図１５の表示パネルの製造工程を説明するための断面図 本発明の実施の形態１の変形例に係る表示パネルの製造工程を示す断面図 本発明の実施の形態１の変形例に係る表示パネルの構造を示す断面図 図１の表示パネルを表示装置に適用した場合の機能ブロックを示す図 図２０の表示装置の外観を例示する図 特許文献１に記載された有機ＥＬパネルの構造を示す断面図
　［本発明の一態様の概要］
　本発明の一態様に係る表示パネルの製造方法は、電極が上面に形成された下地基板を用意する工程と、前記下地基板上に、平面視で前記電極に重なる位置に第１の開口部を有する第１の層を形成する工程と、前記第１の層上に、平面視で前記第１の開口部に重なる位置に、前記第１の開口部よりも面積の小さな第２の開口部を有する第２の層を形成する工程と、前記第１および第２の開口部の内部に、前記電極と接触する配線層を形成する工程と、を含み、前記第２の層は、前記第１の層上に存在する部分と、前記第１の開口部内に存在する部分とを含み、前記第２の層の前記第１の開口部内に存在する部分が、前記第１の開口部の内周面を被覆している。
　上記構成によれば、第１の層における第１の開口部の内周面は、第２の層の第１の開口部内に存在する部分により被覆されている。そのため、第１の層が第２の層を形成する工程よりも後の工程で利用される薬液やガスに直接的に曝露されることがない。したがって、第１および第２の層にコンタクトホールのための開口部を形成した場合に、第１の層を構成する材料がそのような薬液やガスに対する耐性が弱くても、第１の層の劣化をできるだけ抑制することができる。
　また、前記第１の開口部の面積が、前記電極の面積よりも小さく、前記第２の層の前記第１の開口部内に存在する部分の下面が、全周にわたり前記電極の上面に接触していることとしてもよい。
　また、前記第１の層は、前記第１の開口部とは異なる位置に、機能性材料層を形成するための第３の開口部を有する隔壁層であり、前記第２の層は、前記第３の開口部に形成された機能性材料層を被覆するオーバーコート層であることとしてもよい。
　また、前記下地基板は、ゲート絶縁膜上に前記電極が形成されたものであり、前記機能性材料層は、前記ゲート絶縁膜上に形成される半導体層であることとしてもよい。
　また、前記第１の層は、ゲート絶縁膜であり、前記第２の層は、前記第２の開口部とは異なる位置に、機能性材料層を形成するための第３の開口部を有する隔壁層であることとしてもよい。
　また、本発明の一態様に係る表示パネルは、電極が上面に形成された下地基板と、前記下地基板上に形成され、平面視で前記電極に重なる位置に第１の開口部を有する第１の層と、前記第１の層上に形成され、平面視で前記第１の開口部に重なる位置に、前記第１の開口部よりも面積の小さな第２の開口部を有する第２の層と、前記第１および第２の開口部の内部に形成され、前記発光素子と前記電極と接触する配線層と、を備え、前記第２の層は、前記第１の層上に存在する部分と、前記第１の開口部内に存在する部分とを含み、前記第２の層の前記第１の開口部内に存在する部分が、前記第１の開口部の内周面を被覆している。
　本発明を実施するための形態を、図面を参照して詳細に説明する。
　［実施の形態１］
　＜全体構成＞
　図１は、本発明の実施の形態１に係る表示パネルの構造を示す断面図である。同図には１画素分が示されている。表示パネルは、基板１、ゲート電極２、ゲート絶縁膜３、ソースドレイン電極４、隔壁層５、半導体層６、オーバーコート層７、平坦化層８、画素電極９、隔壁層１０、有機ＥＬ層１１、共通電極１２、および、封止層１３を備える。駆動回路を構成するトランジスタは、ゲート電極２、ゲート絶縁膜３、ソースドレイン電極４および半導体層６から構成されている。トランジスタは、無機ＴＦＴ（Thin Film Transistor）または有機ＴＦＴであり、本実施形態では、１画素当たり２個のトランジスタが用いられている。発光素子は、画素電極９、有機ＥＬ層１１および共通電極１２から構成されている。駆動回路と発光素子との間に介在する絶縁層は、隔壁層５、オーバーコート層７および平坦化層８からなる。図中Ａ部において、隔壁層５、オーバーコート層７および平坦化層８は、平面視でソースドレイン電極４に重なる位置にそれぞれ開口部を有し、これらによりコンタクトホールが形成されている。そして、画素電極９の一部がコンタクトホールの内周面に沿って凹入し、コンタクトホールの底部に露出したソースドレイン電極４に接触している。画素電極９のコンタクトホール内に存在する部分がソースドレイン電極４に接触する配線層として機能する。
　なお、図中Ａ部において、オーバーコート層７は、隔壁層５の上に存在する部分７１と、隔壁層５の開口部の内部に存在する部分７２とを含んでいる。そして、隔壁層５の開口部の内部に存在する部分７２は、隔壁層５の開口部の内周面５１を被覆している。この結果、オーバーコート層７の開口部の面積が、隔壁層５の開口部の面積よりも小さくなる。この構造では、隔壁層５がオーバーコート層７を形成する工程よりも後の工程で利用される薬液やガスに直接的に曝露されることがない。したがって、隔壁層５を構成する材料がそのよう薬液やガスに対する耐性が弱くても、隔壁層５の劣化をできるだけ抑制することができる。
　＜各層の構成＞
　基板１は、樹脂またはガラスなどの公知の絶縁性の材料を用いて形成することができる。
　ゲート電極２、ゲート絶縁膜３、ソースドレイン電極４および半導体層６は、何れも無機ＴＦＴまたは有機ＴＦＴに用いられる公知の材料を用いて形成することができる。なお、本実施形態では、半導体層６に用いられる材料は、インクジェット方式等の塗布方式で形成可能な材料であるものとする。
　隔壁層５は、絶縁性および感光性を有する材料からなり、主に、半導体層６を塗布方式で形成する際に半導体層６の材料を含むインクが目的の位置以外に流出するのを防止する目的で設けられている。隔壁層５には、半導体層６を塗布方式で形成するための開口部とコンタクトホールを形成するための開口部とが形成されている。
　オーバーコート層７は、絶縁性および感光性を有する材料からなり、主に、半導体層６を被覆する目的で設けられている。オーバーコート層７には、コンタクトホールを形成するための開口部が形成されている。
　平坦化層８は、絶縁性および感光性を有する材料からなり、主に、上面を平坦化する目的で設けられている。平坦化層８には、コンタクトホールを形成するための開口部が形成されている。
　画素電極９、有機ＥＬ層１１、共通電極１２は、何れも有機ＥＬ素子に用いられる公知の材料を用いて形成することができる。有機ＥＬ層１１は、発光層を有し、必要に応じて正孔注入層、正孔輸送層、電子注入層および電子輸送層を有する。
　隔壁層１０は、絶縁性および感光性を有する材料からなり、主に、有機ＥＬ層１１を塗布方式で形成する際に有機ＥＬ層１１の材料を含むインクが目的の位置以外に流出するのを防止する目的で設けられている。
　封止層１３は、絶縁性および透光性を有する材料からなり、主に、発光素子および駆動回路に水分やガスが侵入するのを防止する目的で設けられている。
　＜製造方法＞
　図２乃至図７は、図１の表示パネルの製造工程を説明するための断面図である。
　まず、基板１を準備し、基板１上にゲート電極２およびゲート絶縁膜３を形成する（図２（ａ））。ゲート電極２は、例えば、基板１上にゲート電極を形成する導電材料を積層し、その上にレジストパターンを形成し、レジストパターンを介して導電材料をエッチングし、レジストパターンを剥離する、という工程により形成することができる。ゲート絶縁膜３は、ゲート電極２とソースドレイン電極４を接触させるためのコンタクトホールを有し、例えば、ゲート電極２が形成された基板１上にゲート絶縁膜を形成するゲート絶縁材料層を形成し、フォトマスクを配置し、フォトマスクを介してゲート絶縁材料層を露光し、その後、ゲート絶縁材料層を現像する工程により形成することができる。
　次に、ゲート絶縁膜３上にソースドレイン電極４を形成するＳＤ材料層４ａを積層し（図２（ｂ））、その上に開口部４ｃを有するレジストパターン４ｂを形成し（図２（ｃ））、レジストパターン４ｂを介してＳＤ材料層４ａをエッチングし（図２（ｄ））、レジストパターン４ｂを剥離する（図２（ｅ））。これにより、ソースドレイン電極４が上面に形成された下地基板を形成することができる。なお、ソースドレイン電極４は、単層構造でもよく多層構造でもよい。単層構造の場合は単一工程で成膜できるので製造工程が簡略化できる。また、多層構造の場合は、下層を下地との密着性の高い材料とし、上層を電気伝導性の高い材料とするなど、それぞれ必要な機能に応じて適切な材料を選択することができる。このような例として、例えば、下層の材料をチタン（Ｔｉ）として厚みを数ｎｍとし、上層の材料を金（Ａｕ）として厚みを５０ｎｍ～１００ｎｍとすることが挙げられる。
　次に、ソースドレイン電極４が形成された下地基板上に隔壁層５を形成する隔壁材料層５ａを形成し（図３（ａ））、隔壁材料層５ａ上にフォトマスク５ｄを配置し、フォトマスク５ｄを介して隔壁材料層５ａを露光し（図３（ｂ））、その後、隔壁材料層５ａを現像する。この結果、半導体層６を形成するための開口部５ｅとコンタクトホールを形成するための開口部５ｆを有する隔壁層５を形成することができる（図３（ｃ））。なお、フォトマスク５ｄは、光透過性が極めて小さな遮光領域５ｂと光透過性が極めて大きな開口領域５ｃを有する。本実施形態では、隔壁層５の材料として、現像時に未露光部分が除去され露光部分が残留するタイプの感光性材料を用いている。そのため、フォトマスク５ｄは、遮光領域５ｂが平面視で隔壁材料層５ａの開口予定部に重なり、開口領域５ｃがそれ以外の領域に重なるように形成されている。
　次に、隔壁層５の開口部５ｅに半導体層６を形成する（図４（ａ））。半導体層６は、例えば、半導体層６を形成する半導体材料と溶媒とを含むインクを開口部５ｅに塗布し、溶媒を蒸発させることにより半導体材料を残留させる工程により形成することができる。
　次に、半導体層６が形成された隔壁層５上にオーバーコート層７を形成するオーバーコート材料層７ａを形成し（図４（ｂ））、オーバーコート材料層７ａ上にフォトマスク７ｄを配置し、フォトマスク７ｄを介してオーバーコート材料層７ａを露光し（図５（ａ））、その後、オーバーコート材料層７ａを現像する。この結果、コンタクトホールを形成するための開口部７ｅを有するオーバーコート層７を形成することができる（図５（ｂ））。なお、フォトマスク７ｄは、光透過性が極めて小さな遮光領域７ｂと光透過性が極めて大きな開口領域７ｃを有する。本実施形態では、オーバーコート層７の材料として、隔壁層５と同じく、現像時に未露光部分が除去され露光部分が残留するタイプの感光性材料を用いている。そのため、フォトマスク７ｄは、遮光領域７ｂが平面視でオーバーコート材料層７ａの開口予定部に重なり、開口領域７ｃがそれ以外の領域に重なるように形成されている。なお、平面視でオーバーコート層７の開口部７ｅの面積が隔壁層５の開口部５ｆの面積よりも小さい。即ち、図５（ｂ）に示すように、オーバーコート層７の開口部７ｅの径Ｄ２が、隔壁層５の開口部５ｆの径Ｄ１よりも小さい。これにより、オーバーコート層７に、隔壁層５の上に存在する部分７１と、隔壁層５の開口部５ｆの内部に存在する部分７２とを設けることができる。そして、オーバーコート層７の隔壁層５の開口部５ｆの内部に存在する部分７２は、隔壁層５の開口部５ｆの内周面を被覆している。これにより、隔壁層５がオーバーコート層７を形成する工程よりも後の工程で利用される薬液やガスに直接的に曝露されることがない。したがって、隔壁層５を構成する材料がそのような薬液やガスに対する耐性が弱くても、隔壁層５の劣化をできるだけ抑制することができる。
　次に、開口部が形成されたオーバーコート層７上に平坦化層８を形成する平坦化材料層８ａを形成し（図６（ａ））、平坦化材料層８ａ上にフォトマスク８ｄを配置し、フォトマスク８ｄを介して平坦化材料層８ａを露光し（図６（ｂ））、その後、平坦化材料層８ａを現像する。この結果、コンタクトホール８ｅを有する平坦化層８を形成することができる（図６（ｃ））。なお、フォトマスク８ｄは、光透過性が極めて小さな遮光領域８ｂと光透過性が極めて大きな開口領域８ｃを有する。本実施形態では、平坦化層８の材料として、隔壁層５と異なり、現像時に露光部分が除去され未露光部分が残留するタイプの感光性材料を用いている。そのため、フォトマスク８ｄは、開口領域８ｃが平面視で平坦化材料層８ａの開口予定部に重なり、遮光領域８ｂがそれ以外の領域に重なるように形成されている。
　その後、画素電極９、隔壁層１０、有機ＥＬ層１１、共通電極１２および封止層１３を順次形成することにより、表示パネルを形成することができる（図７）。
　［実施の形態２］
　実施の形態１では、コンタクトホールを形成するための開口部を設ける層として、第１の層を隔壁層５とし、第１の層の上に存在する第２の層をオーバーコート層７として説明しているが、これに限られず、第１の層の開口部と第２の層の開口部とを別の工程で形成する場合であれば、如何なる層の組み合わせでも適用可能である。
　実施の形態２では、コンタクトホールを形成するための開口部を設ける層として、第１の層をゲート絶縁膜３とし、第２の層を隔壁層５とする場合について説明する。なお、実施の形態１と同じ構成については説明を省略する。
　＜全体構成＞
　図８は、本発明の実施の形態２に係る表示パネルの構造を示す断面図である。表示パネルは、基板１、ゲート電極２、ゲート絶縁膜３、ソースドレイン電極４、隔壁層５、半導体層６、オーバーコート層７、平坦化層８、画素電極９、隔壁層１０、有機ＥＬ層１１、共通電極１２、および、封止層１３を備える。
　実施の形態１ではトランジスタの構造がボトムゲート－ボトムコンタクト型であり、そのため、ソースドレイン電極４が半導体層６の下部に位置している。これに対し、実施の形態２ではトランジスタの構造がボトムゲート－トップコンタクト型であり、そのため、ソースドレイン電極４が半導体層６の上部に位置している。
　図中Ａ部において、ゲート絶縁膜３および隔壁層５は、平面視でゲート電極２に重なる位置にそれぞれ開口部を有し、これらによりコンタクトホールが形成されている。そして、ソースドレイン電極４の一部がコンタクトホールの内周面に沿って凹入し、コンタクトホールの底部に露出したゲート電極２に接触している。ソースドレイン電極４のコンタクトホール内に存在する部分がゲート電極２に接触する配線層として機能する。
　なお、図中Ａ部において、隔壁層５は、ゲート絶縁膜３の上に存在する部分５１と、ゲート絶縁膜３の開口部の内部に存在する部分５２とを含んでいる。そして、ゲート絶縁膜３の開口部の内部に存在する部分５２は、ゲート絶縁膜３の開口部の内周面３１を被覆している。この結果、隔壁層５の開口部の面積が、ゲート絶縁膜３の開口部の面積よりも小さくなる。この構造では、ゲート絶縁膜３が隔壁層５を形成する工程よりも後の工程で利用される薬液やガスに直接的に曝露されることがない。したがって、ゲート絶縁膜３を構成する材料がそのよう薬液やガスに対する耐性が弱くても、ゲート絶縁膜３の劣化をできるだけ抑制することができる。
　＜製造方法＞
　図９乃至図１４は、図８の表示パネルの製造工程を説明するための断面図である。
　まず、基板１を準備し、基板１上にゲート電極２を形成する。これにより、ゲート電極２が上面に形成された下地基板を形成することができる。
　次に、ゲート電極２が形成された下地基板上にゲート絶縁膜３を形成するゲート絶縁材料層３ａを形成し（図９（ａ））、ゲート絶縁材料層３ａ上にフォトマスク３ｄを配置し、フォトマスク３ｄを介してゲート絶縁材料層３ａを露光し（図９（ｂ））、その後、ゲート絶縁材料層３ａを現像する。この結果、コンタクトホールを形成するための開口部３ｅを有するゲート絶縁膜３を形成することができる（図９（ｃ））。なお、フォトマスク３ｄは、光透過性が極めて小さな遮光領域３ｂと光透過性が極めて大きな開口領域３ｃを有する。本実施形態では、ゲート絶縁膜３の材料として、現像時に未露光部分が除去され露光部分が残留するタイプの感光性材料を用いている。そのため、フォトマスク３ｄは、遮光領域３ｂが平面視でゲート絶縁材料層３ａの開口予定部に重なり、開口領域３ｃがそれ以外の領域に重なるように形成されている。
　次に、ゲート絶縁膜３上に隔壁層５を形成する隔壁材料層５ａを形成し（図１０（ａ））、隔壁材料層５ａ上にフォトマスク５ｄを配置し、フォトマスク５ｄを介して隔壁材料層５ａを露光し（図１０（ｂ））、その後、隔壁材料層５ａを現像する。この結果、半導体層６を形成するための開口部５ｅとコンタクトホールを形成するための開口部５ｆを有する隔壁層５を形成することができる（図１０（ｃ））。なお、フォトマスク５ｄは、光透過性が極めて小さな遮光領域５ｂと光透過性が極めて大きな開口領域５ｃを有する。本実施形態では、隔壁層５の材料として、現像時に未露光部分が除去され露光部分が残留するタイプの感光性材料を用いている。そのため、フォトマスク５ｄは、遮光領域５ｂが平面視で隔壁材料層５ａの開口予定部に重なり、開口領域５ｃがそれ以外の領域に重なるように形成されている。なお、平面視で隔壁層５の開口部５ｆの面積がゲート絶縁膜３の開口部３ｅの面積よりも小さい。即ち、図１０（ｃ）に示すように、隔壁層５の開口部５ｆの径Ｄ２が、ゲート絶縁膜３の開口部３ｅの径Ｄ１よりも小さい。これにより、隔壁層５に、ゲート絶縁膜３の上に存在する部分５１と、ゲート絶縁膜３の開口部３ｅの内部に存在する部分５２とを設けることができる。そして、隔壁層５のゲート絶縁膜３の開口部３ｅの内部に存在する部分５２は、ゲート絶縁膜３の開口部３ｅの内周面を被覆している。これにより、ゲート絶縁膜３が隔壁層５を形成する工程よりも後の工程で利用される薬液やガスに直接的に曝露されることがない。したがって、ゲート絶縁膜３を構成する材料がそのような薬液やガスに対する耐性が弱くても、ゲート絶縁膜３の劣化をできるだけ抑制することができる。
　次に、隔壁層５の開口部５ｅに半導体層６を形成する（図１１（ａ））。
　次に、半導体層６が形成された隔壁層５上にソースドレイン電極４を形成するＳＤ材料層４ａを形成し（図１１（ｂ））、エッチング工程を経て、ソースドレイン電極４を形成する（図１１（ｃ））。なお、ソースドレイン電極４は、単層構造でもよく多層構造でもよい。単層構造の場合は単一工程で成膜できるので製造工程が簡略化できる。また、多層構造の場合は、半導体との層間抵抗を考慮して下層を電荷注入性の良い材料とし、基板の熱膨張率を考慮して上層を断線しにくい材料とするなど、それぞれ必要な機能に応じて適切な材料を選択することができる。このような例として、例えば、下層の材料を銅（Ｃｕ）として厚みを数ｎｍとし、上層の材料をモリブデン（Ｍｏ）として厚みを５０ｎｍ～１００ｎｍとすることが挙げられる。
　次に、ソースドレイン電極４が形成された隔壁層５上にオーバーコート層７を形成するオーバーコート材料層７ａを形成し（図１２（ａ））、フォトマスクを介してオーバーコート材料層７ａを露光し、現像することにより、コンタクトホールを形成するための開口部７ｅを有するオーバーコート層７を形成する（図１２（ｂ））。
　次に、開口部が形成されたオーバーコート層７上に平坦化層８を形成する平坦化材料層８ａを形成し（図１３（ａ））、フォトマスクを介して平坦化材料層８ａを露光し、現像することにより、コンタクトホール８ｅを有する平坦化層８を形成する（図１３（ｂ））。
　その後、画素電極９、隔壁層１０、有機ＥＬ層１１、共通電極１２および封止層１３を順次形成することにより、表示パネルを形成することができる（図１４）。
　［変形例］
　以上、実施の形態を説明したが、これらの実施の形態に限られるものではない。例えば、以下のような変形例が考えられる。
　（１）層数
　実施の形態では、２層構造の各層で開口部を形成しているが、これに限られず、３層構造以上でも適用可能である。この場合、Ｎ番目の層の開口部の面積が、Ｎ－１番目の層の開口部の面積よりも小さければよい（Ｎは２以上の整数）。
　図１５は、本発明の実施の形態１の変形例に係る表示パネルの構造を示す断面図である。この例では、オーバーコート層７上にさらに別のオーバーコート層１４が形成されている。これ以外の構成は実施の形態１と同様である。オーバーコート層１４は、絶縁性および感光性を有する材料からなり、主に、オーバーコート層７を被覆する目的で設けられている。オーバーコート層１４には、コンタクトホールを形成するための開口部が形成されている。
　図１６および図１７は、図１５の表示パネルの製造工程を説明するための断面図である。
　オーバーコート層７に開口部を形成し（図１６（ａ））、その上にオーバーコート層１４を形成するオーバーコート材料層１４ａを形成し（図１６（ｂ））、オーバーコート材料層１４ａ上にフォトマスク１４ｄを配置し、フォトマスク１４ｄを介してオーバーコート材料層１４ａを露光し（図１７（ａ））、その後、オーバーコート材料層１４ａを現像する。この結果、コンタクトホールを形成するための開口部１４ｅを有するオーバーコート層１４を形成することができる（図１７（ｂ））。フォトマスク１４ｄは、光透過性が極めて小さな遮光領域１４ｂと光透過性が極めて大きな開口領域１４ｃを有する。本変形例では、オーバーコート層１４の材料として、現像時に未露光部分が除去され露光部分が残留するタイプの感光性材料を用いている。そのため、フォトマスク１４ｄは、遮光領域１４ｂが平面視でオーバーコート材料層１４ａの開口予定部に重なり、開口領域１４ｃがそれ以外の領域に重なるように形成されている。また、平面視でオーバーコート層１４の開口部１４ｅの面積は、オーバーコート層７の開口部７ｅの面積よりも小さい。即ち、図１７（ｂ）に示すように、オーバーコート層１４の開口部１４ｅの径Ｄ３が、オーバーコート層７の開口部７ｅの径Ｄ２よりも小さい。これにより、オーバーコート層７の内周面がオーバーコート層１４で被覆されることとなる。この構成では、隔壁層５およびオーバーコート層７がオーバーコート層１４を形成する工程よりも後の工程で利用される薬液やガスに直接的に曝露されることがない。したがって、隔壁層５およびオーバーコート層７を構成する材料がそのような薬液やガスに対する耐性が弱くても、隔壁層５およびオーバーコート層７の劣化をできるだけ抑制することができる。
　（２）開口部の形状
　実施の形態では、隔壁層５の開口部の平面形状とオーバーコート層７の開口部の平面形状とが同じであることを前提として説明しているが、これに限られず、オーバーコート層７の開口部の面積が隔壁層５の開口部の面積よりも小さいという条件さえ満たしていれば、隔壁層５の開口部の平面形状とオーバーコート層７の開口部の平面形状が異なることとしてもよい。隔壁層５の開口部およびオーバーコート層７の開口部の平面形状は、例えば、四角形、円形、楕円形、多角形などがある。
　（３）感光性材料のタイプ
　実施の形態では、第２の層（実施の形態１ではオーバーコート層７、実施の形態２では隔壁層５）の材料として、現像時に未露光部分が除去され露光部分が残留するタイプの感光性材料を用いているが、これに限られず、逆のタイプの感光性材料を用いてもよい。例えば、実施の形態１で逆のタイプを用いた場合、図１８に示すように、フォトマスク７ｕは、開口領域７ｔが平面視でオーバーコート材料層７ｒの開口予定部に重なり、遮光領域７ｓがそれ以外の領域に重なるように形成される。実施の形態２で逆のタイプを用いた場合も同様である。
　（４）電極の大きさ
　図１に示すように、実施の形態１では、下地基板の上面に形成されたソースドレイン電極４の面積は、隔壁層５の開口部の面積よりも大きい。そして、オーバーコート層７の隔壁層５の開口部の内部に存在する部分７２の下面７３は、全周にわたりソースドレイン電極４の上面に接触している。これに対し、例えば、図１９に示すように、ソースドレイン電極４の面積が隔壁層５の開口部の面積よりも小さくてもよい（図中Ａ部参照）。この場合、オーバーコート層７の隔壁層５の開口部の内部に存在する部分７２の下面７３はゲート絶縁膜３の上面に接触することになる。図１の構造と図１９の構造とを比べると、それぞれ以下の特徴がある。どちらの構造を採用するかは、これらの特徴を勘案して決定すればよい。
　図１９の構造では、図１の構造に比べて、ソースドレイン電極４の面積が小さいので、ソースドレイン電極４と画素電極９とこれらに挟まれた絶縁層とで構成される寄生容量を小さくすることができる。したがって、発光素子の駆動の応答性を高めることができる。
　一方、図１の構造では、図１９の構造に比べて、ソースドレイン電極４の面積が大きいので、アラインメント誤差に起因する位置ずれの許容範囲を大きくすることができる。したがって、簡易な製造設備で表示パネルを製造することができる。
　また、半導体層６のグレインサイズを大きくするためにゲート絶縁膜３の材料に撥水性の高い材料を採用する場合がある。このような場合、図１９の構造ではオーバーコート層７とゲート絶縁膜３との密着性が悪くなり、これらの界面に薬液やガスの侵入経路が形成されることがある。これに対し、図１の構造ではオーバーコート層７はソースドレイン電極４に接触しているため、ゲート絶縁膜３の材料に撥水性の高い材料を採用したとしても、薬液やガスの侵入経路が形成されにくく、隔壁層５の劣化抑制を図ることができる。
　（５）表示装置への適用例
　図２０は、図１の表示パネルを表示装置に適用した場合の機能ブロックを示す図である。図２１は、図２０の表示装置の外観を例示する図である。表示装置２０は、表示パネル２１と、これに電気的に接続された駆動制御部２２とを備える。駆動制御部２２は、駆動回路２３と、駆動回路２３の動作を制御する制御回路２４とからなる。
　本発明は、有機ＥＬディスプレイ等に利用可能である。
　　　　１　　基板
　　　　２　　ゲート電極
　　　　３　　ゲート絶縁膜
　　　　３ａ　ゲート絶縁材料層
　　　　３ｂ　遮光領域
　　　　３ｃ　開口領域
　　　　４　　ソースドレイン電極
　　　　４ａ　ＳＤ材料層
　　　　４ｂ　レジストパターン
　　　　５　　隔壁層
　　　　５ａ　隔壁材料層
　　　　５ｂ　遮光領域
　　　　５ｃ　開口領域
　　　　５ｄ　フォトマスク
　　　　６　　半導体層
　　　　７　　オーバーコート層
　　　　７ａ　オーバーコート材料層
　　　　７ｂ　遮光領域
　　　　７ｃ　開口領域
　　　　７ｄ　フォトマスク
　　　　７ｒ　オーバーコート材料層
　　　　７ｓ　遮光領域
　　　　７ｔ　開口領域
　　　　７ｕ　フォトマスク
　　　　８　　平坦化層
　　　　８ａ　平坦化材料層
　　　　８ｂ　遮光領域
　　　　８ｃ　開口領域
　　　　８ｄ　フォトマスク
　　　　８ｅ　コンタクトホール
　　　　９　　画素電極
　　　１０　　隔壁層
　　　１１　　有機ＥＬ層
　　　１２　　共通電極
　　　１３　　封止層
　　　１４　　オーバーコート層
　　　１４ａ　オーバーコート材料層
　　　１４ｂ　遮光領域
　　　１４ｃ　開口領域
　　　１４ｄ　フォトマスク
　　　２０　　表示装置
　　　２１　　表示パネル
　　　２２　　駆動制御部
　　　２３　　駆動回路
　　　２４　　制御回路
　　　５１　　基板
　　　５１　　内周面
　　　５２　　ゲート電極
　　　５３　　ゲート絶縁膜
　　　５４　　ソースドレイン電極
　　　５６　　半導体層
　　　５７　　パッシベーション膜
　　　５８　　平坦化膜
　　　５９　　画素電極
　　　６０　　隔壁
　　　６１　　有機ＥＬ層
　　　６２　　共通電極
　　　６３　　封止樹脂層
　　　６４　　封止基板
　　　６５　　コンタクトメタル

Claims (6)

  1. 　電極が上面に形成された下地基板を用意する工程と、
    　前記下地基板上に、平面視で前記電極に重なる位置に第１の開口部を有する第１の層を形成する工程と、
    　前記第１の層上に、平面視で前記第１の開口部に重なる位置に、前記第１の開口部よりも面積の小さな第２の開口部を有する第２の層を形成する工程と、
    　前記第１および第２の開口部の内部に、前記電極と接触する配線層を形成する工程と、を含み、
    　前記第２の層は、前記第１の層上に存在する部分と、前記第１の開口部内に存在する部分とを含み、前記第２の層の前記第１の開口部内に存在する部分が、前記第１の開口部の内周面を被覆している、
    　表示パネルの製造方法。
  2. 　前記第１の開口部の面積が、前記電極の面積よりも小さく、
    　前記第２の層の前記第１の開口部内に存在する部分の下面が、全周にわたり前記電極の上面に接触している、
    　請求項１に記載の表示パネルの製造方法。
  3. 　前記第１の層は、前記第１の開口部とは異なる位置に、機能性材料層を形成するための第３の開口部を有する隔壁層であり、
    　前記第２の層は、前記第３の開口部に形成された機能性材料層を被覆するオーバーコート層である、
    　請求項１または２に記載の表示パネルの製造方法。
  4. 　前記下地基板は、ゲート絶縁膜上に前記電極が形成されたものであり、
    　前記機能性材料層は、前記ゲート絶縁膜上に形成される半導体層である、
    　請求項３に記載の表示パネルの製造方法。
  5. 　前記第１の層は、ゲート絶縁膜であり、
    　前記第２の層は、前記第２の開口部とは異なる位置に、機能性材料層を形成するための第３の開口部を有する隔壁層である、
    　請求項１に記載の表示パネルの製造方法。
  6. 　電極が上面に形成された下地基板と、
    　前記下地基板上に形成され、平面視で前記電極に重なる位置に第１の開口部を有する第１の層と、
    　前記第１の層上に形成され、平面視で前記第１の開口部に重なる位置に、前記第１の開口部よりも面積の小さな第２の開口部を有する第２の層と、
    　前記第１および第２の開口部の内部に形成され、前記電極に接触する配線層と、を備え、
    　前記第２の層は、前記第１の層上に存在する部分と、前記第１の開口部内に存在する部分とを含み、前記第２の層の前記第１の開口部内に存在する部分が、前記第１の開口部の内周面を被覆している、
    　表示パネル。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701461A (zh) * 2013-12-03 2015-06-10 乐金显示有限公司 有机发光装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153628B2 (en) 2012-02-08 2015-10-06 Joled Inc. Display panel having an inter-layer insulation layer with planar and protruding regions
KR102244310B1 (ko) 2014-08-01 2021-04-27 삼성디스플레이 주식회사 표시장치 및 그 제조방법
CN104465510A (zh) * 2014-12-11 2015-03-25 京东方科技集团股份有限公司 一种阵列基板及其制作方法和显示面板
JP6457879B2 (ja) * 2015-04-22 2019-01-23 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP6960710B2 (ja) * 2016-02-23 2021-11-05 Juki株式会社 ミシン
JP6753959B2 (ja) * 2017-01-25 2020-09-09 シャープ株式会社 Ｏｌｅｄパネル
KR20210086287A (ko) * 2019-12-31 2021-07-08 엘지디스플레이 주식회사 표시장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009031468A (ja) * 2007-07-26 2009-02-12 Epson Imaging Devices Corp 液晶表示装置及びその製造方法
JP2010002675A (ja) * 2008-06-20 2010-01-07 Sony Corp 表示装置およびその製造方法
WO2010038514A1 (ja) * 2008-10-02 2010-04-08 シャープ株式会社 表示装置用基板、表示装置用基板の製造方法、表示装置、液晶表示装置、液晶表示装置の製造方法及び有機エレクトロルミネセンス表示装置
JP2010079225A (ja) * 2008-09-29 2010-04-08 Toppan Printing Co Ltd 電界効果型トランジスタ及びその製造方法並びに画像表示装置
WO2010104005A1 (ja) * 2009-03-13 2010-09-16 コニカミノルタホールディングス株式会社 薄膜トランジスタの製造方法、及び薄膜トランジスタ
JP2010258118A (ja) * 2009-04-23 2010-11-11 Sony Corp 半導体装置、半導体装置の製造方法、表示装置、および電子機器
JP2011054949A (ja) * 2009-08-07 2011-03-17 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4409196B2 (ja) * 2002-04-09 2010-02-03 株式会社半導体エネルギー研究所 半導体装置及びそれを用いた表示装置、並びに半導体装置の作製方法
JP4415971B2 (ja) 2006-05-10 2010-02-17 カシオ計算機株式会社 表示装置及びその製造方法
KR101367140B1 (ko) * 2006-12-26 2014-03-14 삼성디스플레이 주식회사 표시장치와 그 제조방법
JP2008277370A (ja) 2007-04-26 2008-11-13 Sony Corp 半導体装置およびその製造方法、ならびに表示装置およびその製造方法
JP2009224542A (ja) 2008-03-17 2009-10-01 Sony Corp 半導体装置および表示装置
JP2009265207A (ja) * 2008-04-23 2009-11-12 Sony Corp 表示装置および表示装置の製造方法
WO2012007996A1 (ja) 2010-07-15 2012-01-19 パナソニック株式会社 有機ｅｌ表示パネル、有機ｅｌ表示装置およびその製造方法
CN103210698B (zh) * 2011-11-16 2016-08-03 株式会社日本有机雷特显示器 显示面板的制造方法以及显示面板

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009031468A (ja) * 2007-07-26 2009-02-12 Epson Imaging Devices Corp 液晶表示装置及びその製造方法
JP2010002675A (ja) * 2008-06-20 2010-01-07 Sony Corp 表示装置およびその製造方法
JP2010079225A (ja) * 2008-09-29 2010-04-08 Toppan Printing Co Ltd 電界効果型トランジスタ及びその製造方法並びに画像表示装置
WO2010038514A1 (ja) * 2008-10-02 2010-04-08 シャープ株式会社 表示装置用基板、表示装置用基板の製造方法、表示装置、液晶表示装置、液晶表示装置の製造方法及び有機エレクトロルミネセンス表示装置
WO2010104005A1 (ja) * 2009-03-13 2010-09-16 コニカミノルタホールディングス株式会社 薄膜トランジスタの製造方法、及び薄膜トランジスタ
JP2010258118A (ja) * 2009-04-23 2010-11-11 Sony Corp 半導体装置、半導体装置の製造方法、表示装置、および電子機器
JP2011054949A (ja) * 2009-08-07 2011-03-17 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701461A (zh) * 2013-12-03 2015-06-10 乐金显示有限公司 有机发光装置
US9583728B2 (en) 2013-12-03 2017-02-28 Lg Display Co., Ltd. Organic light emitting device

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