JP3838156B2

JP3838156B2 - 半導体集積回路装置

Info

Publication number: JP3838156B2
Application number: JP2002147124A
Authority: JP
Inventors: 仁志澄田
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-05-22
Filing date: 2002-05-22
Publication date: 2006-10-25
Anticipated expiration: 2022-05-22
Also published as: JP2003338537A

Description

【０００１】
【発明の属する技術分野】
この発明は、ＳＯＩ基板とｐｎ接合分離を組み合わせた半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、半導体素子分離技術の進歩により、高耐圧デバイスと低耐圧デバイスを同一基板上に集積したパワーＩＣの開発が盛んに行われている。特に、高耐圧デバイスを出力デバイスとして１チップ上に多数搭載したパワーＩＣも実現されおり、その代表例としてプラズマディスプレイパネルドライバーＩＣや三相モータ駆動用インバータＩＣなどが代表例として挙げられる。
【０００３】
図４は、素子分離技術の一つである、埋め込みエピタキシャル基板１１３３上のｐｎ接合分離技術を用いた半導体集積回路装置（ＩＣ）の要部断面図である。この分離技術はパワーＩＣの分野では１９８０年代から適用されており、製品実績も多い。以下、図４を用いてこの分離技術について簡単に説明する。尚、説明を容易にする目的から図４には導電形を記入しているが、本説明は反対導電形においても成立する。また、半導体素子形成領域として横形ｐチャネル形ＭＯＳＦＥＴ形成領域５０を想定し、その隣接領域にＣＭＯＳ回路形成領域５１を想定している。以下の説明でｐはｐ形、ｎはｎ形の導電形を示す。
【０００４】
ｐ半導体基板１１の表面上にｐエピタキシャル層３３を形成する。ｐ半導体基板１１とｐエピタキシャル層３３の界面には部分的にｎ埋め込み層７が形成されている。このｎ埋め込み層７は、ｐエピタキシャル層３３の成長前にｐ半導体基板１１の所望の領域にｎ形不純物を導入し、ｐエピタキシャル層３３の成長と同時に形成される。ｐエピタキシャル層３３の形成後、ｐエピタキシャル層３３を、ｎ分離領域４によって素子を形成する半導体領域に分割する。このｎ分離領域４は素子を構成する他の拡散領域と同様にイオン注入と熱拡散によって形成される。そして、ｎ分離領域４はｎ埋め込み層７に到達しており、ｎ分離領域４ならびにｎ埋め込み層７によって囲まれた素子形成領域５０が形成される。ｎ分離領域４上に第１電極２１が形成され、ｐ半導体基板１１裏面に第２電極２２が形成され、端子１０１と端子１００にそれぞれ接続する。ただし、第２電極２２および端子１００は無い場合もある。
【０００５】
ｎ分離領域４には端子１０１を通して電圧が印加される。印加される電圧はｐエピタキシャル層３３との接合が逆バイアスされるように選ばれる。ｎ埋め込み層７の電位はｎ分離領域４の電位と等しいため、ｎ埋め込み層７とｐエピタキシャル層３３の接合、またｎ埋め込み層７とｐ半導体基板１１との接合も逆バイアスされことになる。これにより、素子形成領域５０内部の電圧変化がｎ分離領域４とｎ埋め込み層７、そしてｐエピタキシャル層３３とｐ半導体基板１１で形成される接合で吸収されることになり、電圧変化の影響が隣接する素子形成領域５１に及ばないようになっている。
【０００６】
ｐ半導体基板１１はｐエピタキシャル層３３と部分的に接続しているため、ｐ半導体基板１１にはｐエピタキシャル層３３に形成された素子の電圧が印加される。図４の場合では、ＣＭＯＳ回路形成領域５１内の素子に印加される電圧がｐ半導体基板１１に印加されることになる。これにより、ｎ分離領域４とｎ埋め込み層７に覆われた横形のｐチャネルＭＯＳＦＥＴ形成領域５０の電圧変化がＣＭＯＳ回路形成領域５１に及ぶことはない。
【０００７】
尚、ｎ分離領域４の電圧は、図４のように個別に設けた端子１０１から印加する場合や、図示しないが、素子に印加される電圧が素子を形成する拡散層を介してｎ分離領域４に印加される場合がある。
この埋め込みエピタキシャル基板１１３３を用いたｐｎ接合分離方式には寄生トランジスタが存在するという問題がある。図４の場合では、ｐエピタキシャル層３３とｎ埋め込み層７、そしてｐ半導体基板１１によって寄生トランジスタが形成されている。ＩＣの動作によってはこの寄生トランジスタが動作しやすい状況が発生し、この寄生トランジスタが動作するとｐ半導体基板１１に流れ込む大きな寄生電流が発生することになる。これはＩＣの消費電力増加を招き、埋め込みエピタキシャル基板１１３３を用いたｐｎ接合分離方式の大きな欠点となっている。
【０００８】
この欠点を改善するための手法として、図５のようなＳＯＩ基板１２３を用いたｐｎ接合分離方式が考えられる。本方式は図４のエピタキシャル基板１１３３を、半導体層である支持層１と半導体層であるＳＯＩ層３、そして絶縁膜である酸化膜２によって構成されるＳＯＩ基板１２３に置き換えただけのものである。
半導体素子はＳＯＩ層３に形成され、一方の支持層１はＳＯＩ層３を支えるための役目を果たす。
【０００９】
ＳＯＩ層３には図４と同じ形態で素子およびｎ分離領域４が形成され、隣接間素子の分離が行われる。しかし、本方式では埋め込みエピタキシャル基板１１３３を用いた図４の方式と以下の２点が大きく異なる。
１）埋め込み層が存在せず、それを酸化膜が代替する。
２）酸化膜は支持層とＳＯＩ層の界面全面に存在する。
上記１）により、本方式の基板には図４で存在した寄生トランジスタが形成されない。そのため寄生電流は発生せず、ＩＣの消費電流増加を抑えることができる。一方、２）により、支持層１の電圧を素子形成領域（ＳＯＩ層３）側から印加することができない。そのため、図５のように端子１００を介して支持層１に電圧を印加する必要がある。また、支持層１は酸化膜２によってＳＯＩ層３と絶縁されているため、支持層１の導電形は制限を受けない。
【００１０】
尚、図５では端子１００を介して支持層１に任意の電圧を印加しているが、この端子１００を故意に形成する必要はない。例えば、ＩＣを実装するパッケージ内あるいはモジュール内の、ＩＣを固定するステージを介して支持層１に電圧を印加することも可能である。
上記のように、本方式では図４のような寄生素子が存在せず、寄生電流の発生によるＩＣの消費電流増加を防止することが可能である。そのため、低消費電力のＩＣを実現することができる。しかし、本方式を用いたＩＣでは下記に述べる不具合が発生する。
【００１１】
尚、図中の２１はｎ分離領域４上に形成された第１電極、２２は、支持層１上に形成された第２電極で、それぞれ、端子１０１、１００に接続する。
図６は、ＩＣのチップの概略平面図である。チップ６００は素子が形成される領域６０と外周部に形成された分離領域（ここではｎ分離領域４とする）と外周端領域６１に分離される。外周端領域６１は半導体ウエハのダイシング時に生ずる機械的な影響を吸収するための領域であり、外周端領域６１はチップ全体に占める面積は数％程度である。
【００１２】
図７は、埋め込みエピタキシャル基板を用いたチップの外周部の断面図であり、図６のＸ−Ｘ線で切断した要部断面図である。チップの外周端領域６１とｐ半導体基板１１の導電形は同じで、ここではｐ形である。
常時、端子１０１は高電位状態にあり、端子１００がグランド電位にある。そのため、ｎ分離領域４と外周端領域６１のｐｎ接合は、常時、逆バイアスされている。ｐ半導体基板１１が外周端領域６１と同じ導電形のため、外周端領域６１は、電極１００の電位に固定される。また、チップ端部のへき開面７０に露出した外周端領域６１とｐ半導体基板１１には電圧が印加されない。そのため、へき開面にもれ電流が流れない。
【００１３】
図８は、ＳＯＩ基板を用いたチップの外周部の要部断面図で、同図（ａ）は外周端領域と分離領域の導電形が異なる場合の要部断面図、同図（ｂ）は外周端領域と分離領域の導電形が同じ場合の要部断面図である。
同図（ａ）において、前記したように、
常時、端子１０１は高電位状態にあり、端子１００がグランド電位にある。この端子１０１と端子１００の間の電圧は殆ど酸化膜２に印加され、ｎ分離領域４と外周端領域６１のｐｎ接合に印加される電圧は小さく、空乏層１５の広がりも小さい。そのため、へき開面７０に露出した外周端領域６１と支持層１の間には電圧が印加されず、へき界面７０にはもれ電流は流れない。
【００１４】
同図（ｂ）において、外周端領域６１がｎ領域となっている。これは、図示しない箇所のｎチャネルＭＯＳＦＥＴを形成するｎウエル領域と同時にチップ外周端領域を形成した場合に相当する。そのため、ｎ分離領域４と外周端領域が共にｎ形となりｐｎ接合は形成されない。
前記したように、端子１０１は高電位状態にあり、端子１００がグランド電位にある。この端子１０１と端子１００の間の電圧は酸化膜２に印加される。へき開面７０では、Ａ部に示すようにこの薄い酸化膜２の側面が露出しており、この露出した酸化膜２に端子１０１と端子１００の間の電圧が印加される。
【００１５】
しかし、へき開面であるために、露出した酸化膜２の側面は荒れており、絶縁強度が極めて低下しており、印加された高電圧により、チップ端面には過大なもれ電流が流れる。
【００１６】
【発明が解決しようとする課題】
この過大なもれ電流により、チップ端面が損傷し、正常な動作ができなくなる。また、電源システムが破損する場合も生じる。
また、チップ端面の絶縁強度の低下が少く、チップ端面に流れるもれ電流が小さい場合でも、消費電力の増大は避けられず、また、長期信頼性の面からは好ましくない。
【００１７】
この発明の目的は、前記の課題を解決して、もれ電流がチップ端面に流れるのを防止した半導体集積回路装置を提供することにある。
【００１８】
【課題を解決するための手段】
前記の目的を達成するために、第１導電形の第１半導体基板（ＳＯＩ層）と、第１もしくは第２導電形の第２半導体基板（支持層）と、前記第１半導体基板と前記第２半導体基板の間に介在する絶縁膜とを有するＳＯＩ基板を用い、前記第１半導体基板に形成され、該第１半導体基板を分割し、前記絶縁膜に達する第２導電形の分離領域と、該分離領域に囲まれた分割領域（活性領域）と、該分割領域の表面層に形成される半導体素子とを有する半導体集積回路装置において、
前記分離領域の電位と、前記第２半導体基板の電位を同電位とする。
【００１９】
また、前記分離領域が、前記第１半導体基板の外周端に達するように形成されるとよい。
また、前記分離領域が、前記第１半導体基板の外周端に達しない第２導電形の第１分離領域と、該第１分離領域に接して、該第１分離領域と第１半導体基板の外周端との間全域（半導体チップの外周部全域）に、前記絶縁膜に達する第２導電形の第１分離領域より低濃度の外周端領域とを有するとよい。
【００２０】
また、前記分離領域上に形成した第１電極と前記第２半導体基板に形成した第２電極とを電気的に接続するとよい。
また、前記分離領域直下の絶縁膜に、前記第２半導体基板に達する貫通孔を開け、該貫通孔を導電材で充填して、前記分離領域と前記第２半導体基板とを電気的に接続するとよい。
【００２１】
このように、外周端領域と支持層の電位を同電位とすることで、チップ端面であるへき開面に流れるもれ電流を防止することができる。
【００２２】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体集積回路装置の要部断面図である。この図は図６のチップ６００の外周部を示し、図６のＸ−Ｘ線で切断した要部断面図である。図８と同一箇所には図８と同一符号を記した。
ｐ半導体基板である支持層１（ｎ形の支持層でも構わない）と、素子を形成するｐ半導体基板であるＳＯＩ層３とこれらの層に挟まれた絶縁膜（酸化膜２）で構成されたＳＯＩ基板１２３を用いて半導体集積回路装置を形成する。ＳＯＩ層３に、酸化膜２に達するｎ分離領域４を形成する。このｎ分離領域４はチップ端面に達するように形成する。このｎ分離領域４の表面層にｎ⁺領域５を形成し、このｎ⁺領域５上に第１電極２１を形成し、支持層１上に第２電極２２を形成する。この第１電極２１と第２電極２２とを電気的に接続し（電気配線２００で接続したり、または、電極１００、１０１同志直接接続したりする）、同電位とする。具体的方法の一つとして、第１電極２１と接続する端子１０１と、第２電極２２と接続する端子１００とを接続する方法がある。この場合、ｎ分離領域４と素子形成領域６０のｐｎ接合が逆バイアスされるように、端子１０１には高電圧が印加される。従って、端子１００にも同一の高電圧が印加される。
【００２３】
一方、図示しないが、導電形が逆のｐ分離領域の場合には、第１電極と第２電極をグランド電位とする。いずれの場合も分離領域と素子形成領域とのｐｎ接合が逆バイアスされるようにする。
こうすることで、チップ端面のへき開面が同電位となり、へき開面にはもれ電流が流れない。もれ電流を防止することで、半導体集積回路装置の消費電力は抑制され、長期信頼性が確保できる。さらに、過大なもれ電流が防止されるので、半導体集積回路装置（チップ）の破損を防止でき、この半導体集積回路装置を用いた電源システムの破壊を防止できる。
【００２４】
尚、ｎ分離領域で囲まれた素子形成領域内に第２のｎ分離領域を設けて、この第２のｎ分離領域で囲まれた箇所に素子を形成して構わない。この場合は、第２のｎ分離領域上に形成した第３の電極は、第２のｎ分離領域と素子形成領域とのｐｎ接合が逆バイアスされる条件で任意の電圧を選定できる。つまり、高電圧に固定する必要はなくなる。
【００２５】
図２は、この発明の第２実施例の半導体集積回路装置の要部断面図である。図１との違いは、ｎ分離領域４がチップ端面に達していない点である。外周端領域６１をｎ分離領域と同じ導電形で形成された場合である。これは、図８（ｂ）に相当し、前記したように外周端領域６１のｎ領域は、図示しない箇所のｎチャネルＭＯＳＦＥＴを形成するｎウエル領域と同時にチップ外周端領域を形成した場合に相当する。
【００２６】
この場合、外周端領域６１は図１のｎ分離領域４の一部と考えることができる。この場合も、ｎ分離領域と支持層を同電位とすることで、図１と同じ効果が得られる。
図３は、この発明の第３実施例の半導体集積回路装置の要部断面図である。図１に相当する図である。
【００２７】
図１との違いは、ｎ分離領域４と支持層１に挟まれた酸化膜２に貫通孔２３を開け、この部分に導電材２４を充填する。また、図１の端子１００と接続する端子１０１を接続する電気配線２００が削除されている点が異なる。ｎ分離領域４と支持層１を導電材２４で接続することで、同電位とする。この場合は、図１の効果に、さらに、ｎ分離領域４と支持層１を接続する距離が極めて短くなるため、接続配線２００に導入されるノイズの影響を排除できる効果が加わる。
【００２８】
【発明の効果】
この発明によれば、ＳＯＩ基板とｐｎ接合分離を組み合わせた半導体集積回路装置において、チップ外周部に形成した分離領域の電位と支持層の電位を一致させる（同電位とする）ことで、チップ端面に流れるもれ電流を防止し、消費電力の抑制と、長期信頼性の確保を図ることができる。
【００２９】
また、過大なもれ電流を防止し、半導体集積回路装置（チップ）の破損と電源システムの破壊を防止することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体集積回路装置の要部断面図
【図２】この発明の第２実施例の半導体集積回路装置の要部断面図
【図３】この発明の第３実施例の半導体集積回路装置の要部断面図
【図４】素子分離技術の一つである、埋め込みエピタキシャル基板のｐｎ接合分離技術を用いた半導体集積回路装置（ＩＣ）の要部断面図
【図５】素子分離技術の一つである、ＳＯＩ基板とｐｎ接合分離を用いた半導体集積回路装置（ＩＣ）の要部断面図
【図６】ＩＣのチップの概略平面図
【図７】埋め込みエピタキシャル基板を用いたチップの外周部の断面図であり、図６のＸ−Ｘ線で切断した要部断面図
【図８】ＳＯＩ基板を用いたチップの外周部の要部断面図で、（ａ）は外周端領域と分離領域の導電形が異なる場合の要部断面図、（ｂ）は外周端領域と分離領域の導電形が同じ場合の要部断面図
【符号の説明】
１支持層
２酸化膜
３ＳＯＩ層
４ｎ分離領域
５ｎ⁺領域
６ｎ領域
２１第１電極
２２第２電極
２３貫通孔
２４導電材
６０素子形成領域
６１外周端領域
７０へき開面
１００、１０１端子
１２３ＳＯＩ基板
２００電気配線

Claims

第１導電形の第１半導体基板と、第１もしくは第２導電形の第２半導体基板と、前記第１半導体基板と前記第２半導体基板の間に介在する絶縁膜と、前記第１半導体基板に形成され、該第１半導体基板を分割し、前記絶縁膜に達する第２導電形の分離領域と、該分離領域に囲まれた分割領域と、該分割領域の表面層に形成される半導体素子とを有する半導体集積回路装置において、
前記分離領域の電位と、前記第２半導体基板の電位を同電位とすることを特徴とする半導体集積回路装置。
前記分離領域が、前記第１半導体基板の外周端に達するように形成されることを特徴とする請求項１に記載の半導体装置。
前記分離領域が、前記第１半導体基板の外周端に達しない第２導電形の第１分離領域と、該第１分離領域に接して、該第１分離領域と第１半導体基板の外周端との間全域に、前記絶縁膜に達する第２導電形の第１分離領域より低濃度の外周端領域とを有することを特徴とする請求項１に記載の半導体集積回路装置。
前記分離領域と前記第２半導体基板とを電気的に接続することを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路装置。
前記分離領域直下の絶縁膜に、前記第２半導体基板に達する貫通孔を開け、該貫通孔を導電材で充填して、前記分離領域と前記第２半導体基板とを電気的に接続することを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路装置。