JP5136632B2 - 電子部品 - Google Patents

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Description

本発明は、多層配線板に半導体チップおよび受動部品を集積してなる高密度実装の電子部品に関する。
電子機器の小型化、軽量化、薄型化などに伴い、電子部品を複合化（複数の電子部品を組み合わせて１の電子部品とする）して高密度実装した電子部品の開発が進められている。高密度実装に関しては、例えば、多層配線板に半導体チップ（半導体素子）と受動部品（インダクタ、キャパシタ、抵抗器）とを集積して、１つの電子部品（例えば、ハイブリッド（混成）ＩＣ（集積回路））を構成する。
一方、半導体チップ（半導体素子）を中心としたフィードバック回路を構成するためには、半導体チップ（半導体素子）に帰還（フィードバック）素子を接続する。例えば、半導体チップ（半導体素子）の入力端及び出力端間に受動部品（帰還素子）を接続し、信号が出力側から入力側へとフィードバックするようにして構成する（例えば、特許文献１参照）。
このようなフィードバック回路を構成する場合は、半導体チップ（半導体素子）の入力端及び出力端間を電気的に分離する必要がある。もし、入力端及び出力端間の分離が良好に行われないと、出力端からの出力信号が共振状態となり、所望する出力信号を得ることができなくなってしまう。さらには、半導体チップ（半導体素子）自体が上述した共振の影響によって破壊されてしまう場合もある。
しかしながら、半導体チップ（半導体素子）と受動部品とを多層配線板に組み込んで高密度実装してなる電子部品においては、配線基板間が狭小化されていることなどに起因して、上述のような、半導体チップ（半導体素子）の入力端及び出力端間を電気的に分離できるような手段を設けることは困難である。
特開２００１−８５８０３号公報
本発明は、多層配線板に、半導体チップ（半導体素子）及び受動部品が集積され、半導体チップ及び受動部品がフィードバック回路を構成する電子部品において、半導体チップ（半導体素子）の入力端及び出力端間を電気的に分離することを目的とする。
本発明の一態様に係る電子部品は、多層配線板と、前記多層配線板の主面上又は内部に配置される半導体チップと、前記多層配線板の内部に配置され、前記半導体チップの入力端及び出力端にそれぞれ接続される第１の端子及び第２の端子を有する受動部品とを具え、前記多層配線板を構成する導電性部材が、その前記第１の端子及び前記第２の端子の少なくとも一方からの距離が、前記第１の端子及び第２の端子間の距離よりも小さくなるような位置に配置されてなる。
本発明によれば、多層配線板に、半導体チップ（半導体素子）及び受動部品が集積され、半導体チップ及び受動部品がフィードバック回路を構成する電子部品において、半導体チップ（半導体素子）の入力端及び出力端間を電気的に分離することができる。
本発明の第１の実施形態に係る電子部品を表す断面図である。 図１に示す電子部品の、半導体チップと受動部品とで構成される回路の一例を表す回路図である。 図１に示す電子部品の、受動部品の近傍を拡大して示す拡大斜視図である。 本発明の比較例に係る電子部品を表す断面図である。 図５に示す電子部品における半導体チップ及び受動部品を上から見た状態を示す平面図である。 図１に示す電子部品の製造工程を表す図である。 図１に示す電子部品の製造工程を表す図である。 図１に示す電子部品の製造工程を表す図である。 図１に示す電子部品の製造工程を表す図である。 図１に示す電子部品の製造工程を表す図である。 図１に示す電子部品の製造工程を表す図である。 図１に示す電子部品の製造工程を表す図である。 本発明の第２の実施形態に係る電子部品を表す断面図である。 図１３に示す電子部品の、受動部品近傍を示す平面図である。 本発明の第３の実施形態に係る電子部品を表す断面図である。 図１に示す電子部品の、半導体チップと受動部品とで構成される回路の一例を表す回路図である。
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態における電子部品１００を表す断面図である。電子部品１００は、配線板１１０、半導体チップ１２０、受動部品１３０、封止層１４０、及び保護層１５０を有している。
多層配線板１１０は、絶縁層１１１〜１１５及び配線層Ｌ１〜Ｌ６を有する。配線層Ｌ１〜Ｌ６は、下方から上方に向けて順次に配置されており、それぞれが絶縁層１１１〜１１５によって電気的に絶縁されている。なお、絶縁層１１１〜１１５は、樹脂等の絶縁材料で構成される層である。また、配線層Ｌ１〜Ｌ６は、金属等の導電性材料のパターンで構成される配線を有する層である。配線層Ｌ１〜Ｌ６間は、導電性バンプ等の層間接続部Ｂ１〜Ｂ５で電気的に接続されている。
本実施形態において、例えば半導体チップ１２０は、シリコン等の半導体のチップから構成され、増幅器（例えば、ＯＰアンプ）を構成する。また、半導体チップ１２０の上面左端には入力端１２１が設けられており、半導体チップ１２０の上面右端には出力端１２２が設けられている。半導体チップ１２０は、入力端１２１に入力された信号を増幅し、出力端１２２に出力する。なお、入力端１２１及び出力端１２２は、それぞれワイヤＷにより多層配線板１１０の配線層Ｌ１内の配線に接続されている。
本実施形態においては、受動部品１３０が多層配線板１１０の内部であって、半導体チップ１２０の直下において対向するようにして設けられている。受動部品１３０の第１の端子１３１及び第２の端子１３２は、それぞれ配線層Ｌ２にはんだ等で接続される。この結果、受動部品１３０の第１の端子１３１及び第２の端子１３２は、それぞれ配線層Ｌ２、層間接続部Ｂ１、配線層Ｌ１、ワイヤＷを経由して、半導体チップ１２０の入力端１２１、出力端１２２に接続され、フィードバック回路を構成する。
受動部品１３０は、帰還（フィードバック）素子であって、例えばインダクタ、キャパシタ、抵抗器等を構成するチップ部品である。
受動部品１３０が抵抗器を構成するチップ部品であるとすると、上述したフィードバック回路は、図２に示すような回路を構成することになる。すなわち、増幅器ＡＭＰと帰還抵抗素子Ｒを組み合わせたアナログ回路を構成する。
封止層１４０は、半導体チップ１２０を封止し、外界から保護するための、例えば、樹
脂の層である。
保護層１５０は、配線層Ｌ６を外界から保護するための、例えば、レジスト層である。保護層１５０には開口が形成され、外部回路及び外部素子と電気的に接続するための図示しない金属端子が形成されている。
図３は、受動部品１３０の近傍を拡大して示す拡大斜視図である。図３は、本実施形態における特徴を明確にすべく、図１に示す電子部品と比較して上下を逆転して表している。
図３に示すように、受動部品１３０の第１の端子１３１及び第２の端子１３２に、多層配線板１１０を構成する導電性部材である配線層Ｌ２の配線Ｌ２ａ、Ｌ２ｂが接続され、配線層Ｌ４の配線Ｌ４ａ、Ｌ４ｂが近接して配置されている。また、第１の端子１３１及び第２の端子１３２間の距離Ｄ２に比較して、第１の端子１３１及び第２の端子１３２と配線Ｌ４ａ、Ｌ４ｂとの距離Ｄ１を小さくしている。
この結果、受動部品１３０の第１の端子１３１及び第２の端子１３２から発生するＡＣノイズは配線Ｌ４ａ、Ｌ４ｂで吸収されるようになる。したがって、このＡＣノイズが半導体チップ１２０に重畳するのを防止することができるので、半導体チップ１２０の入力端１２１及び出力端１２２の電気的分離を行うことができるようになる。その結果、半導体チップ１２０の共振を防止し、所望の出力信号を得ることができるとともに、半導体チップ１２０の破壊を防止することができる。
また、配線Ｌ４ａ、Ｌ４ｂをグランドに接続することができる。この場合、上述したＡＣノイズは多層配線板、すなわち電子部品の外部に放出されるので、ＡＣノイズの半導体チップ１２０に対する重畳をより効果的に抑制することができ、半導体チップ１２０の入力端１２１及び出力端１２２の電気的分離をより確実に行うことができる。
なお、本実施形態においては、受動素子１３０の第１の端子１３１及び第２の端子１３２のそれぞれに対して配線Ｌ４ａ及び配線Ｌ４ｂを距離Ｄ１によって近接配置しているが、配線Ｌ４ａ及び配線Ｌ４ｂのいずれか一方を、第１の端子１３１又は第２の端子１３２に対して距離Ｄ１によって近接配置すれば、上述した作用効果を奏することができる。但し、本実施形態に示すように、第１の端子１３１及び第２の端子１３２のそれぞれに対して配線Ｌ４ａ及び配線Ｌ４ｂを距離Ｄ１によって近接配置すれば、上述した作用効果をより効果的に奏することができるようになる。
また、本実施形態では、受動部品１３０が多層配線板１１０の内部かつ半導体チップ１２０の直下において対向するようにして配置されている。したがって、受動部品１３０は、その下方に位置する配線層Ｌ３〜Ｌ６及びその上方に位置する半導体チップ１２０によってシールドされ、外部ノイズの流入を低減することができる。また、受動部品１３０が半導体チップ１２０の直下に配置されることで、受動部品１３０と半導体チップ１２０間の配線長が低減されるので、受動部品１３０に対する外部ノイズの影響をさらに低減することができる。
なお、本実施形態においては、多層配線板１１０において、配線Ｌ４ａ及び配線Ｌ４ｂを受動部品１３０の下方に位置させているが、その上方に位置させることもできる。
（比較例）
図４は、本発明の比較例に係る電子部品１００Ｘを表す断面図である。図５は、半導体チップ１２０Ｘおよび受動部品１３０Ｘを上から見た状態を示す平面図である。電子部品１００Ｘは、多層配線板１１０Ｘ、半導体チップ１２０Ｘ、受動部品１３０Ｘ、封止層１４０Ｘ、及び保護層１５０Ｘを有する。配線層Ｌ１Ｘ〜Ｌ６Ｘは、下方から上方に向けて順次に配置されており、それぞれが絶縁層１１１Ｘ〜１１５Ｘによって電気的に絶縁されている。なお、絶縁層１１１〜１１５は、樹脂等の絶縁材料で構成される層である。また、配線層Ｌ１Ｘ〜Ｌ６Ｘは、金属等の導電性材料のパターンで構成される配線を有する層である。配線層Ｌ１Ｘ〜Ｌ６Ｘ間は、導電性バンプ等の層間接続部Ｂ１Ｘ〜Ｂ５Ｘで電気的に接続されている。
図４及び図５に示すように、本比較例において、受動部品１３０Ｘは、多層配線板１１０Ｘの内部でなく、多層配線板１１０Ｘの主面上に半導体チップ１２０Ｘと並んで配置される。受動部品１３０Ｘの第１の端子１３１Ｘ及び第２の端子１３２Ｘは、それぞれ配線層Ｌ１Ｘの配線Ｌ１１Ｘ及びＬ１２Ｘに接続され、半導体チップ１２０Ｘの入力端１２１Ｘ及び出力端１２２Ｘは、ワイヤＷｘを介して、同じく配線層Ｌ１Ｘの配線Ｌ１１Ｘ及びＬ１２Ｘに接続される。
電子部品１００Ｘでは、多層配線板１１０Ｘ上に半導体チップ１２０Ｘ及び受動部品１３０Ｘを配置しているので、受動部品１３０で発生したＡＣノイズが半導体チップ１２０Ｘに重畳しないように、受動部品１３０Ｘを半導体チップ１２０Ｘから十分に離隔して配置しなければならない。したがって、高密度実装された電子部品を得ることが困難となる。
また、受動部品１３０Ｘが表面に露出していることから、この受動部品１３０Ｘは外部ノイズの影響を受けやすくなる。したがって、受動部品１３０Ｘに対して別途シールド部材を設置し、外部ノイズの影響を削減することが必要になってくる。したがって、シールド部材を設けることによって、高密度実装された電子部品を得ることが困難となる他、シールド部材を設けるという新たな製造工程が要求されるので、電子部品１００Ｘの製造工程が煩雑化することとなる。
（電子部品１００の製造方法）
以下に、電子部品１００の製造方法を説明する。
電子部品１００を製造するに際しては、最初に、受動部品１３０を内蔵する多層配線板１１０を作製する。このとき、多層配線板１１０は、上層部１１０Ａ、中層部１１０Ｂ、下層部１１０Ｃに区分して作製する。そして、上層部１１０Ａ、中層部１１０Ｂ、下層部１１０Ｃを合体することで多層配線板１１０が作製される。
Ａ．上層部１１０Ａの作成（図６）
上層部１１０Ａは、絶縁層１１１、配線層Ｌ１、Ｌ２、受動部品１３０を有する。
（１）金属箔２１への導電性バンプ２２の形成（図６（ａ））
配線層Ｌ１となる金属箔（例えば銅箔）２１上に、層間接続部Ｂ１となる導電性バンプ２２を形成する。導電性バンプ２２は、例えば、導電性ペーストのスクリーン印刷により形成できる。導電性ペーストは、例えば、ペースト状樹脂の中に金属粒（銀、金、銅、半田など）を分散させ、揮発性の溶剤を混合させたものである。導電性ペーストをスクリーン印刷により金属箔２１上に印刷し、ほぼ円錐形の導電性バンプ２２を形成できる。
（２）金属箔２１へのプリプレグ２３の積層（図６（ｂ））
導電性バンプ２２が形成された金属箔２１に、絶縁層１１１とすべきプリプレグ２３を積層する。即ち、金属箔２１上にプリプレグ２３を配置し、加圧する。プリプレグ２３は、例えば、エポキシ樹脂のような硬化性樹脂をガラス繊維のような補強材に含浸させたものである。また、硬化する前には半硬化状態にあり、熱可塑性及び熱硬化性を有する。この積層の段階では、加熱しないことから、プリプレグ２３は未硬化状態に保たれる。
積層の結果、導電性バンプ２２はプリプレグ２３を貫通する。プリプレグ２３が熱可塑性・熱硬化性を有することと、導電性バンプ２２の形状がほぼ円錐であるためである。
（３）金属箔２１、プリプレグ２３、金属箔２４の積層・加熱（図６（ｃ））
金属箔２１、プリプレグ２３の積層体に、金属箔２４を積層し、加圧した状態で加熱する。この結果、プリプレグ２３が硬化して、絶縁層１１１となり、金属箔２１、２４と強固に接続される。また、導電性バンプ２２（層間接続部Ｂ１）が金属箔２１、２４を電気的に接続する。
金属箔２１、２４の電気的導通が導電性バンプ２２によりなされ、スルーホール形成等の高程を必要としない。このため、スルーホール形成のためのスペースを必要とせず、高密度の実装が容易である。
（４）金属箔２１、２４のパターニング（図６（ｄ））
金属箔２１、２４がパターニングされ、配線層Ｌ１、Ｌ２が形成される。パターニングは、例えば、フォトレジストの塗布・露光によるマスクの形成、このマスクによる金属箔２１、２４のエッチングなど、により実行できる。
（５）受動部品１３０の実装（図６（ｅ））
配線層Ｌ２上に受動部品１３０を配置し、固定する。
Ｂ．中層部１１０Ｂの作成（図７）
中層部１１０Ｂは、絶縁層１１２、一部の絶縁層１１３、配線層Ｌ３に対応する。
（１）金属箔３１への導電性バンプ３２の形成（図７（ａ））次に、層間接続部Ｂ３の一部となる金属箔（例えば銅箔）３１上に、層間接続部Ｂ３の一部となる導電性バンプ３２を形成する。
（２）金属箔３１へのプリプレグ３３の積層（図７（ｂ））
導電性バンプ３２が形成された金属箔３１に、絶縁層１１３の一部とすべきプリプレグ３３を積層する。即ち、金属箔３１上にプリプレグ２３を配置し、加圧する。積層の結果、導電性バンプ３２はプリプレグ３３を貫通する。
（３）金属箔３１、プリプレグ３３、金属箔３４の積層・加熱（図７（ｃ））
金属箔３１、プリプレグ３３の積層体に、金属箔３４を積層し、加圧した状態で加熱する。この結果、プリプレグ３３が硬化して、絶縁層３３Ａとなり、金属箔３１、３４と強固に接続される。また、導電性バンプ３２（層間接続部Ｂ３の一部）が金属箔３１、３４を電気的に接続する。絶縁層３３Ａおよび後述のプリプレグ４９が絶縁層１１３に対応する。
（４）金属箔３１、３４のパターニング（図７（ｄ））
金属箔３１、３４がパターニングされ、金属箔パターン３１Ａおよび配線層Ｌ３が形成される。金属箔パターン３１Ａ、導電性バンプ３２、および後述の導電性バンプ４８が層間接続部Ｂ３に対応する。
（５）配線層Ｌ３への導電性バンプ３５の形成（図７（ｅ））
配線層Ｌ３上に、層間接続部Ｂ２となる導電性バンプ３５を形成する。
（６）配線層Ｌ３へのプリプレグ３６の積層（図７（ｆ））
配線層Ｌ３に、絶縁層１１２とすべきプリプレグ３６を積層する。即ち、金属箔３１上にプリプレグ３６を配置し、加圧する。積層の結果、導電性バンプ３５はプリプレグ３６を貫通する。この積層の段階では、加熱しないことから、プリプレグ３６は未硬化状態に保たれる。
（７）貫通孔３７の形成（図７（ｇ））
金属箔３１、プリプレグ３３、金属箔３４、プリプレグ３６の積層体に貫通孔３７を形成する。この貫通孔３７は、受動部品１３０を収容するための空間となる。受動部品１３０がある程度厚い場合に、このような貫通孔３７が必要となる。
以上により、中層部１１０Ｂが形成される。このときプリプレグ３６は、後の上層部１１０Ａとの接続に備えて、未硬化な状態である。この中層部１１０Ｂは、層間接続部Ｂ３の一部となる金属箔パターン３１Ａ、導電性バンプ３２を有する。この例では、プリプレグ３６と配線層Ｌ３の下に、絶縁層３３Ａ、導電性バンプ３２、金属箔パターン３１Ａの組み合わせが配置されている。場合により、この組み合わせをさらに積層してもよい。
Ｃ．下層部１１０Ｃの作成（図８）
下層部１１０Ｃは、絶縁層１１４、１１５、配線層Ｌ４〜Ｌ５を有する。
（１）配線層Ｌ６、絶縁層１１５、配線層Ｌ５の積層体の形成（図８（ａ））
次の工程により、配線層Ｌ６、絶縁層１１５、配線層Ｌ５の積層体を形成する。
１）金属箔４１（配線層Ｌ６に対応）への導電性バンプ４２（層間接続部Ｂ５に対応）
の形成
２）プリプレグ４３の積層
３）金属箔４４の積層、加熱
４）金属箔４１、４４のパターニング
この工程１）〜４）は、既述の図６（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）に対応する工程と同様なので詳細な説明を省略する。
（２）配線層Ｌ５への導電性バンプ４５の形成（図８（ｂ））
配線層Ｌ５上に、層間接続部Ｂ４となる導電性バンプ４５を形成する。
（３）配線層Ｌ５へのプリプレグ４６の積層（図８（ｃ））
導電性バンプ４５が形成された配線層Ｌ５に、絶縁層１１４とすべきプリプレグ４６を積層する。即ち、配線層Ｌ５上にプリプレグ４６を配置し、加圧する。積層の結果、導電性バンプ４５はプリプレグ４６を貫通する。
（４）金属箔４７の積層・加熱（図８（ｄ））
プリプレグ４６上に、金属箔４７を積層し、加圧した状態で加熱する。この結果、プリプレグ４６が硬化して、絶縁層１１４となり、配線層Ｌ５、金属箔４７と強固に接続される。また、導電性バンプ４５（層間接続部Ｂ４）が配線層Ｌ５、金属箔４７を電気的に接続する。
（５）金属箔４７のパターニング（図８（ｅ））
金属箔４７がパターニングされ、配線層Ｌ４が形成される。
（６）配線層Ｌ４への導電性バンプ４８の形成（図８（ｆ））
配線層Ｌ４上に、層間接続部Ｂ３の一部となる導電性バンプ４８を形成する。
（７）配線層Ｌ４へのプリプレグ４９の積層（図８（ｇ））
導電性バンプ４８が形成された配線層Ｌ４に、絶縁層１１３の一部とすべきプリプレグ４９を積層する。即ち、配線層Ｌ４上にプリプレグ４９を配置し、加圧する。積層の結果、導電性バンプ４８はプリプレグ４９を貫通する。
以上により、下層部１１０Ｃが形成される。このときプリプレグ４９は、後の中層部１１０Ｂとの接続に備えて、未硬化な状態である。この下層部１１０Ｃは、層間接続部Ｂ３の一部となる導電性バンプ４８を有する。
Ｄ．上層部１１０Ａ、中層部１１０Ｂ、下層部１１０Ｃの接合（図９、図１０）
上層部１１０Ａ、中層部１１０Ｂ、下層部１１０Ｃを接合する。すなわち、上層部１１０Ａ、中層部１１０Ｂ、下層部１１０Ｃを積層し、圧力を掛けた状態で加熱する。このとき、上層部１１０Ａは図６の状態とは上下が逆に配置される。
プリプレグ３６、４９が硬化することで、上層部１１０Ａ、中層部１１０Ｂ、下層部１１０Ｃが接合する。このとき、受動部品１３０は、貫通孔３７内に収容、封止される。また、導電性バンプ４８、金属箔パターン３１Ａ、導電性バンプ３２が接続され、層間接続部Ｂ３が形成される。プリプレグ４９と絶縁層３３Ａが接続され、絶縁層１１３が形成される。以上のようにして、受動部品１３０を内蔵する多層配線板１１０が形成される。
Ｅ．半導体チップ１２０の固定、封止（図１１、図１２）
多層配線板１１０上に半導体チップ１２０を固定し、ワイヤＷで多層配線板１１０と電気的に接続する。さらに、封止層１４０で半導体チップ１２０を封止し、保護層１５０で多層配線板１１０の下面を保護する。
以上のようにして、フィードバック素子たる受動部品１３０（例えば、調整用の抵抗素子）を内蔵する電子部品１００が形成される。
（第２の実施形態）
図１３は、本発明の第２の実施形態における電子部品２００を示す断面図であり、図１４は、図１３に示す電子部品２００の、受動部品２３０近傍を示す平面図である。
電子部品２００は、第１の実施形態の電子部品１００と同様に、配線板２１０、半導体チップ２２０、受動部品２３０、封止層２４０、及び保護層２５０を有している。
多層配線板２１０は、絶縁層２１１〜２１５及び配線層Ｌ２１〜Ｌ２６を有する。配線層Ｌ２１〜Ｌ２６は、下方から上方に向けて順次に配置されており、それぞれが絶縁層２１１〜２１５によって電気的に絶縁されている。なお、絶縁層２１１〜２１５は、樹脂等の絶縁材料で構成される層である。また、配線層Ｌ２１〜Ｌ２６は、金属等の導電性材料のパターンで構成される配線を有する層である。配線層Ｌ２１〜Ｌ２６間は、導電性バンプ等の層間接続部Ｂ２１〜Ｂ２５で電気的に接続されている。
本実施形態において、例えば半導体チップ２２０は、シリコン等の半導体のチップから構成され、増幅器（例えば、ＯＰアンプ）を構成する。また、半導体チップ２２０の上面左端には入力端２２１が設けられており、半導体チップ２２０の上面右端には出力端２２２が設けられている。半導体チップ２２０は、入力端２２１に入力された信号を増幅し、出力端２２２に出力する。なお、入力端２２１及び出力端２２２は、それぞれワイヤＷにより多層配線板２１０の配線層Ｌ２１内の配線に接続されている。
本実施形態においては、受動部品２３０が多層配線板２１０の内部であって、半導体チップ２２０の直下において対向するようにして設けられている。受動部品２３０の第１の端子２３１及び第２の端子２３２は、それぞれ配線層Ｌ２２にはんだ等で接続される。この結果、受動部品２３０の第１の端子２３１及び第２の端子２３２は、それぞれ配線層Ｌ２２、層間接続部Ｂ２１、配線層Ｌ２１、ワイヤＷを経由して、半導体チップ２２０の入力端２２１、出力端２２２に接続され、フィードバック回路を構成する。
受動部品２３０は、帰還（フィードバック）素子であって、例えばインダクタ、キャパシタ、抵抗器等を構成するチップ部品である。
封止層２４０は、半導体チップ２２０を封止し、外界から保護するための、例えば、樹脂の層である。
保護層２５０は、配線層Ｌ２６を外界から保護するための、例えば、レジスト層である。保護層２５０には開口が形成され、外部回路及び外部素子と電気的に接続するための図示しない金属端子が形成されている。
図１３及び図１４に示すように、受動部品２３０の第１の端子２３１及び第２の端子２３２に、多層配線板２１０を構成する導電性部材である配線層Ｌ２２の配線Ｌ２２ａ、Ｌ２２ｂが接続され、層間接続部Ｂ２３が近接して配置されている。また、第１の端子２３１及び第２の端子２３２間の距離Ｄ２に比較して、第１の端子２３１及び第２の端子２３２と層間接続部Ｂ２３との距離Ｄ３を小さくしている。
この結果、受動部品２３０の第１の端子２３１及び第２の端子２３２から発生するＡＣノイズは層間接続部Ｂ２３で吸収されるようになる。したがって、このＡＣノイズが半導体チップ２２０に重畳するのを防止することができるので、半導体チップ２２０の入力端２２１及び出力端２２２の電気的分離を行うことができるようになる。その結果、半導体チップ２２０の共振を防止し、所望の出力信号を得ることができるとともに、半導体チップ２２０の破壊を防止することができる。
また、層間接続部Ｂ２３はグランドに接続することができる。この場合、上述したＡＣノイズは多層配線板、すなわち電子部品の外部に放出されるので、ＡＣノイズの半導体チップ２２０に対する重畳をより効果的に抑制することができ、半導体チップ２２０の入力端２２１及び出力端２２２の電気的分離をより確実に行うことができる。
なお、本実施形態においては、受動素子２３０の第１の端子２３１及び第２の端子２３２のそれぞれに対して層間接続部Ｂ２３を距離Ｄ３によって近接配置しているが、いずれか一方の層間接続部Ｂ２３を、第１の端子１３１又は第２の端子１３２に対して距離Ｄ３によって近接配置すれば、上述した作用効果を奏することができる。但し、本実施形態に示すように、第１の端子１３１及び第２の端子１３２のそれぞれに対して層間接続部Ｂ２３を距離Ｄ３によって近接配置すれば、上述した作用効果をより効果的に奏することができるようになる。
また、本実施形態では、受動部品２３０が多層配線板２１０の内部かつ半導体チップ２２０の直下において対向するようにして配置されている。したがって、受動部品２３０は、その下方に位置する配線層Ｌ２３〜Ｌ２６及びその上方に位置する半導体チップ２２０によってシールドされ、外部ノイズの流入を低減することができる。また、受動部品２３０が半導体チップ２２０の直下に配置されることで、受動部品２３０と半導体チップ２２０間の配線長が低減されるので、受動部品２３０に対する外部ノイズの影響をさらに低減することができる。
（第３の実施形態）
図１５は本発明の第３の実施形態における電子部品３００を表す断面図である。電子部品３００は、多層配線板３１０、半導体チップ３２０、受動部品３３０ａ〜３３０ｄ、保護層３５０ａ、３５０ｂを有する。
多層配線板３１０は、絶縁層３１１〜３１５及び配線層Ｌ３１〜Ｌ３６を有する。配線層Ｌ３１〜Ｌ３６は、下方から上方に向けて順次に配置されており、それぞれが絶縁層３１１〜３１５によって電気的に絶縁されている。なお、絶縁層３１１〜３１５は、樹脂等の絶縁材料で構成される層である。また、配線層Ｌ３１〜Ｌ３６は、金属等の導電性材料のパターンで構成される配線を有する層である。配線層Ｌ３１〜Ｌ３６間は、導電性バンプ等の層間接続部Ｂ３１〜Ｂ３５で電気的に接続されている。
半導体チップ３２０は、シリコン等の半導体のチップから構成され、受動部品３３０ａ、３３０ｂと共に、多層配線板３１０の内部に配置される。半導体チップ３２０として、例えば、ＣＳＰ（Chip Size Package）を用いることができる。すなわち、半導体チップ自体と同程度のサイズで実現された超小型のパッケージを半導体チップ３２０として利用できる。
なお、多層配線板３１０の主面上に別の半導体チップを配置し、樹脂等で封止してもよい。すなわち、多層配線板３１０の主面上及び内部の双方に半導体チップを配置することができる。
本実施形態において、例えば半導体チップ３２０は、シリコン等の半導体のチップから構成され、増幅器（例えば、ＯＰアンプ）を構成する。また、半導体チップ３２０の上面左端には入力端３２１が設けられており、半導体チップ３２０の上面右端には出力端３２２が設けられている。入力端３２１、出力端３２２は、それぞれ配線層Ｌ３２に対してはんだ等で接続される。半導体チップ３２０は、入力端３２１に入力された信号を増幅し、出力端３２２に出力する。
受動部品３３０ａ〜３３０ｄは、インダクタ、キャパシタ、抵抗器等を構成するチップ部品である。受動部品３３０ａ、３３０ｂは、多層配線板３１０の内部に半導体チップ３２０と並んで配置され、配線層Ｌ３２内の配線にはんだ等で接続される。この内、受動部品３３０ｂは、断面より後方に配置されていることから、破線で表されている。受動部品３３０ｃ、３３０ｄは、多層配線板３１０の主面上に配置され、配線層Ｌ３１にはんだ等で接続される。
受動部品３３０ａ〜３３０ｄが総て抵抗であるとすると、半導体チップ３２０と受動部品３３０ａ〜３３０ｄとは、図１６に示すフィードバック回路と等価な回路を構成することになる。
保護層３５０ａ、３５０ｂには開口が形成され、外部回路及び外部素子と電気的に接続するための図示しない金属端子が形成されている。
図１５に示すように、受動部品３３０ａの第１の端子３３１ａ及び第２の端子３３２ａ、並びに受動部品３３０ｂの図示しない端子が、多層配線板３１０を構成する導電性部材である配線層Ｌ３２が接続され、これら端子に対して配線層Ｌ３５の配線Ｌ３５ａが近接して配置されている。また、受動部品３３０ａの第１の端子３３１ａ及び第２の端子１３２間の距離Ｄ２、並びに受動部品３３０ｂの図示しない端子間の距離に比較して、これら端子と配線Ｌ３５ａとの距離Ｄ４を小さくしている。
この結果、受動部品３３０ａの第１の端子３３１ａ及び第２の端子３３２ｂから発生するＡＣノイズ、並びに受動部品３３０ｂの図示しない端子から発生するＡＣノイズは配線Ｌ３５ａで吸収されるようになる。したがって、このＡＣノイズが半導体チップ３２０に重畳するのを防止することができるので、半導体チップ３２０の入力端３２１及び出力端３２２の電気的分離を行うことができるようになる。その結果、半導体チップ３２０の共振を防止し、所望の出力信号を得ることができるとともに、半導体チップ３２０の破壊を防止することができる。
また、配線Ｌ３５ａはグランドに接続することができる。この場合、上述したＡＣノイズは多層配線板３１０、すなわち電子部品３００の外部に放出されるので、ＡＣノイズの半導体チップ３２０に対する重畳をより効果的に抑制することができ、半導体チップ３２０の入力端３２１及び出力端３２２の電気的分離をより確実に行うことができる。
また、本実施形態では、受動部品３３０ａ及び３３０ｂが多層配線板３１０の内部に配置されている。したがって、これら受動部品３３０ａ及び３３０ｂは、多層配線板３１０の配線層Ｌ３１〜Ｌ３６によってシールドされ、外部ノイズの流入を低減することができる。
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
１００，２００，３００ 電子部品
１１０，２１０，３１０ 多層配線板
１１１〜１１５，２１１〜２１５，３１１〜３１５ 絶縁層
Ｌ１〜Ｌ６、Ｌ２１〜Ｌ２５，Ｌ３１〜Ｌ３５ 配線層
Ｌ２ａ，Ｌ２ｂ，Ｌ４ａ，Ｌ４ｂ，Ｌ２２ａ，Ｌ２２ｂ，Ｌ３５ａ
１２０，２２０，３３０ 半導体チップ
１２１，２２１，３２１ 入力端
１２２，２２２，３２２ 出力端
１３０，２３０，３３０ａ〜３３０ｄ 受動部品
１３１，２３１，３３１ａ 第１の端子
１３２，２３２，３３２ａ 第２の端子
１４０，２４０，３５０ 封止層
１５０，２５０，３５０ａ，３５０ｂ 保護層

Claims (8)

  1. 多層配線板と、
    前記多層配線板の主面上又は内部に配置される半導体チップと、
    前記多層配線板の内部に配置され、前記半導体チップの入力端及び出力端にそれぞれ接続される第１の端子及び第２の端子を有する受動部品とを具え、
    前記多層配線板を構成する導電性部材が、その前記第１の端子及び前記第２の端子の少なくとも一方からの距離が、前記第１の端子及び第２の端子間の距離よりも小さくなるような位置に配置されてなることを特徴とする、電子部品。
  2. 前記多層配線板を構成する導電性部材は、前記第１の端子及び前記第２の端子からの距離が、前記第１の端子及び第２の端子間の距離よりも小さくなるような位置に配置されてなることを特徴とする、請求項１に記載の電子部品。
  3. 前記導電性部材は、グランドに接続されていることを特徴とする、請求項１又は２に記載の電子部品。
  4. 前記導電性部材は、前記多層配線板を構成する配線層であることを特徴とする、請求項１〜３のいずれか一に記載の電子部品。
  5. 前記導電性部材は、前記多層配線板を構成する層間接続部であることを特徴とする、請求項１〜３のいずれか一に記載の電子部品。
  6. 前記受動部品と前記半導体チップとは、相対向して配置されていることを特徴とする、請求項１〜５のいずれか一に記載の電子部品。
  7. 前記受動部品が、前記半導体チップに対する帰還素子であることを特徴とする、請求項１〜６のいずれか一に記載の電子部品。
  8. 前記受動部品は、インダクタ、キャパシタ、及び抵抗器から選ばれる少なくとも１つである ことを特徴とする請求項１〜７のいずれか一に記載の電子部品。
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