JP5128947B2 - アモルファスシリコン薄膜トランジスタ及びその製作方法 - Google Patents
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Description
本発明は、概括的には、アクティブマトリクス液晶ディスプレイ及びその様なディスプレイを製作する方法に関する。より具体的には、本発明は、アクティブマトリクス液晶ディスプレイに使用されるアモルファスシリコン薄膜トランジスタに関する。
液晶ディスプレイは、移動電話及び他の携帯電子装置、ラップトップ及びデスクトップコンピュータ、ビデオカメラ、大画面テレビ、のディスプレイを提供するのに頻繁に使用されているだけでなく、他にも、航空機操縦室ディスプレイの様な用途にも需要がある。液晶ディスプレイは、高画質を実現できる小型、頑丈、軽量、且つ電力効率の高い装置を提供することができる。また、液晶ディスプレイの一つの型式であるアクティブマトリクス液晶ディスプレイは、反応速度が早く残像を最小化したディスプレイを提供して、デジタルテレビにうまく適合させている。
液晶アクティブマトリスクディスプレイでは、発光表示画素は、各表示画素に関係付けられた薄膜トランジスタを選択的に活性化することにより、独立して駆動される。従来のアクティブマトリクス液晶ディスプレイ構造１０の概略図を図１に示している。ディスプレイ構造１０は、ゲートドライバ回路１６に接続されているゲートバスライン１２と、データドライバ回路１８に接続されているデータバスライン１４を含んでいる。薄膜トランジスタ２０は、ゲートバスライン１２とデータバスライン１４の各交差部に形成されており、それぞれ特定の表示画素に作動的に関係付けられている。この構造では、薄膜トランジスタ２０のゲート電極はゲートバスライン１２に接続され、ソース電極はデータバスライン１４に接続され、ドレインは画素電極２２に接続されている。各画素電極には、マトリスクの特定の発光表示画素が関係付けられている。関係付けられているゲートバスライン１２を通して、薄膜トランジスタ２０のゲート電極に電圧が印加されると、薄膜トランジスタ２０は、オンになり、画素電極２２に、データバスライン１４を通してデータドライバ回路１８から入力信号電圧を与える。その結果、液晶の構成が変化して、表示画素により発せられる光の量が調整される。
アクティブマトリクス液表ディスプレイの薄膜トランジスタは、通常、半導体材料、大抵は多結晶シリコン又はアモルファスシリコン、を含んでいる。アモルファスシリコンから製作されているトランジスタは、大抵、バックチャネルエッチング式構造又はチャネル不活性化構造で形成されている。従来のバックチャネルエッチング式薄膜トランジスタ２４の断面図を図２に示している。一般に、トランジスタ２４は、薄膜積層構造を備えており、ガラス基板２６上に形成されていて、ゲート電極２８、ゲート誘電層３０、アモルファスシリコン層３２、ソース接点領域３４、ドレイン接点領域３６、チャネル領域３８、及び不活性化層４０、を含んでいる。ソース接点領域３４とドレイン接点領域３６は、それぞれ接触強化層４２と４４を含んでいるが、これについては後で更に詳しく説明する。
薄膜トランジスタの様な半導体装置は、通常、事前に決められた一組のデザインルールに基づいて設計され製造される。一般に、特定の一組のデザインルールは、装置の設計者が、標準化された製造プロセスを提供するために従うのに同意する或る種の装置パラメータを特定している。例えば、典型的な一組のデザインルールは、許容される最小造形寸法、許容される最小造形間隔、及び許容される異なる層上の造形の最小重なり量、その他、の様なパラメータを特定している。この様な最小デザインルールを決めるのに使用される一つの因子は、フォトリソグラフィーの様なパターン形成技術に関する最小加工可能造形寸法により定義される。
バックチャネルエッチング式構造の一つの好都合な特徴は、この構造が、比較的短いチャネル長のトランジスタを提供できることである。この方法によれば、構造は、事前に決められた一組のデザインルールに基づいて、許容される最小造形寸法を有するチャネル長で作ることができる。図２では、トランジスタ２４のチャネル長は、符号４６で示されており、少なくとも部分的には、接触強化層４２と接触強化層４４の両縁部で画定されている。十分なオン電流を有するトランジスタが比較的小さな装置面積内に形成できることから、短いチャネル長が望ましい。しかしながら、この型式の構造は製作が難しい。一般には、ソースとドレインの接点領域３４と３６用の接点材料を、アモルファスシリコン層の表面上に形成された接触強化層を覆う薄膜として堆積させた後、パターン形成及びエッチングを施して、ソースとドレインの接点領域３４と３６を形成する。このエッチング段階には、接触強化層がチャネルを画定できる程度に除去され、アモルファスシリコン層がエッチング処理によって過度に薄くなることのないように、正確な制御が求められる。通常、これは、必要な厚さよりも厚いアモルファスシリコン層で処理を開始することにより行われる。しかしながら、実際に必要な厚さよりも厚いアモルファスシリコン層は、光感受性を高め、装置のオン電流を低くしてしまうことで、装置の性能に悪影響を及ぼす。更には、その様なエッチング処理は、一般に、堆積処理よりも制御が更に難しいので、十分な許容誤差内で性能仕様を満たす装置を形成するのは困難である。
チャネル不活性化構造については、従来のチャネル不活性化薄膜トランジスタ構造４８の断面図を図３に示している。バックチャネルエッチング式トランジスタ２４と同様に、典型的なトランジスタ４８は、薄膜積層構造を備えており、ガラス基板５０上に形成されている。トランジスタ４８は、ゲート電極５２、ゲート誘電層５４、アモルファスシリコン層５６、エッチング停止層５８、ソース接点領域６０、ドレイン接点領域６２、チャネル領域６４、及びキャップ層６６、を含んでいる。ソース接点領域６０とドレイン接点領域６２は、大抵は、それぞれ接触強化層６８と７０を含んでいるが、これについては下で更に詳しく説明する。
この構造の一つの利点は、バックチャネルエッチング式構造とは違って、アモルファスシリコン層５６の厚さが、装置の性能に合わせて最適化できることである。即ち、チャネル不活性化構造では、ソースとドレインの接点領域６８と７０は、領域７２をエッチングすることにより画定され、エッチング停止層５８を使用して、領域７２のエッチング時にアモルファスシリコン層５６が不本意に薄くなることを防止している。言い換えると、アモルファスシリコン層５６の厚さは、制御された堆積処理のみによって制御され、エッチング処理によって変化することはない。しかしながら、チャネル不活性化構造の最小チャネル長は、必然的に、バックチャネルエッチング式構造で得られるチャネル長よりも長くなってしまう。具体的には、領域７２は、デザインルールで定義されている最小装置ジオメトリ寸法７４を有するように設計される造形である。この構造では、エッチング停止層５８の長さは、フォトリソグラフィー位置決め許容誤差に配慮するため、領域７２の長さよりも長くする必要がある。故に、チャネル長７６は、接触強化層６８と接触強化層７０の縁部の間の距離としてではなく、エッチング停止層５８の長さによって画定される。この型式の装置では、チャネル長が長いと、結果的に、液晶ディスプレイの特定の画素駆動電流用のトランジスタ寸法が大きくなり、画素口径比と輝度も低下することになる。
従来技術によるバックチャネルエッチング式構造とチャネル不活性化構造では、ソースとドレインの接点領域に接触強化層を使用している。これら接触強化層を使用すると、トランジスタの閾値電圧を、接触強化層無しの場合の１５ボルト以上から、接触強化層有りの場合の５ボルト未満まで下げることができる。また、閾値下電圧勾配も増すので、低下した閾値電圧と相まって、液晶表示画素の充電が効率的になる。
接触強化層は、通常、プラズマ化学気相蒸着により形成される、高ドープｎ−型アモルファスシリコンを備えている。この工程では、シリコンを供給するのにシランガスが使用され、ｎ−型ドーパントとしてのリンを提供するのにホスフィンが使用される。これらのガスは、両方とも取り扱いが難しい。特に、ホスフィンガスは、複雑且つ高価なガス取り扱い技法及びシステムを必要とする。更には、典型的なトランジスタは、固有のアモルファスシリコンとドープされたアモルファスシリコンの両方を含んでいることから、ドーパント種が固有のアモルファスシリコンに導入されるのを防ぐために、上記材料それぞれに別々の堆積システムが必要になる。
而して、本発明の或る態様は、バックチャネルエッチング式構造とチャネル不活性化構造の好都合な特徴を同一の薄膜トランジスタ構造に設けることのできる、アモルファスシリコン薄膜トランジスタと、その様なトランジスタを製作する方法を提供している。具体的には、本発明は、チャネル長が、事前に決められた一組の半導体製造デザインルールに準拠する最小造形寸法を有するように形成された、チャネル不活性化構造に基づく構造を有するトランジスタを提供している。従って、アモルファスシリコン層の厚さとチャネル長の両方を、同じ装置で最適化することができる。しかしながら、チャネル長は、特定のトランジスタに対する所望の性能仕様の様な、どの様な所望の因子に基づく長さであってもよいことを指摘しておく。本発明の別の態様では、ホスフィンガスを使用せずに低閾値電圧を提供できる接触強化層を備えている薄膜トランジスタ構造が提供されている。
更に具体的には、本発明の或る態様は、アクティブマトリクス液晶ディスプレイのアモルファスシリコン薄膜トランジスタを製作する方法を提供している。而して、本発明の或る態様では、アクティブマトリクス液晶ディスプレイのチャネル不活性化アモルファスシリコン薄膜トランジスタを製作する方法が提供されている。この方法の初期段階は、例えば、ガラス基板の様な基板上にトランジスタ本体を形成する段階を含んでいる。トランジスタ本体は、ゲート電極とアモルファスシリコン層の間に挟まれたゲート誘電層を備えている薄膜構造を備えているのが望ましい。薄膜誘電層は、アモルファスシリコン層上に形成されるのが望ましい。ソース接点領域は、薄膜誘電層に第１開口部を設けてアモルファスシリコン層の第１部分を露出させることにより形成されるのが望ましい。次いで、ソース接点材料が薄膜誘電層の第１開口部内に設けられて、アモルファスシリコン層の第１部分とのソース接点が形成される。また、ドレイン接点領域は、薄膜誘電層に第２開口部を設けてアモルファスシリコン層の第２部分を露出させることにより形成されるのが望ましい。次いで、ドレイン接点材料が薄膜誘電層の第２開口部内に設けられて、アモルファスシリコン層の第２部分とのドレイン接点が形成される。この様な構造では、ソース接点材料の縁部は、薄膜トランジスタのチャネル領域のチャネル長を画定する事前に決められた距離だけ、ドレイン接点材料の縁部から離間している。
本発明の別の態様では、事前に決められた造形寸法を有するチャネル不活性化アモルファスシリコン薄膜トランジスタを製作する方法が提供されている。この様なトランジスタは、本発明によるアクティブマトリクス液晶ディスプレイに使用することができる。この方法の開始段階は、例えば、ガラス基板の様な基板上にトランジスタ本体を形成する段階を含んでいる。トランジスタ本体は、ゲート電極とアモルファスシリコン層の間に挟まれたゲート誘電層を備えている薄膜構造を備えているのが望ましい。不活性化層は、その長さが事前に決められた造形寸法によって画定されるように、アモルファスシリコン層上に形成されるのが望ましい。例えば、事前に決められた一組の半導体加工デザインルールによる最小造形寸法が使用される。更に、ソース接点領域とドレイン接点領域は、不活性化層が、ソース接点領域とドレイン接点領域の間に、不活性化層の長さが薄膜トランジスタのチャネル長さを画定するように、配置さるよう形成されるのが望ましい。
本発明の更に別の態様では、アクティブマトリクス液晶ディスプレイに使用される接触強化層を含んでいるアモルファスシリコン薄膜トランジスタを製作する方法が提供されている。この方法は、概括的には、基板上にトランジスタ本体を形成する段階と、接触強化層を形成する段階と、ソース及びドレイン接点領域を形成する段階と、チャネル領域を形成する段階と、を含んでいる。トランジスタ本体は、ゲート電極と半導体層の間に挟まれたゲート誘電層を含んでいる薄膜構造を備えているのが望ましい。本発明によれば、接触強化層を形成する段階は、半導体層の少なくとも一部の上にイッテルビウム薄膜を堆積させる段階を含んでいるのが望ましい。ソース接点領域とドレイン接点領域は、ソース接点領域とドレイン接点領域の少なくとも一方が、イッテルビウム薄膜の少なくとも一部を含んでいる接触強化部分を備えているように形成されるのが望ましい。
本発明は、別の態様では、アモルファスシリコントランジスタ構造も提供している。而して、本発明の別の態様では、アクティブマトリクス液晶ディスプレイのチャネル不活性化アモルファスシリコン薄膜トランジスタが提供されている。この薄膜トランジスタは、基板上に形成された本体を含んでいるのが望ましい。トランジスタ本体は、ゲート電極とアモルファスシリコン層の間に挟まれたゲート誘電層を備えている薄膜構造を含んでいるのが望ましい。薄膜誘電層は、アモルファスシリコン層の上に形成されているのが望ましい。トランジスタは、更に、薄膜誘電層内の第１開口部と、薄膜誘電層内の第１開口部内のアモルファスシリコン層の第１部分と接触しているソース接点材料と、を備えているソース接点領域を含んでいるのが望ましい。また、トランジスタは、薄膜誘電薄膜誘電層内の第２開口部と、薄膜誘電層内の第２開口部内のアモルファスシリコン層の第２部分と接触しているドレイン接点材料と、を備えているドレイン接点領域を含んでいるのが望ましい。本発明の或る態様によれば、ソース接点材料の縁部は、薄膜トランジスタのチャネル領域のチャネル長を画定する事前に決められた距離だけ、ドレイン接点材料の縁部から離間しているのが望ましい。
本発明の更に別の態様では、アクティブマトリクス液晶ディスプレイに使用される、接触強化層を含んでいるアモルファスシリコン薄膜トランジスタが提供されている。このトランジスタは、基板上に形成されたトランジスタ本体を含んでいるのが望ましい。トランジスタ本体は、ゲート電極とアモルファスシリコン層の間に挟まれたゲート誘電層を備えている薄膜構造を備えているのが望ましい。このトランジスタは、更に、ソース接点領域とドレイン接点領域も含んでおり、ソース接点領域とドレイン接点領域の少なくとも一方は、イッテルビウム薄膜を含んでいる接触強化部分を備えているのが望ましい。
更に、本発明の別の態様は、液晶表示装置を提供している。従って、本発明の別の態様では、液晶表示装置が提供されている。液晶表示装置は、少なくとも１つの画素区域を備えているのが望ましい。画素区域は、ゲートラインとデータラインによりアドレス指定される画素電極を含んでいるのが望ましい。薄膜トランジスタは、画素区域に形成されるのが望ましい。薄膜トランジスタは、ゲートラインからゲート信号を受信するためにゲートラインに接続されたゲート電極を含んでいるのが望ましい。ゲート誘電層は、ゲート電極上に形成されているのが望ましい。アモルファスシリコン層は、ゲート誘電層上に形成され、ゲート信号により活性化できるようになっているのが望ましい。ソース接点は、アモルファスシリコン層上に形成され、データラインからデータ信号を受信するためにデータラインに接続できるようになっているのが望ましい。ドレイン接点は、アモルファスシリコン層上に形成され、画素電極に接続できるようになっているのが望ましい。本発明の或る態様によれば、ソース接点とドレイン接点の内の少なくとも一方は、薄膜イッテルビウム接触強化層を備えているのが望ましい。
本発明の更に別の態様では、液晶表示装置が提供されている。液晶表示装置は、少なくとも１つの画素区域を備えているのが望ましい。画素区域は、ゲートラインとデータラインによりアドレス指定される画素電極を含んでいるのが望ましい。薄膜トランジスタは、画素区域に形成されるていのが望ましい。薄膜トランジスタは、ゲートラインからゲート信号を受信するためにゲートラインに接続されたゲート電極を含んでいるのが望ましい。ゲート誘電層は、ゲート電極上に形成されているのが望ましい。アモルファスシリコン層は、ゲート誘電層上に形成され、ゲート信号により活性化されるようになっているのが望ましい。薄膜誘電層は、アモルファスシリコン層上に形成されているのが望ましい。トランジスタは、更に、薄膜誘電層内の第１開口部と、薄膜誘電層内の第１開口部内のアモルファスシリコン層の第１部分と接触しているソース接点材料と、を備えているソース接点領域を含んでいるのが望ましい。また、トランジスタは、薄膜誘電層内の第２開口部と、薄膜誘電層内の第２開口部内のアモルファスシリコン層の第２部分と接触しているドレイン接点材料と、を備えているドレイン接点領域を含んでいるのが望ましい。本発明の或る態様によれば、ソース接点材料の縁部は、薄膜トランジスタのチャネル領域のチャネル長を画定する事前に決められた距離だけ、ドレイン接点材料の縁部から離間しているのが望ましい。
本発明の上記及びこの他の特徴、態様、及び利点は、以下の説明、特許請求の範囲、並びに添付図面を参照することにより、更に理解が深まるであろう。
図４は、本発明によるチャネル不活性化アモルファスシリコン薄膜トランジスタ１００の或る代表的な実施形態を断面図で示している。トランジスタ１００は、図１に示すアクティブマトリクス液晶ディスプレイ１０のトランジスタ２０の様な、アクティブマトリクス液晶ディスプレイのトランジスタとして使用することができる。背景技術の節で詳しく説明したように、この様なディスプレイは、ディスプレイの各画素を制御するためにそれら各画素に関係付けられた薄膜トランジスタ２０のアレイを利用している。しかしながら、トランジスタ１００は、例えば、有機発光ディスプレイや電気泳動ディスプレイの様な他のアクティブマトリクス表示装置に使用してもよい。トランジスタ１００は、シリコン集積回路、素子、及び類似物の様な他のどの様な電気回路及び構成要素にでも使用することができる。
図４は、本発明によるチャネル不活性化アモルファスシリコン薄膜トランジスタ１００の或る代表的な実施形態を断面図で示している。トランジスタ１００は、図１に示すアクティブマトリクス液晶ディスプレイ１０のトランジスタ２０の様な、アクティブマトリクス液晶ディスプレイのトランジスタとして使用することができる。背景技術の節で詳しく説明したように、この様なディスプレイは、ディスプレイの各画素を制御するためにそれら各画素に関係付けられた薄膜トランジスタ２０のアレイを利用している。しかしながら、トランジスタ１００は、例えば、有機発光ディスプレイや電気泳動ディスプレイの様な他のアクティブマトリクス表示装置に使用してもよい。トランジスタ１００は、シリコン集積回路、素子、及び類似物の様な他のどの様な電気回路及び構成要素にでも使用することができる。
図示のように、トランジスタ１００は、望ましくはガラスである基板１０２上に形成され、薄膜積層構造を備えている。既知の又は将来開発されるあらゆる適した基板材料を使用することができる。トランジスタ１００は、ゲート電極１０４、ゲート誘電層１０６、アモルファスシリコン層１０８、ソース接点１１０、及びドレイン接点１１２、を含んでいるのが望ましい。ソース接点１１０は、接触強化層１１４とソース電極１１６を含んでいるのが望ましい。ドレイン接点１１２も、接触強化層１１８とドレイン電極１２０を含んでいるのが望ましい。トランジスタ１００は、更に、接触強化層１１４と１１８、及び下で説明するチャネル長１２４を画定するために使用される、薄膜誘電層１１２を含んでいるのが望ましい。この他にも、トランジスタ１００は、不活性化又は保護を目的として使用することのできる、図示のキャップ層１２６を含んでいるのが望ましい。
詳しくは下で説明するが、トランジスタ１００は、チャネル長１２４が事前に決められた造形寸法を有するように形成されるのが望ましい。チャネル長１２４は、任意の所望の装置性能パラメータの様な因子に基づいていてもよい。即ち、トランジスタ１００は、どの様な所望の性能仕様に従って製作することもできる。本発明の或る態様では、チャネル長１２４を画定するのに、事前に決められた一組の半導体製造デザインルールの最小造形寸法を使用することができる。
本発明による方法は、従来技術によるバックエッチング法で行われているようにアモルファスシリコン層１０８をエッチングする必要無しに、チャネル長１２４を画定するのに使用でき好都合である。即ち、アモルファスシリコン層１０８は、最適化された装置性能にとって望ましい厚さ（いくらでもよいが与えられている）で形成することができ、後でチャネル長を画定する際にアモルファスシリコン層１０８をエッチングするのに備えて厚めにしておく必要はない。この様なエッチングは、制御が難しく、アモルファスシリコン層を最適化された厚さにするのは難しい。而して、本発明によれば、妥協無しにアモルファスシリコン層１０８の厚さを最適化することができる。更には、チャネル長１２４は、事前に決められた一組の半導体製造デザインルールに基づく最小造形寸法の様な、事前に決められた寸法を有するように画定することができ、これについては下で更に詳しく説明する。
図４に示している薄膜トランジスタ１００の様な本発明による薄膜トランジスタは、以下に説明するように製作される。従来の相補型金属酸化膜半導体（ＣＭＯＳ）処理技法を使用するのが望ましいが、適していればどの様な薄膜処理技法を使用してもよい。図５から図９を参照しながら、薄膜トランジスタ１００を製作する或る代表的な方法をこれより図示及び説明する。代表的な工程をトランジスタ１００に関連付けて説明するが、トランジスタ１００と同様の複数のトランジスタを、図１に示しアクティブマトリクス液晶ディスプレイ１０の様な本発明によるアクティブマトリクスディスプレイを製作するため同一基板上に一括して形成してもよい。即ち、トランジスタ１００は、トランジスタ２０として使用することもできる。
図５は、ゲート電極１０４、ゲート誘電層１０６、及びアモルファスシリコン層１０８が基板１０２上に形成されている状態を示している。基板１０２は、アクティブマトリクス液晶ディスプレイを製作するのに適したガラスを備えているのが望ましいが、どの様な材料を使用してもよい。例えば、基板１０２は、水晶、サファイヤ、又はセラミック材料構成されていてもよい。ゲート電極１０４は、適した電極材料を真空蒸着させて形成するのが望ましい。また、ゲート電極１０４は、金属又は類似物の様な導体で構成されているのが望ましい。例えば、ゲート電極１０４にはニッケルクロムを使用してもよい。ゲート電極１０４は、フォトリソグラフィー及びウェットエッチングの様な従来から知られている適した技法で、パターン形成及びエッチングされるのが望ましい。トランジスタ１００を、図１に示している液晶ディスプレイ１０の様な液晶ディスプレイに使用する場合は、ゲート電極１０４は、同じパターン形成工程の一部としてゲートバスライン１２を含むようにパターン形成される。
ゲート電極１０４が形成された後、ゲート誘電層１０６を、パターン形成されたゲート電極１０４の表面上に堆積させるのが望ましい。従来の又は開発されたどの様な堆積工程を使用してもよく、誘電層１０６は、例えば、シリコンの酸化物又は窒化物の様などの様な適した誘電材料を含んでいてもよい。次いで、アモルファスシリコン層１０８を、ゲート誘電体１０６の表面上に、適した堆積工程で堆積させるのが望ましい。例えば、プラズマ化学気相蒸着法を使用してもよい。ゲート誘電層１０６とアモルファスシリコン層１０８は、従来から既知であるように、２つの別々の工程によって互いに独立して堆積させてもよいし、単一の堆積工程の一部として連続して堆積させてもよい。また、トランジスタ１００の具体的な設計次第で、ゲート誘電層１０６及び／又はアモルファスシリコン層１０８は、どの様なものであれ所望の装置ジオメトリを画定するためにパターン形成及びエッチングすることができる。図示のように、アモルファスシリコン層１０８は、従来のパターン形成及びエッチングで行えるように、ゲート電極１０４と整列したアモルファスシリコンアイランドとして設けられるのが望ましい。薄膜トランジスタのアクティブ部分に適していればどの様なアモルファスシリコン材料を使用してもよく、どの様なものであれ所望の電気的特性を与えるためにどの様なやり方でドーピングを施してもよい。また、多結晶シリコンをトランジスタ１００のアクティブ部分として使用することも考えられる。而して、高い処理温度に対処できる適切な処理技法と基板材料を使用するのが望ましい。
次に、薄膜誘電層１２２を、ゲート誘電体１０６とパターン形成されたアモルファスシリコン層１０８の上に堆積させるのが望ましい。薄膜誘電層１２２は、上にフォトレジスト層１２８がパターン形成され、エッチングされて、図６に示すようにソースビア１３０とドレインビア１３２が形成されるのが望ましい。例えば、どの様なものであれ従来から既知の又は将来開発されるフォトリソグラフィー処理技法を、どの様なものであれ所望の従来から既知の又は将来開発されるエッチング技法と共に使用してもよい。しかしながら、薄膜誘電層１２２のどの様な開口部を使用して、アモルファスシリコン層１０８との接点を形成するための同層へのアクセスを提供してもよい。而して、薄膜誘電層１２２の一部１３４は、ソースビア１３０とドレインビア１３２の間に設けられる。本発明によれば、薄膜誘電層１２２のこの部分１３４の長さ１３６は、チャネル長１２４を画定するのが望ましく、これについては下で更に詳しく説明する。従って、本発明の或る態様では、薄膜誘電層１２２のこの部分１３４の長さは、特定の一組のデザインルールで許容される最小造形寸法で作ることができる。しかしながら、薄膜誘電層１２２のこの部分１３４は、本発明による薄膜トランジスタを形成するのに望ましいどの様な長さを有していてもよい。図示のように、ソースビア１３０の形成によって、アモルファスシリコン層１０８の一部１３７が露出するのが望ましく、ドレインビア１３２の形成によって、アモルファスシリコン層１０８の一部１３８が露出するのが望ましい。
本発明の別の態様では、接触強化層１１４と１１８は、例えば、閾値電圧を下げて閾値下勾配を大きくすることによって、装置性能を改善するために設けられている。しかしながら、接触強化層１１４と１１８は必須ではなく、ソース接点１１０とドレイン接点１１２を提供するのにどの様な接点構造を使用してもよいことを指摘しておく。例えば、リンを強く（５ｘ１０１７／ｃｍ３から２ｘ１０１８／ｃｍ３の範囲で）ドープしたアモルファスシリコン層を、接触強化層として使用してもよい。本発明によれば、接触強化層１１４と１１８の少なくとも一方はイッテルビウムを含んでいるのが望ましい。接触強化層１１４と１１８は共にイッテルビウムを含んでいるのがより望ましい。例えば、下で更に詳しく説明するように、接触強化層１１４と１１８は、堆積させたイッテルビウム薄膜層を備えている。
本発明によれば、アモルファスシリコンとの信頼性の高いオーム接点を形成するためにイッテルビウムが使用されている。イッテルビウムを含んでいる接触強化層を使用することにより、２ボルトという低い閾値電圧を有する薄膜トランジスタを提供することができる。更には、イッテルビウムを含んでいる接触強化層は、強化モードｎ−チャネルアモルファスシリコン薄膜トランジスタの正孔ブロッキング層として好都合に機能する。即ち、イッテルビウムを含んでいる接触強化層は、薄膜トランジスタのｐ−チャネル動作を抑制して、装置のオフ電流を減少させる働きをし、その結果漏洩電流レベルを下げることができる。接触強化層は、同じように機能するどの様な単数又は複数の金属を含んでもよいと考えられる。即ち、低い仕事関数を有し、信頼性の高いオーム接点を提供できる金属を使用することができる。より具体的には、その様な接点内での正孔の流れを遮断することによりｐ−チャネル動作の何らかの抑制を行う働きをするどの様な単数又は複数の金属を、本発明による接触強化層として使用してもよい。
図７に示すように、薄膜層１４０は、接触強化層１４と１１８を形成するために設けられるのが望ましい。上で説明したように、接触強化層１１４と１１８は、イッテルビウムを含んでいるのが望ましいが、接触強化層を形成するのに望ましいどの様な材料を含んでいてもよい。従って、或る実施例では、薄膜層１４０を提供するために、イッテルビウムを、加熱蒸発又は電子ビーム蒸発の様な真空蒸着法で堆積させている。薄膜層１４０は、アモルファスシリコン層１０８の当該部分１３６を少なくとも部分的には被覆するように、ソースビア１３０内に堆積させるのが望ましい。薄膜層１４０は、アモルファスシリコン層１０８の当該部分１３８を少なくとも部分的には被覆するように、ドレインビア１３２内にも堆積させるのが望ましい。加えて、薄膜層１４０は、ソースビア１３０とドレインビア１３２の形成後に薄膜誘電層１２２上に残されたフォトレジスト層１２８上に堆積させるのが望ましい。
図８に示す薄膜構造を形成するために、フォトレジスト層１２８と、フォトレジスト層１２８上に堆積させた薄膜層１４０とを除去するには、リフトオフ処理を使用するのが望ましい。代表的なリフトオフ処理では、先ず、フォトレジストを、薄膜層の表面の様な処理すべき所望の表面上に設ける。次いで、フォトリソグラフィーを使用して、フォトレジスト層にパターン形成を行う。即ち、事前に決められたパターンに従ってフォトレジスト材料の一部が取り除かれ、下層の一部を露出させるので、残ったフォトレジスト材料をマスクとして機能させることができる。フォトレジスト層の露出部分は、薄膜層を形成したい区域を画定する。次いで、薄膜材料を、フォトレジスト層上と露出部分の上に堆積させる。処理の最終的な段階は、フォトレジスト層を溶解させて、フォトレジスト層上に形成された薄膜材料をリフトオフし、露出部分上に薄膜を残すことである。この様なリフトオフ技法は周知であるが、適していればどの様な技法を使用してもよい。図８に示すように、この様なリフトオフ処理を使用することにより、接触強化層１１４はこの様にソースビア１３０内に設けられ、アモルファスシリコン層１０８の露出部分１３７に対する電気的接点を提供することになる。接着性強化層１１８もドレインビア１３２内に設けられ、アモルファスシリコン層１０８の露出部分１３８に対する電気的接点を提供する。
次いで、ソース電極１１６とドレイン電極１２０が、図９に示すように形成されるのが望ましい。これは、構造全体を覆って薄膜導電体材料を堆積させ、既知の又は将来開発されるフォトリソグラフィーとエッチング技法を使用して薄膜にパターン形成を施すことにより行われる。スパッタリングの様などの様な望ましい堆積技法を使用してもよいし、どの様な所望の導電体を使用してもよい。例えば、ニッケルクロムを使用してもよい。ソース及びドレイン電極１１６と１２０は、接触強化層１１４と１１８に整列させ、アクティブマトリクス液晶ディスプレイの任意の所望の導電性ラインに接続され又はこれを含むように、やはりパターン形成を施されるのが望ましい。
図４に戻るが、トランジスタ１００のチャネル長１２４は、こうして、接触強化層１１４の縁部１４２と接触強化層１１８の縁部１４４により画定される。薄膜誘電層１２２を使用すれば、誘電層１２２が、接触強化層１１４と１１８を望ましくはリフトオフ技法を使用して形成する際のマスクとして機能するという点で、この構造が形成し易くなる。しかしながら、図４に示すトランジスタ１００の薄膜構造を形成するのに、他の従来の又は将来開発される半導体処理技法を使用することもでき、それらも本発明では考慮していることを指摘しておく。
このやり方で薄膜誘電層１２２を使用すると、チャネル長１２４を薄膜誘電層１２２の部分１３４の長さで画定できるようになる。部分１３４は、本発明の或る態様によれば、事前に決められた一組の半導体製造ルールによる最小造形寸法で形成することができ好都合である。例えば、チャネル長が３ミクロン未満である典型的なフラットパネル表示装置に使用されるトランジスタを、本発明により製作することができる。シリコン集積回路用に使用する場合、０．５ミクロン未満のチャネル長を有するトランジスタを形成することができる。何れの場合も、事前に決められた一組のデザインルールの最小造形寸法により画定されるチャネル長を有するトランジスタを製作することができる。
ソース及びドレイン電極１１６と１２０が形成された後、図９に示す薄膜構造を覆ってキャップ層１２６を堆積させ、図４に示すトランジスタ１００を形成するのが望ましい。どの様な所望の不活性化層を使用してもよい。例えば、シリコンの酸化物又は窒化物を、プラズマ化学気相蒸着法で堆積させてもよい。図１に示す液晶ディスプレイ１０の様な液晶ディスプレイにトランジスタ１００を使用する場合、ソース電極１１６は、同じパターン形成処理の一部としてデータバスライン１４を含むようにパターン形成される。ドレイン電極１２０も、必要に応じて、画素電極２２を含むようにパターン形成される。
図１０は、本発明によるチャネル不活性化アモルファスシリコン薄膜トランジスタ２００の別の代表的な実施形態を断面図で概略的に示している。トランジスタ１００に関連して上で説明したように、トランジスタ２００は、例えば、図１に示すアクティブマトリクス液晶ディスプレイ１０のトランジスタ２０の様なアクティブマトリクス液晶ディスプレイのトランジスタとして使用することができる。
図示のように、トランジスタ２００は、望ましくはガラスである基板２０２上に形成され、薄膜積層構造を備えている。トランジスタ２００は、ゲート電極２０４、ゲート誘電層２０６、アモルファスシリコン層２０８、ソース接点２１０、及びドレイン接点２１２を含んでいるのが望ましい。ソース接点２１０は、接触強化層２１４とソース電極２１６を含んでいるのが望ましい。ドレイン接点２１２も、接触強化層２１８とドレイン電極２２０を含んでいるのが望ましい。トランジスタ２００は、更に、トランジスタ１００に関連して上で説明したように、接触強化層２１４と２１８、並びにチャネル長２２４を画定するために使用される薄膜誘電層２２２を含んでいるのが望ましい。図示のように、トランジスタ２００とトランジスタ１００の違いは、トランジスタ２００の誘電層２２２がアモルファスシリコン２０８上まで伸びていることである。加えて、トランジスタ２００は、図示の様に、不活性化又は保護の目的に使用されるキャップ層２２６を含んでいるのが望ましい。トランジスタ１００に関連して上で説明したように、トランジスタ２００は、チャネル長２２４が事前に設定された造形寸法を有するように形成されるのが望ましい。
以上、本発明を、幾つかの実施形態に関連付けて説明してきた。ここで指摘している特許又は特許出願は、何れもその内容全体を参考文献としてここに援用する。上記の詳細な説明と実施例は、明解な理解だけを目的として提供したものである。これにより何ら限定を課すものではないと理解されたい。当業者には自明のように、上記実施形態には、本発明の範囲から逸脱することなく、多くの変更を加えることができる。而して、本発明の範囲は、ここで説明している構造に限定されるものではなく、特許請求の範囲の言語により説明されている構造及びそれら構造の等価物によってのみ限定されるものとする。
Claims (4)
- アクティブマトリクス液晶ディスプレイのチャネル不活性化アモルファスシリコン薄膜トランジスタを製作する方法において、
基板上にトランジスタ本体を形成する段階であって、ゲート電極とアモルファスシリコン層に挟まれたゲート誘電層を備えている薄膜構造を備えているトランジスタ本体を形成する段階と、
前記アモルファスシリコン層上に薄膜誘電層を形成する段階と、
前記薄膜誘電層の一部を選択的に除去することにより、前記アモルファスシリコン層の第１部分を露出させ、ソース接点領域を設ける段階と、
前記アモルファスシリコン層の前記第１部分の上の第１位置にソース接点材料を供給して、前記アモルファスシリコン層の前記第１部分とのソース接点を形成する段階と、
前記薄膜誘電層の一部を選択的に除去することにより、前記アモルファスシリコン層の第２部分を露出させ、ドレイン接点領域を設ける段階と、
前記アモルファスシリコン層の前記第２部分の上の第２位置にドレイン接点材料を供給して、前記アモルファスシリコン層の前記第２部分とのドレイン接点を設ける段階であって、前記ドレイン接点材料は、前記アモルファスシリコン層のチャネル領域のチャネル長を画定するために、前記第１位置から事前に決められた距離だけ離れた位置に設けられ、前記ソース接点材料と前記ドレイン接点材料は、前記アモルファスシリコン層の前記第１露出部分の少なくとも一部分の上と、前記アモルファスシリコン層の前記第２露出部分の少なくとも一部分の上と、フォトレジスト層の少なくとも一部分の上と、に堆積させた接触強化層を備え、前記接触強化層が、薄膜イッテルビウム層を含んでいることを特徴とする、ドレイン接点を設ける段階と、
前記フォトレジスト層の前記少なくとも一部分の上に堆積している前記接触強化層を、前記フォトレジスト層を除去することによりリフトオフする段階と、
前記アモルファスシリコン層の前記第１露出部分の少なくとも一部分の上の前記接触強化層の少なくとも一部分に接続されているソース電極を形成する段階と、
前記アモルファスシリコン層の前記第２露出部分の少なくとも一部分の上の前記接触強化層の少なくとも一部分に接続されているドレイン電極を形成する段階と、を含んでいる、方法。 - 少なくとも前記ソース電極と、前記ドレイン電極と、前記薄膜誘電層の、少なくとも一部分の上にキャップ層を形成する段階を更に含んでいる、請求項１に記載の方法。
- 前記接触強化層は、薄膜ドープアモルファスシリコン層を含んでいる、請求項１に記載の方法。
- 前記薄膜トランジスタの前記チャネル領域のチャネル長を、事前に決められた一組の半導体製造デザインルールの最小造形寸法から決める段階を更に含んでいる、請求項１に記載の方法。
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