JP5138276B2 - 表示装置の製造方法 - Google Patents

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Description

本発明は表示装置の製造方法に係り、特に、基板上にｎ型薄膜トランジスタおよびｐ型薄膜トランジスタが形成されている表示装置の製造方法に関する。
いわゆるアクティブ・マトリックス型の表示装置は、その表示部にマトリックス状の配置された複数の画素を備え、その各画素列を、その各画素に備えられる薄膜トランジスタをゲート信号線を介して供給する走査信号によってオンさせることによって順次選択し、この選択のタイミングに合わせて、該画素列の各画素に他の画素列の対応する画素に共通に接続されたドレイン信号線を介して映像信号を供給するように構成されている。
そして、前記表示部が形成された基板上において、該表示部の周辺に前記各ゲート信号線に走査信号を供給する回路（走査信号駆動回路）、および前記各ドレイン信号線に映像信号を供給する回路（映像信号駆動回路）が備えられ、これら各回路はいずれも複数のＣＭＯＳ回路から構成されている。ＣＭＯＳ回路はｎチャネル型トランジスタとｐチャネル型トランジスタを相補的に接続された回路である。
この場合、表示部の周辺に形成される前記各回路の各トランジスタを薄膜トランジスタで構成するとともに、前記各画素の形成と並行して形成する構成のものが知られている。
このような構成からなる表示装置は、たとえば、下記特許文献１等に開示されている。
特開２００６−１８６３９７号公報
しかし、上述した構成の表示装置において、前記ＣＭＯＳトランジスタを形成する場合、一方の薄膜トランジスタの半導体層にｎ型不純物をドープしてソース・ドレイン領域を形成し、他方の薄膜トランジスタの半導体層にｐ型不純物領をドープしてソース・ドレイン領域を形成する必要がある。
この場合、一方の薄膜トランジスタの半導体層にソース・ドレイン領域を形成した後に、該一方の薄膜トランジスタをフォトレジスト膜からなるマスクで被った後に、他方の薄膜トランジスタの半導体層に不純物をドープするという方法が採用されていた。
このため、前記マスクを形成するフォト工程を必要とし、製造工数が増大していることを免れ得なかった。
本発明の目的は、フォト工程の低減を図った表示装置の製造方法を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）本発明による表示装置の製造方法は、たとえば、基板上に第１導電型薄膜トランジスタと第２導電型薄膜トランジスタを備える表示装置の製造方法にあって、
第１導電型薄膜トランジスタと第２導電型薄膜トランジスタの各形成領域に、半導体層、この半導体層を被う第１絶縁膜、この第１絶縁膜上に前記半導体層に交差して配置されるゲート電極が形成され、前記半導体層の前記ゲート電極の下方のチャネル領域の各外側に第１導電型不純物領域が形成されている基板を用意し、
前記基板上に前記ゲート電極をも被って第２絶縁膜を形成し、前記第１導電型薄膜トランジスタの形成領域において当該ゲート電極を露出させることなく、前記第２導電型薄膜トランジスタの形成領域において当該ゲート電極のうち半導体層と交差する各辺の一部を露出させるようにして、前記第２絶縁膜および第１絶縁膜にドレインおよびソースの各電極の接続用のコンタクトホールを形成する工程と、
上層導電層に対して下層導電層が該上層導電層の輪郭よりも外方にはみ出した輪郭を有する多層導電層によって、前記第１導電型薄膜トランジスタの形成領域において前記各コンタクトホールを被うように、前記第２導電型薄膜トランジスタの形成領域において前記各コンタクトホールのゲート電極の反対側の一部を被うようにして、ドレインおよびソースの各電極を形成する工程と、
第２導電型不純物をドープすることによって、前記第２導電型薄膜トランジスタの形成領域の各コンタクトホールの部分において前記電極が形成されていない個所および前記下層導電層のみが形成された個所の半導体層に第２導電型不純物領域を形成する工程とを備えることを特徴とする。
（２）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記半導体層はポリシリコンから構成されていることを特徴とする。
（３）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記半導体層のゲート電極の下方のチャネル領域の各外側に形成される第１導電型不純物領域は、該チャネル領域の各外側に形成される低濃度第１導電型不純物領域とこれら低濃度第１導電型不純物領域の外側に形成される高濃度第１導電型不純物領域で構成されていることを特徴とする。
（４）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、ドレインおよびソース電極の各電極は、下層導電層および上層導電層の積層体の上面に形成したフォトレジスト膜をマスクとするエッチングによって形成し、上層導電層は該マスクに対して下層導電層よりもサイドエッチングを大きくして形成することを特徴とする。
（５）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記ゲート電極および下層導電層の材料は同一であることを特徴とする。
（６）本発明による表示装置の製造方法は、たとえば、（５）の構成を前提とし、前記ゲート電極および下層導電層の材料はタングステンまたはその合金で構成されていることを特徴とする。
（７）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記基板上に複数の画素を備え、これら各画素は、ゲート信号線からの走査信号によってオンされる薄膜トランジスタと、このオンされた薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極を備え、
前記薄膜トランジスタは、前記第１導電型薄膜トランジスタと第２導電型薄膜トランジスタのうちの一方の薄膜トランジスタであることを特徴とする。
（８）本発明による表示装置の製造方法は、たとえば、（７）の構成を前提とし、前記基板上に、前記各ゲート信号線に走査信号を供給する走査信号駆動回路と、前記各ドレイン信号線に映像信号を供給する映像信号駆動回路を備え、
前記走査信号駆動回路および映像信号駆動回路に、前記第１導電型薄膜トランジスタと第２導電型薄膜トランジスタが備えられていることを特徴とする。
（９）本発明による表示装置の製造方法は、たとえば、基板上に第１導電型薄膜トランジスタと第２導電型薄膜トランジスタを備える表示装置の製造方法にあって、
第１導電型薄膜トランジスタと第２導電型薄膜トランジスタの各形成領域に、ゲート電極、このゲート電極を被う第１絶縁膜、この第１絶縁膜上に前記ゲート電極に交差して配置される半導体層が形成されている基板を用意し、
前記基板上に前記半導体層をも被って第２絶縁膜を形成し、前記第２絶縁膜にドレインおよびソースの各電極の接続用のコンタクトホールを形成する工程と、
前記第２絶縁膜をマスクにして第１導電型不純物をドープして前記半導体層に第１導電型不純物領域を形成する工程と、
上層導電層に対して下層導電層が該上層導電層の輪郭よりも外方にはみ出した輪郭を有する多層導電層を前記第２導電型薄膜トランジスタの形成領域における当該ゲート電極の上方の前記第２絶縁膜上に形成するとともに、前記多層導電層によって、前記第１導電型薄膜トランジスタの形成領域において前記各コンタクトホールを被うように、前記第２導電型薄膜トランジスタの形成領域において前記各コンタクトホールのゲート電極の反対側の一部を被うようにして、ドレインおよびソースの各電極を形成する工程と、
高濃度の第２導電型不純物をドープすることによって、前記第２導電型薄膜トランジスタの形成領域の各コンタクトホールの部分において前記電極が形成されていない個所および前記下層導電層のみが形成された個所の半導体層に第２導電型不純物領域を形成する工程と、
低濃度の第２導電型不純物を前記第１導電型薄膜トランジスタのドレイン電極とソース電極の間を通してドープすることによって、前記半導体層に第２導電型領域からなるチャネル領域を形成する工程を備えることを特徴とする。
（１０）本発明による表示装置の製造方法は、たとえば、（９）の構成を前提とし、前記第２導電型薄膜トランジスタの形成領域における当該ゲート電極の上方の前記第２絶縁膜上に形成される前記多層導電層を、その下層導電層の半導体層と交差する辺部が前記第２絶縁膜の対応する側壁面よりも内側に形成し、
前記低濃度の第２導電型不純物のドープによって、当該半導体層のチャネル領域の外側にそれぞれ第２導電型領域を形成する工程を有することを特徴とする。
（１１）本発明による表示装置の製造方法は、たとえば、（９）の構成を前提とし、前記基板上に複数の画素を備え、これら各画素は、ゲート信号線からの走査信号によってオンされる薄膜トランジスタと、このオンされた薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極を備え、
前記薄膜トランジスタは、前記第１導電型薄膜トランジスタと第２導電型薄膜トランジスタのうちの一方の薄膜トランジスタであることを特徴とする。
（１２）本発明による表示装置の製造方法は、たとえば、（１１）の構成を前提とし、前記基板上に、前記各ゲート信号線に走査信号を供給する走査信号駆動回路と、前記各ドレイン信号線に映像信号を供給する映像信号駆動回路を備え、
前記走査信号駆動回路および映像信号駆動回路に、前記第１導電型薄膜トランジスタと第２導電型薄膜トランジスタが備えられていることを特徴とする。
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
このように構成した表示装置の製造方法によれば、フォト工程の低減を図ることができる。
以下、本発明による表示装置の実施例を図面を用いて説明をする。
［実施例１］
〈全体の等価回路〉
図２は、本発明による表示装置の一例を液晶表示装置として示した等価回路図である。
図２において、たとえばガラスからなる基板ＳＵＢ１がある。この基板ＳＵＢ１は液晶を介して対向配置される一対の基板のうち一方の基板ＳＵＢ１として構成される。
そして、前記基板ＳＵＢ１の液晶側の面に、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬと、ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。
前記各ゲート信号線ＧＬは、たとえばその一端側が走査信号駆動回路Ｖに接続され、該走査信号駆動回路Ｖによって順次走査信号が供給されるようになっている。この走査信号駆動回路Ｖはｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタの相補的接続がなされた多数のＣＭＯＳ型薄膜トランジスタＣＭから構成されている。
前記各ドレイン信号線ＤＬは、たとえばその上端側が映像信号駆動回路Ｈに接続され、該映像信号駆動回路Ｈによって映像信号が供給されるようになっている。この映像信号駆動回路Ｈはｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタの相補的接続がなされた多数のＣＭＯＳ型薄膜トランジスタＣＭから構成されている。
互いに隣接するゲート信号線ＧＬとドレイン信号線ＤＬとで囲まれた矩形状の領域（たとえば図中点線枠で示す）は画素ＰＩＸが形成される領域として構成され、該画素ＰＩＸには、ゲート信号線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸと、たとえばゲート信号線ＧＬと平行に配置される容量信号線ＣＬと前記画素電極ＰＸとの間に形成される容量素子Ｃｓｔｇを備えている。
なお、前記画素電極ＰＸは、前記基板ＳＵＢ１の液晶側の面、あるいは該基板１と異なる他の基板ＳＵＢ２の液晶側の面に形成された対向電極（図示せず）との間に電界を発生させ、この電界によって当該画素の液晶ＬＣの分子を挙動させるようになっている。
このような構成からなる液晶表示装置は、その各画素列を、その各画素に備えられる前記薄膜トランジスタＴＦＴを共通のゲート信号線ＧＬを介して供給する走査信号によってオンさせることによって順次選択し、この選択のタイミングに合わせて、該画素列の各画素に他の画素列の対応する画素に共通に接続されたドレイン信号線ＤＬを介して各画素電極ＰＸに映像信号を供給するように駆動されるようになっている。
〈画素の構成〉
図３（ａ）は前記画素の構成の一実施例を示す平面図であり、図２の点線枠に囲まれた領域に相当する部分の図である。
また、図３（ａ）中、ｂ−ｂ線における断面図を図３（ｂ）に、ｃ−ｃ線における断面図を図３（ｃ）に示している。
なお、この画素は、半導体層よりも上層にゲート電極が形成されたいわゆるトップゲート型薄膜トランジスタを備えて構成されている。
基板ＳＵＢ１の液晶側の表面にたとえばシリコン酸化膜からなる下地層ＦＬが形成されている。この下地層ＦＬは前記基板ＳＵＢ１内の不純物が後述する半導体層ＰＳに侵入するのを回避するための層となる。この下地層ＦＬの上面には容量信号線ＣＬが形成され、この容量信号線ＣＬは、その一部において一方の辺側が比較的広い面積を備えた延在部を有するパターンで形成されている。この延在部は後述の容量素子Ｃｓｔｇの一方の電極ＣＴとして形成されるようになっている。
また、容量信号線ＣＬの電極ＣＴに近接してポリシリコン膜からなる半導体層ＰＳが形成されている。
この半導体層ＰＳは後述するたとえばｎ型薄膜トランジスタＮＴＦＴの半導体層となり、そのほぼ中央のチャネル領域ＣＨを間にして各両脇のそれぞれに低濃度のｎ型不純物領域、さらにその両脇のそれぞれに高濃度のｎ型不純物領域が形成されている。前記低濃度のｎ型不純物領域はＬＤＤ領域として機能し、前記高濃度のｎ型不純物領域はそれぞれドレイン領域ＤＤおよびソース領域ＳＤとして機能するようになっている。
なお、薄膜トランジスタＴＦＴのソース、ドレインは、バイアスの印加状態で変化するものであるが、この明細書では、便宜上、後述のドレイン信号線ＤＬに接続される側をドレイン領域ＤＤ、画素電極ＰＸに接続される側をソース領域ＳＤとする。
このようにコモン信号線ＣＬ、半導体層ＰＳが形成された基板ＳＵＢ１の表面には、これらコモン信号線ＣＬ、半導体層ＰＳをも被って、たとえば酸化シリコン膜からなる絶縁膜（第１絶縁膜）ＧＩが形成されている。この絶縁膜ＧＩはｎ型薄膜トランジスタＮＴＦＴのゲート絶縁膜として機能するものである。
そして、この絶縁膜ＧＩの上面には、たとえばアルミニュウムからなるゲート信号線ＧＬが形成されている。このゲート信号線ＧＬには前記半導体層ＰＳのチャネル領域ＣＨに重畳する延在部を備え、この延在部は薄膜トランジスタＴＦＴのゲート電極ＧＴとして機能するようになっている。
このようにゲート信号線ＧＬが形成された基板ＳＵＢ１の表面には、たとえばシリコン酸化膜からなる絶縁膜（第２絶縁膜）ＩＮが形成されている。
そして、この絶縁膜ＩＮの上面にはドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬの一部は延在部を有し、この延在部は前記薄膜トランジスタＴＦＴのドレイン電極ＤＴを構成するようになっている。このドレイン電極ＤＴは前記絶縁膜ＩＮおよび絶縁膜ＧＩを貫通して形成されたコンタクトーホールＴＨを通して前記半導体層ＰＳのドレイン領域ＤＤに接続されている。
また、前記ドレイン信号線ＤＬの形成の際に形成される前記ｎ型薄膜トランジスタＮＴＦＴのソース電極ＳＴを有し、このソース電極ＳＴは前記絶縁膜ＩＮおよび絶縁膜ＧＩを貫通して形成されたコンタクトホールＴＨを通して前記半導体層ＰＳのソース領域ＳＤに接続されている。
そして、前記ソース電極ＳＴは絶縁膜ＩＮ上において容量信号線ＣＬの前記電極ＣＴに重畳するように形成されるとともに、当該画素領域の中央側に延在するようにして形成されている。該ソース電極ＳＴの前記電極ＣＴに重畳する部分は絶縁膜ＩＮおよび絶縁膜ＧＩを誘電体膜とする容量素子Ｃｓｔｇを構成するようになっている。また、前記ソース電極ＳＴの延在部の端部に相当する部分は後述する画素電極ＰＸの接続部となっている。
ここで、前記ドレイン信号線ＤＬ、ドレイン電極ＤＴ、およびソース電極ＳＴは、それぞれ、たとえば厚さ約３０ｎｍのタングステンからなる導電層と厚さ約５００ｎｍのアルミニュウムからなる導電層を順次積層させた二層構造によって構成されている。そして、この二層構造は、その下層導電層がその周辺において上層導電層よりも外方へはみ出して形成された構造となっている。
このため、ドレイン電極ＤＴは、下層ドレイン電極ＤＴ（Ｄ）と上層ドレイン電極ＤＴ（Ｕ）から構成され、該下層ドレイン電極ＤＴ（Ｄ）は上層ドレイン電極ＤＴ（Ｕ）よりも外方へはみ出して形成されている。
同様に、ソース電極ＳＴは、下層ソース電極ＳＴ（Ｄ）と上層ソース電極ＳＴ（Ｕ）から構成され、該下層ソース電極ＳＴ（Ｄ）は上層ソース電極ＳＴ（Ｕ）よりも外方へはみ出して形成されている。
なお、前記ソース電極ＳＴの画素電極ＰＸの接続部の延在端においても、図３（ｃ）に示すように、その下層ソース電極ＳＴ（Ｄ）は上層ソース電極ＳＴ（Ｕ）よりも外方へはみ出して形成されている。
このようにして前記ドレイン信号線ＤＬ、ドレイン電極ＤＴ、およびソース電極ＳＴが形成された基板ＳＵＢ１の表面には、たとえば樹脂からなる保護膜ＰＡＳが形成され、この保護膜ＰＡＳの上面にはたとえばＩＴＯ膜からなる画素電極ＰＸが形成されている。この画素電極ＰＸは前記保護膜ＰＡＳに形成されたコンタクトホールＴＨを通して前記ソース電極ＳＴと接続されている。
〈ＣＭＯＳ型薄膜トランジスタ〉
図１（ａ）は、前記走査信号駆動回路Ｖあるいは映像信号駆動回路Ｈに組み込まれて形成される各ＣＭＯＳ型薄膜トランジスタＣＭの一つを示した平面図である。また、図１（ａ）のｂ−ｂ線における断面図を図１（ｂ）に、図１（ａ）のｃ−ｃ線における断面図を図１（ｃ）に示している。
なお、このＣＭＯＳ型薄膜トランジスタＣＮＭは前記画素ＰＩＸの形成に並行して形成されるようになっている。
図１（ａ）において、該ＣＭＯＳ型薄膜トランジスタＣＭは、ｎ型薄膜トランジスタＮＴＦＴとｐ型薄膜トランジスタＰＴＦＴが並設されて配置され、それらのゲート電極ＧＴは互いに共通に構成されている。
そして、ｎ型薄膜トランジスタＮＴＦＴとｐ型薄膜トランジスタＰＴＦＴのそれぞれの図中右側の各電極は接続電極ＪＴを介して互いに接続されるようになっている。
これにより、この明細書において便宜上、前記ｎ型薄膜トランジスタＮＴＦＴの図中右側の電極はドレイン電極ＤＴを構成し、前記ｐ型薄膜トランジスタＰＴＦＴの図中右側の電極はソース電極ＳＴを構成するようになっている。
前記ｎ型薄膜トランジスタＮＴＦＴは、図１（ｂ）に示すように、前記画素ＰＩＸ内に形成される前記ｎ型薄膜トランジスタＮＴＦＴ（図３（ｂ）参照）と同様の構成となっている。なお、図１（ｂ）では、半導体層ＰＳのソース領域ＳＤに接続される電極は前記接続電極ＪＴと命名したため、その符号においてＪＴ（Ｕ）、ＪＴ（Ｄ）と記している。
このため、この図１においては、主としてｐ型薄膜トランジスタＰＴＦＴの構成について説明する。
まず、ｎ型薄膜トランジスタＮＴＦＴと比較して異なる構成は、まず、ソース・ドレイン電極に相当する各電極の接続用のコンタクトホールＴＨにある。
該コンタクトホールＴＨは、基板ＳＵＢ１の下地層ＦＬの表面に、半導体層ＰＳ、絶縁膜ＧＩ、ゲート電極ＧＴ、絶縁膜ＩＮを形成した後に、前記絶縁膜ＩＮおよび絶縁膜ＧＩに形成するようになっているが、このコンタクトホールＴＨによって、当該ｐ型薄膜トランジスタＰＴＦＴのゲート電極ＧＴのうち半導体層ＰＳと交差する各辺部が露出されるように形成されている。
そして、これら各コンタクトホールＴＨに形成される電極は、それぞれ、当該コンタクトホールＴＨの形成領域のうちゲート電極ＧＴと反対側の約半分の領域を被うように形成されている。そして、各電極は、それぞれ、厚さ約３０ｎｍのタングステンからなる導電層と厚さ約５００ｎｍのアルミニュウムからなる導電層を順次積層させた二層構造によって構成されている。そして、この二層構造は、その下層導電層がその周辺において上層導電層よりも外方へはみ出して形成された構造となっている。
すなわち、ドレイン電極ＤＴは、下層ドレイン電極ＤＴ（Ｄ）と上層ドレイン電極ＤＴ（Ｕ）から構成され、該下層ドレイン電極ＤＴ（Ｄ）は上層ドレイン電極ＤＴ（Ｕ）よりも外方へはみ出して形成されている。同様に、接続電極ＪＴは、下層接続電極ＪＴ（Ｄ）と上層接続電極ＪＴ（Ｕ）から構成され、該下層接続電極ＪＴ（Ｄ）は上層接続電極ＪＴ（Ｕ）よりも外方へはみ出して形成されている。
また、半導体層ＰＳにおいて、ゲート電極ＧＴの直下の領域においてチャネル領域ＣＨが形成され、各コンタクトホールＴＨの形成領域内において前記上層ドレイン電極ＤＴ（Ｕ）および上層接続電極ＪＴ（Ｕ）の直下の領域におけるドレイン領域ＤＤおよびソース領域ＳＤは高濃度ｎ型不純物領域として形成されている。
さらに、半導体層ＰＳにおいて、前記チャネル領域ＣＨと前記各高濃度ｎ型不純物領域の間は高濃度ｐ型不純物領域となって形成され、これら各高濃度ｐ型不純物領域には、それぞれ、前記下層ドレイン電極ＤＴ（Ｄ）、および下層接続電極ＪＴ（Ｄ）が直接接触されて接続されている。
〈製造方法〉
図４ないし図６は、前記液晶表示装置の製造方法の一実施例を示す工程図である。
図４ないし図５において、各図の左側に示す図は図１のｂ−ｂ線における断面図（図３のｂ−ｂ線における断面図）を、各図の真中に示す図は図１のｃ−ｃ線における断面図を、各図の右側に示す図は図３のｃ−ｃ線における断面図を示している。すなわち、各図の左側はｎ型薄膜トランジスタＮＴＦＴの部分を、真ん中はｐ型薄膜トランジスタＰＴＦＴの部分を、右側は画素電極ＰＸの部分を示している。以下、工程順に説明する。
まず、図４（ａ）に示すように、たとえばガラスからなる基板ＳＵＢ１の液晶側の面にたとえばシリコン酸化膜からなる下地層ＦＬを約３００ｎｍの厚さで形成し、この下地層ＦＬの表面の所定の部分にポリシリコンからなる半導体層ＰＳを形成する。
前記半導体層ＰＳの形成は、たとえば、前記下地層ＦＬの全域にたとえばプラズマＣＶＤ法によって非晶質シリコン層を約５０ｎｍに堆積し、ＸｅＣｌエキシマレーザの照射によって該非晶質シリコン層を結晶化した後に、フォトリソグラフィ技術による選択エッチングによって島状にすることによってなされる。
そして、基板ＳＵＢ１の表面に前記半導体層ＰＳをも被って絶縁膜（第１絶縁膜）ＧＩを形成する。この絶縁膜ＧＩの形成は、たとえばプラズマＣＶＤ法によってシリコン酸化膜を約１００ｎｍに堆積させることによってなされる。
次に、図４（ｂ）に示すように、前記絶縁膜ＧＩの上面にアルミニュウム膜を形成し、フォトエッチング工程によりゲート電極ＧＴ（ゲート信号線ＧＬと接続されている）を形成する。そして、前記ゲート電極ＧＴの形成の際に用いたフォトレジスト膜ＦＲＧをそのまま残存させ、前記ゲート電極ＧＴを陽極酸化することにより、その側壁面に陽極酸化膜ＡＯを形成する。
次に、図４（ｃ）に示すように、前記フォトレジスト膜ＦＲＧを除去し、前記陽極酸化膜ＡＯが形成されたゲート電極ＧＴをマスクとして、高濃度のリンを打ち込み、前記半導体層ＰＳに高濃度ｎ型不純物領域（図中（ｎ＋）で示す）を形成する。
次に、図４（ｄ）に示すように、前記ゲート電極ＧＴから陽極酸化膜ＡＯをエッチングして除去し、該陽極酸化膜ＡＯが除去されたゲート電極ＧＴをマスクとして、低濃度のリンを打ち込み、前記半導体層ＰＳに低濃度ｎ型不純物領域（図中（ｎ−）で示す）を形成する。
次に、図５（ａ）に示すように、基板ＳＵＢ１の表面に、前記ゲート電極ＧＴをも被って、たとえばシリコン窒化膜からなる絶縁膜（第２絶縁膜）ＩＮを形成する。この絶縁膜ＩＮは、後述するドレイン信号線ＤＬと前記ゲート信号線ＧＬの絶縁を図る層間絶縁膜として機能する。
そして、図５（ｂ）に示すように、前記絶縁膜ＩＮにコンタクトホールＴＨを形成し、これにより、前記ｎ型薄膜トランジスタＮＴＦＴの半導体層ＰＳにおける各高濃度ｎ型不純物領域（図中（ｎ＋）で示す）の一部を露出させ、前記ｐ型薄膜トランジスタＰＴＦＴの半導体層ＰＳにおける各高濃度ｎ型不純物領域（図中（ｎ＋）で示す）の一部を露出させる。
この場合、前記ｐ型薄膜トランジスタＰＴＦＴの形成領域におけるコンタクトホールＴＨの形成は、このコンタクトホールＴＨによって、当該ｐ型薄膜トランジスタＰＴＦＴのゲート電極ＧＴのうち半導体層ＰＳと交差する各辺部が露出されるように形成する。なお、前記コンタクトホールＴＨはその側壁面にテーパーを有して形成されるのが通常であることから、前記コンタクトホールＴＨによって露出する半導体層ＰＳは、前記高濃度ｎ型不純物領域の一部に限られず、チャネル領域ＣＨの両脇に位置づけられて形成されている各低濃度ｎ型不純物領域（図中（ｎ−）で示す）の一部も露出されるようになる。
次に、図５（ｃ）に示すように、基板ＳＵＢ１の表面に、前記コンタクトーホールＴＨをも被って、たとえば膜厚３０ｎｍのタングステンからなる第１導電層ＣＮＬ１、およびたとえば膜厚５００ｎｍのアルミニウムからなる第２導電層ＣＮＬ２を順次形成する。
次に、図６（ａ）に示すように、前記第２導電層ＣＮＬ２の表面の全域にフォトレジスト膜ＦＲＧを形成し、このフォトレジスト膜ＦＲＧをフォトリソグラフィ技術によってパターニングする。
すなわち、前記ｎ型薄膜トランジスタＮＴＦＴの形成領域において、そのドレイン電極ＤＴ（ドレイン信号線ＤＬ）およびソース電極ＳＴを形成するべく領域に前記フォトレジスト膜ＦＲＧを残存させるようにする。
同様に、前記ｐ型薄膜トランジスタＰＴＦＴの形成領域において、そのドレイン電極ＤＴ（ドレイン信号線ＤＬ）およびソース電極ＳＴを形成するべく領域に前記フォトレジスト膜ＦＲＧを残存させるようにする。この場合、該フォトレジスト膜ＦＲＧは、該ｐ型薄膜トランジスタＰＴＦＴのゲート電極ＧＴが形成されている領域およびその近傍の領域においても除去される。
そして、このようなパターンからなるフォトレジスト膜ＦＲＧをマスクとして、前記第２導電層ＣＮＬ２をエッチングする。この場合、該第２導電層ＣＮＬ２はサイドエッチングがなされるようにし、該第２導電層ＣＮＬ２のエッチングされたパターンは前記フォトレジスト膜ＦＲＧに対して縮小加工がなされるようにする。
この場合、前記第２導電層ＣＮＬ２になされるサイドエッチングは、たとえば前記ｐ型薄膜トランジスタＰＴＦＴにおいて、第２導電層ＣＮＬ２の該エッチングによる除去によって形成される端片のそれぞれが、前記コンタクトホールＴＨ内における前記半導体層ＰＳの高濃度ｎ型不純物領域（図中（ｎ＋）で示す）上に位置づけられている範囲内で行なわれる。
次に、図６（ｂ）に示すように、前記フォトレジスト膜ＦＲＧをそのままマスクとして用いて前記第１導電層ＣＮＬ１をエッチングする。この場合の第１導電層ＣＮＬ１のエッチングは、サイドエッチングがなされることなく行い、これによりエッチングされる第１導電層ＣＮＬ１は、前記第２導電層ＣＮＬ２の輪郭よりも外方へはみ出した輪郭を有するパターンとして形成されるようになる。
そして、フォトレジスト膜ＦＲＧを除去する。
この段階で、ｎ型薄膜トランジスタＮＴＦＴが、ｐ型薄膜トランジスタＰＴＦＴに先んじて形成されることになる。
次に、図６（ｃ）に示すように、基板ＳＵＢ１の表面から、ｐ型不純物からなるたとえばボロン（Ｂ）をイオン打ち込みする。
この場合、このイオン打ち込みの際に、通常では、ｎ型薄膜トランジスタＮＴＦＴの形成領域をフォトレジスト膜からなるマスクで被う構成となるが、後述する理由から、該マスクを必要としていない構成となっている。
この場合のイオン打ち込みは、約２０ｋｅＶと比較的低いエネルギーに設定して行う。第２導電層ＣＮＬ２をイオン打ち込みの際のマスクとして機能させ、第１導電層ＣＮＬ１をマスクとして機能させないためである。
これにより、ｐ型薄膜トランジスタＰＴＦＴの形成領域の半導体層ＰＳにおいて、ゲート電極ＧＴと第２導電層ＣＮＬ２との間の領域に、高濃度ｐ型不純物領域（図中（ｐ＋）で示す）が形成され、この高濃度ｐ型不純物領域は、前記第２導電層ＣＮＬ２の輪郭よりも外方にはみ出されて形成される第１導電層ＣＮＬ１の下層に形成されるため、該第１導電層ＣＮＬ１に電気的に接続されて構成されることになる。これにより、ｐ型薄膜トランジスタＰＴＦＴが形成されることになる。
一方、ｎ型薄膜トランジスタＮＴＦＴの形成領域においては、コンタクトホールＴＨの形成領域が完全に第２導電層ＣＮＬ２によって被われているため、その半導体層ＰＳにボロン（Ｂ）のイオン打ち込みがなされることはなく、ｎ型薄膜トランジスタＮＴＦＴが形成されたままとなる。
その後は、図６（ｄ）に示すように、基板ＳＵＢ１の表面にたとえば樹脂を塗布して保護膜ＰＡＳを形成する。そして、前記保護膜ＰＡＳにコンタクトホールＴＨを形成し、ｎ型薄膜トランジスタＮＴＦＴのソース電極ＳＴの一部を露出させる。
前記コンタクトホールＴＨをも被ってたとえばＩＴＯ膜からなる透明導電層を形成し、フォトエッチング工程を経ることによって前記ソース電極ＳＴと電気的に接続された画素電極ＰＸを形成する。
このように構成した表示装置の製造方法は、図６（ｃ）の工程において、ｎ型薄膜トランジスタＮＴＦＴの形成領域をフォトレジスト膜からなるマスクで被う必要がないことから、フォト工程の低減を図ることができる。
［実施例２］
図７（ａ）ないし（ｄ）は、実施例１に示した表示装置の製造方法に対する改変例の工程図である。
ここで、この実施例に示した表示装置は、実施例１に示した表示装置の場合と構造的に異なる部分を有し、そのｎ型薄膜トランジスタＮＴＦＴおよびｐ型薄膜トランジスタＰＴＦＴの各ゲート電極ＧＴは第１導電層と同一の材料であるタングステンで構成していることにある。
図７（ａ）ないし（ｄ）は、それぞれ、図６（ａ）ないし（ｄ）に対応させた図として示している。このため、図７（ａ）を含むそれ以前の工程は、図５（ａ）ないし（ｄ）、図６（ａ）ないし（ｃ）と同じになっている。
図７（ａ）に示すように、第２導電層ＣＮＬ２を選択エッチングし、そのエッチングの際のマスクとなったフォトレジスト膜ＦＲＧはそのまま残存させている。
そして、図７（ｂ）に示すように、再び前記フォトレジスト膜ＦＲＧをマスクとして、第１導電層ＣＮＬ１をエッチングする。この場合、ｐ型薄膜トランジスタＰＴＦＴのゲート電極ＧＴにおいて、その半導体層ＰＳと交差する辺部であって絶縁層ＩＮからはみ出した部分もエッチングされるようになる。第１導電層ＣＮＬ１と前記ゲート電極ＧＴはいずれもタングステンからなる同一の材料で構成されているからである。これにより、前記ゲート電極ＧＴは、それまでの幅よりも小さな幅を有して形成されることになる。このようにした理由は、後述から明らかとなるように、当該ｐ型薄膜トランジスタＰＴＦＴのチャネル領域ＣＨにおけるチャネル長を短くできる効果を奏することができるからである。
その後、前記フォトレジスト膜ＦＲＧを除去する。
図７（ｃ）に示すように、基板ＳＵＢ１の表面から、ｐ型不純物からなるたとえばボロンをイオン打ち込みをする。
この場合、実施例１の場合と同様に、該イオン打ち込みの際に、通常では、ｎ型薄膜トランジスタＮＴＦＴの形成領域をフォトレジスト膜からなるマスクで被う構成となるが、実施例１と同様、該マスクを必要としていない構成となっている。
この場合のイオン打ち込みは、約２０ｋｅＶと比較的低いエネルギーに設定して行う。第２導電層ＣＮＬ２をイオン打ち込みの際のマスクとして機能させ、第１導電層ＣＮＬ１をマスクとして機能させないためである。
これにより、ｐ型薄膜トランジスタＰＴＦＴの形成領域の半導体層ＰＳにおいて、ゲート電極ＧＴと第２導電層ＣＮＬ２との間の領域に、高濃度ｐ型不純物領域（図中（ｐ＋）で示す）が形成され、この高濃度ｐ型不純物領域は、前記第２導電層ＣＮＬ２の輪郭よりも外方にはみ出されて形成される第１導電層ＣＮＬ１の下層に形成されるため、該第１導電層ＣＮＬ１に電気的に接続されて構成されることになる。これにより、ｐ型薄膜トランジスタＰＴＦＴが形成されることになる。
上述したように、前記ゲート電極ＧＴの幅は比較的小さく形成されているため、前記各高濃度ｐ型不純物領域の離間距離が小さく形成され、これにより、チャネル領域ＣＨの幅（チャネル幅）を小さく形成することができる効果を奏する。
なお、ｎ型薄膜トランジスタＮＴＦＴの形成領域においては、コンタクトホールＴＨの形成領域が完全に第２導電層ＣＮＬ２によって被われているため、その半導体層ＰＳにはボロン（Ｂ）がイオン打ち込みされることはなく、ｎ型薄膜トランジスタＮＴＦＴが形成されたままとなる。
その後は、図７（ｄ）に示すように、基板ＳＵＢ１の表面にたとえば樹脂を塗布して保護膜ＰＡＳを形成する。そして、前記保護膜ＰＡＳにコンタクトホールＴＨを形成し、ｎ型薄膜トランジスタＮＴＦＴのソース電極ＳＴの一部を露出させる。
前記コンタクトホールＴＨをも被ってたとえばＩＴＯ膜からなる透明導電層を形成し、フォトエッチング工程を経ることによって前記ソース電極ＳＴと電気的に接続された画素電極ＰＸを形成する。
［実施例３］
〈画素の構成〉
図８は、本発明による表示装置の製造方法の他の実施例が適用される該表示装置の画素の構成を示す図で、図３に対応した図となっている。
図８（ａ）は平面図、図８（ｂ）は図８（ａ）のｂ−ｂ線における断面図、図８（ｃ）は図８（ａ）のｃ−ｃ線における断面図である。
この画素において、図３に示す画素の場合と比較して異なる構成は、それに備えられる薄膜トランジスタは、半導体層よりもゲート電極が下層に位置づけられたいわゆるボトムゲート型薄膜トランジスタを構成していることにある。
このため、基板ＳＵＢ１の下地層ＦＬの表面には、たとえばｎ型薄膜トランジスタＮＴＦＴが形成される領域において、図８（ｂ）に示すように、ゲート電極ＧＴ、絶縁膜（第１絶縁膜）ＧＩ、半導体層ＰＳ、絶縁膜（第２絶縁膜）ＩＮが順次積層された構成となっている。
そして、この場合も、図３に示した同様に、ドレイン電極ＤＴは、下層ドレイン電極ＤＴ（Ｄ）と上層ドレイン電極ＤＴ（Ｕ）の積層体から構成され、該下層ドレイン電極ＤＴ（Ｄ）は上層ドレイン電極ＤＴ（Ｕ）よりも外方へはみ出して形成されている。同様に、ソース電極ＳＴは、下層ソース電極ＳＴ（Ｄ）と上層ソース電極ＳＴ（Ｕ）の積層体から構成され、該下層ソース電極ＳＴ（Ｄ）は上層ソース電極ＳＴ（Ｕ）よりも外方へはみ出して形成されている。
なお、これ以外の構成において、図３で付された符号と同一の符号で示された部材は、図３で示した部材と同一の機能を有するようになっている。
〈ＣＭＯＳ薄膜トランジスタ〉
図９（ａ）は、図８に示した画素の形成に並行して形成される前記走査信号駆動回路Ｖあるいは映像信号駆動回路Ｈ内のＣＭＯＳ型薄膜トランジスタＣＭを示した平面図で、図１と対応した図となっている。
また、図９（ａ）のｂ−ｂ線における断面図を図９（ｂ）に、図９（ａ）のｃ−ｃ線における断面図を図９（ｃ）に示している。
図９（ａ）において、該ＣＭＯＳ型薄膜トランジスタＣＭは、ｎ型薄膜トランジスタＮＴＦＴとｐ型薄膜トランジスタＰＴＦＴが並設されて配置され、それらのゲート電極ＧＴは互いに共通に構成されている。
そして、ｎ型薄膜トランジスタＮＴＦＴとｐ型薄膜トランジスタＰＴＦＴのそれぞれの図中右側の各電極は接続電極ＪＴを介して互いに接続されるようになっている。
これにより、この明細書において便宜上、前記ｎ型薄膜トランジスタＮＴＦＴの図中右側の電極はドレイン電極ＤＴを構成し、前記ｐ型薄膜トランジスタＰＴＦＴの図中右側の電極はソース電極ＳＴを構成するようになっている。
ここで、ｎ型薄膜トランジスタＮＴＦＴおよびｐ型薄膜トランジスタＰＴＦＴの各ゲート電極ＧＴは、それらの半導体層ＰＳよりも下層に位置づけられて形成されている。画素に形成される薄膜トランジスタＴＦＴがボトムゲート型薄膜トランジスタとして構成され、該ＣＭＯＳ型薄膜トランジスタＣＭを画素の形成と並行して形成するからである。
そして、この実施例では、前記ｐ型薄膜トランジスタＰＴＦＴの形成領域において、絶縁膜ＩＮを介して半導体層ＰＳに交差するようにして導電層ＣＮＬが形成されている。この導電層ＣＮＬは、その電気的安定を図るため、絶縁膜ＩＮおよび絶縁膜ＧＩに形成されたコンタクトホールＴＨを通して前記ゲート電極ＧＴに接続されている。
この導電層ＣＮＬは、次に説明する表示装置の製造方法の説明から明らかとなるように、そのフォト工程の低減に寄与させるために設けられたものである。
そして、この導電層ＣＮＬは、下層導電層ＣＮＬ（Ｄ）と上層導電層ＣＮＬ（Ｕ）の積層体から構成され、該下層導電層ＣＮＬ（Ｄ）は上層導電層ＣＮＬ（Ｕ）よりも外方へはみ出して形成されている。
また、図１の場合と同様に、ドレイン電極ＤＴは、下層ドレイン電極ＤＴ（Ｄ）と上層ドレイン電極ＤＴ（Ｕ）の積層体から構成され、該下層ドレイン電極ＤＴ（Ｄ）は上層ドレイン電極ＤＴ（Ｕ）よりも外方へはみ出して形成されている。また、ソース電極ＳＴは、下層ソース電極ＳＴ（Ｄ）と上層ソース電極ＳＴ（Ｕ）の積層体から構成され、該下層ソース電極ＳＴ（Ｄ）は上層ソース電極ＳＴ（Ｕ）よりも外方へはみ出して形成されている
なお、これ以外の構成において、図１で付された符号と同一の符号で示された部材は、図１で示した部材と同一の機能を有するようになっている。
〈製造方法〉
図１０および図１１は、前記液晶表示装置の製造方法の一実施例を示す工程図である。
図１０および図１１において、各図の左側に示す図は図９のｂ−ｂ線における断面図（図８のｂ−ｂ線における断面図）を、各図の真中に示す図は図９のｃ−ｃ線における断面図を、各図の右側に示す図は図８のｃ−ｃ線における断面図を示している。すなわち、各図の左側はｎ型薄膜トランジスタＮＴＦＴの部分を、真ん中はｐ型薄膜トランジスタＰＴＦＴの部分を、右側は画素電極ＰＸの部分を示している。以下、工程順に説明する。
まず、図１０（ａ）に示すように、基板ＳＵＢ１の液晶側の面に、まず、シリコン酸化膜からなる下地層ＦＬを約３００ｎｍの厚さで形成する。そして、該下地層ＦＬの上面に形成したアルミニュウム膜をフォトエッチングによってパターン化しゲート電極ＧＴを形成する。次に、たとえばプラズマＣＶＤ法によってシリコン酸化膜からなる絶縁膜（第１絶縁膜）ＧＩを厚さ約１００ｎｍで形成する。
さらに、たとえばプラズマＣＶＤ法によって非晶質シリコン層を厚さ約５０ｎｍで形成し、ＸｅＣｌエキシマレーザを照射することによって該非晶質シリコン層を結晶化する。そして、結晶化されたシリコン層をフォトエッチングによってパターン化し島状のポリシリコン層からなる半導体層ＰＳを形成する。
そして、基板ＳＵＢ１の表面に低濃度のリンイオンを打ち込み、前記半導体層ＰＳを低濃度のｎ型不純物領域（図中（ｎ−）で示す）として構成する。該半導体層ＰＳのしきい値を調整するためである。
次に、図１０（ｂ）に示すように、たとえばシリコン窒化膜を厚さ約３００ｎｍで形成することにより絶縁膜（第２絶縁膜）ＩＮを形成し、薄膜トランジスタの各形成領域においてソース・ドレイン電極の接続用の各コンタクトホールＴＨを形成し、半導体層ＰＳの一部を露出させる。
そして、基板ＳＵＢ１の表面から高濃度のリンイオンを打ち込み、前記コンタクトホールＴＨから露出された半導体層ＰＳにおいて高濃度ｎ型不純物領域（図中（ｎ＋）で示す）を形成する。
次に、図１０（ｃ）に示すように、基板ＳＵＢ１の表面に、前記コンタクトホールＴＨをも被って、たとえば膜厚３０ｎｍのタングステンからなる第１導電層ＣＮＬ１、およびたとえば膜厚５００ｎｍのアルミニウムからなる第２導電層ＣＮＬ２を順次形成する。
そして、図１０（ｄ）に示すように、前記第２導電層ＣＮＬ２の表面の全域にフォトレジスト膜ＦＲＧを形成し、このフォトレジスト膜ＦＲＧをフォトリソグラフィ技術によってパターニングする。
すなわち、前記ｎ型薄膜トランジスタＮＴＦＴの形成領域において、そのドレイン電極およびソース電極を形成するべく領域に前記フォトレジスト膜ＦＲＧを残存させるようにする。ここで、前記ドレイン電極ＤＴおよびソース電極ＳＴは、それぞれ、前記絶縁膜ＩＮに形成されたコンタクトホールＴＨの全部を被うようにして形成されるようになっている。
このため、前記ソース電極上に残存されるフォトレジスト膜ＦＲＧと前記ドレイン電極上に残存されるフォトレジスト膜ＦＲＧは、該ｎ型薄膜トランジスタＮＴＦＴのゲート電極ＧＴの上方において分離されて形成され、平面的に観た場合、前記分離によって形成される該フォトレジスト膜ＦＲＧの各側壁面は、ゲート電極ＧＴの上方の前記絶縁膜ＩＮの対応する側壁面よりも若干内側に位置づけられるように形成される。
また、前記ｐ型薄膜トランジスタＰＴＦＴの形成領域においては、そのドレイン電極およびソース電極を形成するべく領域に前記フォトレジスト膜ＦＲＧを残存させるようにする。ここで、前記ドレイン電極およびソース電極は、それぞれ、前記絶縁膜ＩＮに形成されたコンタクトホールＴＨにおいてそのゲート電極ＧＴと反対側の約半分の部分を被うようにして形成されるようになっている。
さらに、前記フォトレジスト膜ＦＲＧは、ゲート電極ＧＴの上方の前記絶縁膜ＩＮの上方にも残存させるようにし、そのソース、ドレイン電極側の側壁面は、前記絶縁膜ＩＮの対応する各側壁面よりも若干内側に位置づけられるように形成される。
そして、このようなパターンからなるフォトレジスト膜ＦＲＧをマスクとして、前記第２導電層ＣＮＬ２をエッチングする。この場合、該第２導電層ＣＮＬ２はサイドエッチングがなされるようにし、該第２導電層ＣＮＬ２のエッチングされたパターンは前記フォトレジスト膜ＦＲＧに対して縮小加工がなされるようにする。
この場合、前記第２導電層ＣＮＬ２になされるサイドエッチングは、たとえば前記ｐ型薄膜トランジスタＰＴＦＴにおいて、第２導電層ＣＮＬ２の該エッチングによる除去によって形成される端片のそれぞれが、前記コンタクトホールＴＨ内における前記半導体層ＰＳの高濃度ｎ型不純物領域（図中（ｎ＋）で示す）上に位置づけられている範囲内で行なわれる。
次に、前記フォトレジスト膜ＦＲＧをそのまま残存させ、図１０（ｅ）に示すように、該フォトレジスト膜ＦＲＧをマスクとして、第１導電層ＣＮＬ１をエッチングし、前記フォトレジスト膜ＦＲＧを除去する。
これにより、ｎ型薄膜トランジスタＮＴＦＴにおける前記第１導電層ＣＮＬ１は、そのゲート電極ＧＴの上方の絶縁膜ＩＮの表面で分離されて形成されるが、前記各コンタクトホールＴＨ側から前記絶縁層ＩＮの表面に乗り上げて形成されるようになる。
また、ｐ型薄膜トランジスタＰＴＦＴにおける前記第１導電層ＣＮＬ１は、そのゲート電極ＧＴの上方の絶縁膜ＩＮの表面の大部分の領域に形成されるが、前記各コンタクトホールＴＨによって形成される該絶縁膜ＩＮの側壁面より若干内側に縮小されて形成されるようになる。
なお、ソース・ドレイン電極として構成される第１導電層ＣＮＬ１は、コンタクトホールＴＨによって露出された半導体層ＰＳの表面のうちゲート電極ＧＴと反対側の約半分の領域を被って形成されるようになることは実施例１の場合と同様である。
図１１（ａ）に示すように、基板ＳＵＢ１の表面から、ｐ型不純物からなるたとえばボロン（Ｂ）をイオン打ち込みする。
この場合、このイオン打ち込みの際に、通常では、ｎ型薄膜トランジスタＮＴＦＴの形成領域をフォトレジスト膜からなるマスクで被う構成となるが、後述すする理由から、該マスクを必要としていない構成となっている。
この場合のイオン打ち込みは、約２０ｋｅＶと比較的低いエネルギーに設定して行う。第２導電層ＣＮＬ２をイオン打ち込みの際のマスクとして機能させ、第１導電層ｃｎｌ１をマスクとして機能させないためである。
これにより、ｐ型薄膜トランジスタＰＴＦＴの形成領域の半導体層ＰＳにおいて、ゲート電極ＧＴと第２導電層ＣＮＬ２との間の領域に、高濃度ｐ型不純物領域（図中（ｐ＋）で示す）が形成され、この高濃度ｐ型不純物領域は、前記第２導電層ＣＮＬ２の輪郭よりも外方にはみ出されて形成される第１導電層ＣＮＬ１の下層に形成されるため、該第１導電層ＣＮＬ１に電気的に接続されて構成されることになる。これにより、ｐ型薄膜トランジスタＰＴＦＴが形成されることになる。
一方、ｎ型薄膜トランジスタＮＴＦＴの形成領域においては、コンタクトホールＴＨの形成領域が完全に第２導電層ＣＮＬ２によって被われているため、その半導体層ＰＳにはボロン（Ｂ）がイオン打ち込みされることはなく、前工程の状態を維持した構成となっている。
図１１（ｂ）に示すように、基板ＳＵＢ１の表面から、低濃度のボロンを約９０ｋｅＶ程度の高い打ち込みエネルギーでイオン打ち込みする。
これにより、ｎ型薄膜トランジスタＮＴＦＴの形成領域において、その絶縁膜ＩＮを通過させて該ボロンを半導体層ＰＳに打ち込んで低濃度のｐ型チャネル層（図中（Ｐ−）で示す）を形成し、該ｎ型薄膜トランジスタＮＴＦＴのしきい値調整を行うためである。
この場合、前記絶縁膜ＩＮの表面に形成されている第１導電層ＣＮＬ１は該イオン打ち込みの際のマスクとなっている。したがって、該第１導電層ＣＮＬ１の下方の半導体層ＰＳにおいては、これまで形成されてきている低濃度ｎ型チャネル領域（図中（ｎ−）で示す）は残存されることなる。
一方、ｐ型薄膜トランジスタＰＴＦＴの形成領域において、その絶縁膜ＩＮの表面には第１導電層ＣＮＬ１が形成されているため、この第１導電層ＣＮＬ１の下方の半導体層ＰＳにはボロンが打ち込まれることはなく、既にしきい値の設定がなされている低濃度ｎ型チャネル領域はそのまま残存され、該低濃度ｎ型チャネル領域と前記各高濃度ｐ型不純物領域との間に低濃度ｐ型チャネル領域（図中（ｐ−）で示す）が形成されるに留まる。この低濃度ｐ型チャネル領域の上方には前記第１導電層が形成されていないからである。
図１１（ｃ）に示すように、基板ＳＵＢ１の表面にたとえば樹脂を塗布して保護膜ＰＡＳを形成する。そして、前記保護膜ＰＡＳにコンタクトホールＴＨを形成し、薄膜トランジスタのソース電極ＳＴの一部を露出させる。
前記コンタクトホールＴＨをも被ってたとえばＩＴＯ膜からなる透明導電層を形成し、フォトエッチング工程を経ることによって前記ソース電極ＳＴと電気的に接続された画素電極ＰＸを形成する。
〈その他の実施例〉
上述した各実施例では、基板ＳＵＢ１はたとえばガラス材としたものである。しかし、これに限定されることはなく、石英ガラスあるいはプラスチックのような絶縁材であってもよい。石英ガラスを用いた場合、プロセス温度を高くでき、いわゆるゲート絶縁膜（絶縁膜ＧＩ）の緻密化を図ることができる。プラスチックを用いた場合、軽量かつ耐衝撃性に優れた基板として構成することができる。また、基板ＳＵＢ１の上面に形成した下地層ＦＫＬは、シリコン酸化膜に限らず、シリコン窒化膜、あるいはシリコン酸化膜とシリコン窒化膜との積層膜で構成するようにしてもよい。
また、ポリシリコン層を形成する際のアモルファスシリコンの結晶化法は、上述した方法に限定されず、たとえば、熱アニールによる固相成長法を用いるようにしてもよい。また、熱アニールとレーザアニールとを組み合わせるようにしてもよい。このようにして熱アニール法を用いることによってポリシリコン層の平坦性を向上させることができる。
また、上述した各実施例では半導体層としてポリシリコン層を用いたが、アモルファスシリコン層、あるいは微結晶シリコン層であってもよい。また、触媒化学気相成長あるいは反応熱ＣＶＤ法を用いて直接に成膜されたポリシリコン層であってもよい。さらには酸化物半導体層であってもよい。
また、上述した各実施例では、下層導電層ＣＮＬ１としてタングステンを用いたものであるが、これに限定されることはなく、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｃｒ、Ｍｏ、ＭｏＷ、Ｔａ、Ｎｂの何れかの金属、あるいはこれらの合金であってもよい。
また、上述した各実施例では、画素電極ＰＸとしてＩＴＯ（Indium Tin Oxide）を用いたものであるが、これに限定されることはなく、たとえば、ＺｎＯ系の透明導電層によって形成してもよい。
上述した実施例では、表示装置の一実施例として液晶表示装置を例に挙げたものである。しかし、たとえばＯＬＥＤ（有機発光ダイオード）を用いた表示装置にも適用できることはもちろんである。
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
本発明による表示装置の製造方法が適用される当該表示装置に形成されるＣＭＯＳトランジスタの一実施例を示す構成図である。 本発明による表示装置の製造方法が適用される当該表示装置の全体を示す等価回路図である。 本発明による表示装置の製造方法が適用される当該表示装置の画素の一実施例を示す構成図である。 本発明による表示装置の製造方法の一実施例を示す工程図で、図５、図６とで全体の工程を示した図である。 本発明による表示装置の製造方法の一実施例を示す工程図で、図４、図６とで全体の工程を示した図である。 本発明による表示装置の製造方法の一実施例を示す工程図で、図４、図５とで全体の工程を示した図である。 本発明による表示装置の製造方法の他の実施例を示す工程図である。 本発明による表示装置の製造方法が適用される当該表示装置の画素の他の実施例を示す構成図である。 本発明による表示装置の製造方法が適用される当該表示装置に形成されるＣＭＯＳトランジスタの他の実施例を示す構成図である。 本発明による表示装置の製造方法の他の実施例を示す工程図で、図１１とで全体の工程を示した図である。 本発明による表示装置の製造方法の他の実施例を示す工程図で、図１２とで全体の工程を示した図である。
符号の説明
ＳＵＢ１……基板、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……容量信号線、ＰＩＸ……画素、ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極、ＬＣ……液晶、Ｃｓｔｇ……容量素子、ＣＭ……ＣＭＯＳ型薄膜トランジスタ、Ｖ……走査信号駆動回路、Ｈ……映像信号駆動回路、ＰＳ……半導体層、ＧＩ……絶縁膜（第１絶縁膜）、ＩＮ……絶縁膜（第２絶縁膜）、ＤＤ……ドレイン領域、ＣＨ……チャネル領域、ＳＤ……ソース領域、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＰＡＳ……保護膜、ＰＸ……画素電極、ＮＴＦＴ……ｎ型薄膜トランジスタ、ＰＴＦＴ……ｐ型薄膜トランジスタ、ＪＴ……接続電極、ＦＲＧ……フォトレジスト膜、ＣＮＬ……導電層、ＣＮＬ１……下層導電層、ＣＮＬ２……上層導電層。

Claims (12)

  1. 基板上に第１導電型薄膜トランジスタと第２導電型薄膜トランジスタを備える表示装置の製造方法にあって、
    第１導電型薄膜トランジスタと第２導電型薄膜トランジスタの各形成領域に、半導体層、この半導体層を被う第１絶縁膜、この第１絶縁膜上に前記半導体層に交差して配置されるゲート電極が形成され、前記半導体層の前記ゲート電極の下方のチャネル領域の各外側に第１導電型不純物領域が形成されている基板を用意し、
    前記基板上に前記ゲート電極をも被って第２絶縁膜を形成し、前記第１導電型薄膜トランジスタの形成領域において当該ゲート電極を露出させることなく、前記第２導電型薄膜トランジスタの形成領域において当該ゲート電極のうち半導体層と交差する各辺の一部を露出させるようにして、前記第２絶縁膜および第１絶縁膜にドレインおよびソースの各電極の接続用のコンタクトホールを形成する工程と、
    上層導電層に対して下層導電層が該上層導電層の輪郭よりも外方にはみ出した輪郭を有する多層導電層によって、前記第１導電型薄膜トランジスタの形成領域において前記各コンタクトホールを被うように、前記第２導電型薄膜トランジスタの形成領域において前記各コンタクトホールのゲート電極の反対側の一部を被うようにして、ドレインおよびソースの各電極を形成する工程と、
    第２導電型不純物をドープすることによって、前記第２導電型薄膜トランジスタの形成領域の各コンタクトホールの部分において前記電極が形成されていない個所および前記下層導電層のみが形成された個所の半導体層に第２導電型不純物領域を形成する工程とを備えることを特徴とする表示装置の製造方法。
  2. 前記半導体層はポリシリコンから構成されていることを特徴とする請求項１に記載の表示装置の製造方法。
  3. 前記半導体層のゲート電極の下方のチャネル領域の各外側に形成される第１導電型不純物領域は、該チャネル領域の各外側に形成される低濃度第１導電型不純物領域とこれら低濃度第１導電型不純物領域の外側に形成される高濃度第１導電型不純物領域で構成されていることを特徴とする請求項１に記載の表示装置の製造方法。
  4. ドレインおよびソース電極の各電極は、下層導電層および上層導電層の積層体の上面に形成したフォトレジスト膜をマスクとするエッチングによって形成し、上層導電層は該マスクに対して下層導電層よりもサイドエッチングを大きくして形成することを特徴とする請求項１に記載の表示装置の製造方法。
  5. 前記ゲート電極および下層導電層の材料は同一であることを特徴とする請求項１に記載の表示装置の製造方法。
  6. 前記ゲート電極および下層導電層の材料はタングステンまたはその合金で構成されていることを特徴とする請求項５に記載の表示装置の製造方法。
  7. 前記基板上に複数の画素を備え、これら各画素は、ゲート信号線からの走査信号によってオンされる薄膜トランジスタと、このオンされた薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極を備え、
    前記薄膜トランジスタは、前記第１導電型薄膜トランジスタと第２導電型薄膜トランジスタのうちの一方の薄膜トランジスタであることを特徴とする請求項１に記載の表示装置の製造方法。
  8. 前記基板上に、前記各ゲート信号線に走査信号を供給する走査信号駆動回路と、前記各ドレイン信号線に映像信号を供給する映像信号駆動回路を備え、
    前記走査信号駆動回路および映像信号駆動回路に、前記第１導電型薄膜トランジスタと第２導電型薄膜トランジスタが備えられていることを特徴とする請求項７に記載の表示装置の製造方法。
  9. 基板上に第１導電型薄膜トランジスタと第２導電型薄膜トランジスタを備える表示装置の製造方法にあって、
    第１導電型薄膜トランジスタと第２導電型薄膜トランジスタの各形成領域に、ゲート電極、このゲート電極を被う第１絶縁膜、この第１絶縁膜上に前記ゲート電極に交差して配置される半導体層が形成されている基板を用意し、
    前記基板上に前記半導体層をも被って第２絶縁膜を形成し、前記第２絶縁膜にドレインおよびソースの各電極の接続用のコンタクトホールを形成する工程と、
    前記第２絶縁膜をマスクにして第１導電型不純物をドープして前記半導体層に第１導電型不純物領域を形成する工程と、
    上層導電層に対して下層導電層が該上層導電層の輪郭よりも外方にはみ出した輪郭を有する多層導電層を前記第２導電型薄膜トランジスタの形成領域における当該ゲート電極の上方の前記第２絶縁膜上に形成するとともに、前記多層導電層によって、前記第１導電型薄膜トランジスタの形成領域において前記各コンタクトホールを被うように、前記第２導電型薄膜トランジスタの形成領域において前記各コンタクトホールのゲート電極の反対側の一部を被うようにして、ドレインおよびソースの各電極を形成する工程と、
    高濃度の第２導電型不純物をドープすることによって、前記第２導電型薄膜トランジスタの形成領域の各コンタクトホールの部分において前記電極が形成されていない個所および前記下層導電層のみが形成された個所の半導体層に第２導電型不純物領域を形成する工程と、
    低濃度の第２導電型不純物を前記第１導電型薄膜トランジスタのドレイン電極とソース電極の間を通してドープすることによって、前記半導体層に第２導電型領域からなるチャネル領域を形成する工程を備えることを特徴とする表示装置の製造方法。
  10. 前記第２導電型薄膜トランジスタの形成領域における当該ゲート電極の上方の前記第２絶縁膜上に形成される前記多層導電層を、その下層導電層の半導体層と交差する辺部が前記第２絶縁膜の対応する側壁面よりも内側に形成し、
    前記低濃度の第２導電型不純物のドープによって、当該半導体層のチャネル領域の外側にそれぞれ第２導電型領域を形成する工程を有することを特徴とする請求項９に記載の表示装置の製造方法。
  11. 前記基板上に複数の画素を備え、これら各画素は、ゲート信号線からの走査信号によってオンされる薄膜トランジスタと、このオンされた薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極を備え、
    前記薄膜トランジスタは、前記第１導電型薄膜トランジスタと第２導電型薄膜トランジスタのうちの一方の薄膜トランジスタであることを特徴とする請求項９に記載の表示装置の製造方法。
  12. 前記基板上に、前記各ゲート信号線に走査信号を供給する走査信号駆動回路と、前記各ドレイン信号線に映像信号を供給する映像信号駆動回路を備え、
    前記走査信号駆動回路および映像信号駆動回路に、前記第１導電型薄膜トランジスタと第２導電型薄膜トランジスタが備えられていることを特徴とする請求項１１に記載の表示装置の製造方法。
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