TWI807476B - 半導體記憶裝置 - Google Patents

Abstract

實施形態提供一種可提高記憶胞元的特性的半導體記憶裝置。實施形態的半導體記憶裝置包括：積層體，交替地積層有多個導電層與多個絕緣層；以及柱，包含在積層體中沿多個導電層的積層方向延伸的通道層、設於通道層的側面的記憶體層、及設於通道層上且與積層體的上層配線連接的蓋層，通道層自多個導電層中的至少最上層的導電層的高度位置向積層體中延伸，通道層中所含的結晶的粒徑大於蓋層中所含的結晶的粒徑。

Description

半導體記憶裝置

本發明的實施形態是有關於一種半導體記憶裝置。 [相關申請案的參照]

本申請案享有以日本專利申請案2021-152580號（申請日：2021年9月17日）為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。

於三次元非揮發性記憶體中，例如使柱（pillar）貫穿積層有多個導電層的積層體中，於柱與至少一部分導電層的交叉部形成記憶胞元。於記憶胞元中，理想的是具有陡峭的臨限值電壓的分佈，而且可獲得大的胞元電流。

本發明所欲解決之課題在於，提供一種可提高記憶胞元的特性的半導體記憶裝置。 實施形態的半導體記憶裝置包括：積層體，交替地積層有多個導電層與多個絕緣層；以及柱，包含在所述積層體中沿所述多個導電層的積層方向延伸的通道層、設於所述通道層的側面的記憶體層、及設於所述通道層上且與所述積層體的上層配線連接的蓋層，所述通道層自所述多個導電層中的至少最上層的導電層的高度位置向所述積層體中延伸，所述通道層中所含的結晶的粒徑大於所述蓋層中所含的結晶的粒徑。

以下，參照圖式來詳細說明本發明。再者，本發明並不受下述的實施形態而限定。而且，下述實施形態中的構成元件包含本領域技術人員可容易地設想者或者實質上相同者。

（半導體記憶裝置的結構例） 圖1A～圖1D是表示實施形態的半導體記憶裝置1的結構的一例的剖面圖。圖1A是表示半導體記憶裝置1的柱PL的整體結構的剖面圖。圖1B是選擇閘極線SGD0、選擇閘極線SGD1附近的柱PL的放大剖面圖，圖1C是字元線WL附近的柱PL的放大剖面圖，圖1D是選擇閘極線SGS0、選擇閘極線SGS1附近的柱PL的放大剖面圖。

如圖1A所示，半導體記憶裝置1包括源極線SL、積層體LM、絕緣層51～絕緣層53以及位元線BL。再者，本說明書中，將朝向位於源極側的源極線SL的方向設為半導體記憶裝置1的下方向，將朝向位於汲極側的位元線BL的方向設為半導體記憶裝置1的上方向。

作為導電膜的源極線SL被設於積層體LM的下方位置，是自下方側起依序積層有下部源極線DSLb、中間源極線BSL及上部源極線DSLt的積層膜。該些下部源極線DSLb、中間源極線BSL及上部源極線DSLt例如為導電性的多晶矽層等。

積層體LM具有多個字元線WL及多個選擇閘極線SGD、SGS與多個絕緣層OL逐層交替地積層的結構。選擇閘極線SGD於最上層的字元線WL的更上層設有一個以上，選擇閘極線SGS於最下層的字元線WL的更下層設有一個以上。

多個作為導電層的字元線WL及多個作為導電層的選擇閘極線SGD、選擇閘極線SGS例如為鎢層或鉬層等。絕緣層OL例如為氧化矽層等。

再者，圖1A的示例中，於積層體LM內設有五個字元線WL。而且，自字元線WL側起依序設有兩個選擇閘極線SGD1、SGD0。而且，自源極線側起依序設有兩個選擇閘極線SGS1、SGS0。然而，字元線WL及選擇閘極線SGD、選擇閘極線SGS的層數並不取決於圖1A的示例而為任意。

於積層體LM上，依序積層有絕緣層51～絕緣層53。於絕緣層53中，設有相當於層體LM的上層配線的位元線BL。絕緣層51～絕緣層53例如為氧化矽層等，位元線BL為金屬層。

於積層體LM中，設有多個板狀接觸部LI，所述多個板狀接觸部LI於積層體LM中沿積層體LM的各層的積層方向延伸，並且在沿著作為第一方向的X方向的方向上延伸，所述第一方向沿著積層體LM的各層。多個板狀接觸部LI在與X方向交叉的作為第二方向的Y方向上，在彼此隔開的位置貫穿絕緣層52、絕緣層51、積層體LM及上部源極線DSLt而到達中間源極線BSL。如此，積層體LM在Y方向上由多個板狀接觸部LI予以分割。

於板狀接觸部LI的側壁，設有氧化矽層等的絕緣層54。於絕緣層54的內側，填充有鎢層等的導電層21。板狀接觸部LI的導電層21藉由未圖示的插塞等而連接於上層配線。而且，導電層21的下端部連接於中間源極線BSL。

藉由以上的結構，板狀接觸部LI例如作為源極線接觸部發揮功能。但是，亦可取代板狀接觸部LI，而由不具有作為源極線接觸部的功能的絕緣層等在Y方向上分割積層體LM。

在沿Y方向鄰接的兩個板狀接觸部LI之間，設有分離層SHE，所述分離層SHE貫穿選擇閘極線SGD0、選擇閘極線SGD1，且在沿著X方向的方向上延伸。分離層SHE例如包含氧化矽層等的絕緣層，藉由貫穿包含積層體LM的最上層的導電層的一個以上的導電層，從而在兩個板狀接觸部LI之間將該些導電層朝Y方向分離而劃分為選擇閘極線SGD的圖案。

而且，於兩個板狀接觸部LI之間，自積層體LM的積層方向觀察例如呈鋸齒狀地分散設有多個柱PL。柱PL是包含通道層CN、蓋層CP、記憶體層ME及芯層CR而構成，貫穿絕緣層51、積層體LM、上部源極線DSLt及中間源極線BSL而到達下部源極線DSLb。

作為第二區域的通道層CN於積層體LM中沿積層體LM的積層方向延伸。更具體而言，通道層CN自積層體LM的至少最上層的選擇閘極線SGD0的高度位置向積層體LM中延伸，並到達下部源極線DSLb為止。

作為第一區域的蓋層CP被設於通道層CN上。即，蓋層CP自較積層體LM的最上層的選擇閘極線SGD0高的位置到達柱PL的上端部為止。

通道層CN及蓋層CP為矽層等的半導體層。通道層CN中所含的矽等的結晶例如具有較蓋層CP中所含的矽等的結晶大的粒徑。

此種結晶的粒徑的比較例如基於結晶的平均粒徑。結晶的平均粒徑例如是將各個結晶的最大徑設為各個結晶的粒徑，並對每單位體積存在的結晶的粒徑進行平均所得。

通道層CN中的結晶例如平均粒徑為100 nm，更佳的是，通道層CN可為大致單晶的矽層。蓋層CP的平均粒徑小於100 nm，蓋層CP例如可為平均粒徑為20 nm以下的多晶矽層等。蓋層CP亦可為多晶矽與非晶矽混合存在的層。

而且，於蓋層CP的結晶中擴散有砷等的摻雜物DPa，蓋層CP於其上端部經由設於絕緣層53、絕緣層52中的插塞CH而連接於位元線BL。藉由於蓋層CP中擴散有摻雜物DPa，從而可降低蓋層CP與插塞CH的接觸電阻。但是，蓋層CP中的摻雜物DPa除了砷以外，例如亦可為磷等其他的N型雜質。

於柱PL的中心部，設有沿積層體LM的積層方向延伸的作為芯材的芯層CR，所述通道層CN是以覆蓋芯層CR的側面及下端部的方式而設。芯層CR的上端部的高度位置例如與通道層CN的上端部的高度位置不同，芯層CR的上端部例如突出至蓋層CP內。芯層CN例如為氧化矽層等的絕緣層。

覆蓋芯層CR的通道層CN的層厚較佳為例如5 nm以下。藉此，可使空乏層較相當於閘極長度的通道層CN的積層方向的長度薄，從而可抑制短通道效應。

記憶體層ME被設於通道層CN的側面。更具體而言，如圖1B～圖1D所示，記憶體層ME具有自柱PL的外周側起依序積層有阻障絕緣層BK、電荷蓄積層CT及隧道絕緣層TN的積層結構。阻障絕緣層BK及隧道絕緣層TN例如為氧化矽層等，電荷蓄積層CT例如為氮化矽層或氮氧化矽層等。

如上所述，記憶體層ME覆蓋通道層CN的側面而到達下部源極線DSLb為止，且亦覆蓋通道層CN的下端部。但是，記憶體層ME未設於源極線SL內的中間源極線BSL的深度位置，中間源極線BSL與通道層CN接觸。藉此，通道層CN於側面經由中間源極線BSL而連接於源極線SL。

藉由以上的結構，於柱PL的側面，形成有分別排列於字元線WL的高度位置的多個記憶胞元MC。如此，半導體記憶裝置1例如構成為三次元地配置有記憶胞元MC的三次元非揮發性記憶體。

圖1C表示於柱PL側面的與字元線WL相向的高度位置形成有記憶胞元MC的情況。藉由經由字元線WL來施加規定的電壓等，從而對記憶胞元MC進行資料的寫入及讀出。

即，當對記憶胞元MC寫入“H”位準資料時，對所連接的字元線WL施加寫入電壓。此時，對通道層CN供給接地電位而形成通道，通道中的電子穿過隧道絕緣層TN而注入並蓄積於電荷蓄積層CT中。藉此，記憶胞元MC的臨限值電壓Vth上升，成為寫入有“H”位準資料的狀態。

當對記憶胞元MC寫入“L”位準資料時，藉由將通道層CN的通道設為浮動狀態，從而不對電荷蓄積層CT注入電子，而維持記憶胞元MC的臨限值電壓Vth仍為低的、寫入有“L”位準資料的狀態。

當自記憶胞元MC讀出資料時，對所連接的字元線WL施加讀出電壓。讀出電壓是保持有“L”位準資料的記憶胞元MC導通，保持有“H”位準資料的記憶胞元MC不導通的電壓。因此，若胞元電流流經位元線BL，則意味著“L”位準資料被讀出，若胞元電流未流經位元線BL，則意味著“H”位準資料被讀出。

如圖1B所示，於柱PL的側面，在與選擇閘極線SGD0、選擇閘極線SGD1相向的高度位置分別形成有選擇閘極STD0、選擇閘極STD1。而且，如圖1D所示，於柱PL的側面，在與選擇閘極線SGS0、選擇閘極線SGS1相向的高度位置分別形成有選擇閘極STS0、選擇閘極STS1。

藉由經由選擇閘極線SGD、選擇閘極線SGS來施加規定的電壓，從而選擇閘極STD、選擇閘極STS導通或斷開，該些選擇閘極STD、選擇閘極STS所屬的柱PL的記憶胞元MC成為選擇狀態或非選擇狀態。

積層體LM例如包括呈階梯狀地引出有多個字元線WL及選擇閘極線SGD、選擇閘極線SGS的未圖示的階梯部。階梯部的各個字元線WL及選擇閘極線SGD、選擇閘極線SGS經由未圖示的上層配線而連接於周邊電路。柱PL的記憶胞元MC經由所述位元線BL而連接於周邊電路。

周邊電路例如包括未圖示的電晶體等而設於積層體LM的下方或上方等。藉由控制對字元線WL及選擇閘極線SGD、選擇閘極線SGS施加的電壓，從而周邊電路有助於記憶胞元MC及選擇閘極STD、選擇閘極STS的動作。而且，周邊電路對流經位元線BL的胞元電流進行感測而讀出來自記憶胞元MC的資料。

（半導體記憶裝置的製造方法） 接下來，使用圖2A～圖5F來說明實施形態的半導體記憶裝置1的製造方法的示例。圖2A～圖5F是表示實施形態的半導體記憶裝置1的製造方法的流程的一例的、沿著Y方向的剖面圖。

如圖2A所示，依序形成下部源極線DSLb、中間層SCN及上部源極線DSLt。中間層SCN例如為氮化矽層等的犧牲層，隨後被置換為導電性的多晶矽層等而形成中間源極線BSL。

而且，於上部源極線DSLt上，形成逐層交替地積層有多個絕緣層NL與多個絕緣層OL的積層體LMs。絕緣層NL例如為氮化矽層等的犧牲層，隨後被置換為鎢層或鉬層等而形成字元線WL及選擇閘極線SGD、選擇閘極線SGS。於積層體LMs上形成絕緣層51。

如圖2B所示，形成記憶體孔（memory hole）MH，所述記憶體孔MH貫穿絕緣層51、積層體LMs、上部源極線DSLt及中間層SCN而到達下部源極線DSLb。

如圖2C所示，於記憶體孔MH的側壁及底面，形成依序積層有阻障絕緣層BK、電荷蓄積層CT及隧道絕緣層TN（參照圖1B～圖1D）的記憶體層ME。記憶體層ME亦形成於絕緣層51的上表面。

而且，於記憶體孔MH的側壁及底面，經由記憶體層ME而形成通道層CNa。通道層CNa為隨後經結晶化而成為通道層CN的非晶矽層等。通道層CNa亦經由記憶體層ME而形成於絕緣層51的上表面。

而且，利用芯層CRs來填充記憶體孔MH的通道層CNa內側。芯層CRs例如為氧化矽層等的犧牲層，於隨後的步驟中被去除。芯層CRs亦經由通道層CNa及記憶體層ME而形成於絕緣層51的上表面。

如圖2D所示，對芯層CRs進行蝕刻，而自絕緣層51的上表面及記憶體孔MH的上表面予以去除。藉此，通道層CNa露出於絕緣層51的上表面。而且，芯層CRs的上端部將位於記憶體孔MH內的規定深度，於芯層CRs的上方形成凹部RCc。

記憶體孔MH內的凹部RCc例如是藉由在絕緣層51上表面的芯層CRs被去除後，仍持續規定時間的過蝕刻（over etching）而獲得。

如圖2E所示，形成覆蓋絕緣層51上表面的通道層CNa的蓋層CPs。蓋層CPs例如為非晶矽層等的犧牲層，於隨後的步驟中被去除。蓋層CPs亦填充於記憶體孔MH內的凹部RCc中。

如圖2F所示，例如藉由退火處理等來使通道層CNa及蓋層CPs結晶化，從而形成通道層CN。於退火處理時，為了促進結晶化，例如亦可並用金屬誘發橫向結晶化（Metal Induced Lateral Crystallization，MILC）技術等。

再者，於此時間點，於上部源極線DSLt及下部源極線DSLb的深度位置，通道層CNa被記憶體層ME覆蓋，例如不與作為多晶矽層等的上部源極線DSLt及下部源極線DSLb接觸。因此，易獲得相對較均質的大致單晶的通道層CN。

如圖3A所示，對通道層CN及記憶體層ME進行蝕刻而自絕緣層51的上表面予以去除。藉此，絕緣層51的上表面露出。而且，此時，於記憶體孔MH內，通道層CN及芯層CRs亦受到蝕刻。藉此，通道層CN及芯層CRs的上端部位於記憶體孔MH內的規定深度，於通道層CN及芯層CRs的上方形成凹部RCm。

記憶體孔MH內的凹部RCm例如是藉由在絕緣層51上表面的通道層CN被去除後，仍持續規定時間的過蝕刻而獲得。此時，對過蝕刻時間等進行控制，以將通道層CN及芯層CRs的上端部維持在較至少積層體LMs的最上層的絕緣層NL為上方的高度位置。

如圖3B所示，形成覆蓋絕緣層51的上表面的側牆（side wall）層SW。側牆層SW亦以覆蓋記憶體孔MH的側壁的方式而形成於記憶體孔MH上端部的凹部RCm內，於後述的通道層CN的纖薄化（slimming）處理中保護記憶體層ME。側牆層SW例如為非晶矽層等。再者，藉由控制處理時間等來調整側牆層SW的層厚，以使凹部RCm不會完全堵塞。

如圖3C所示，藉由濕式蝕刻或者等向性乾式蝕刻等來去除記憶體孔MH內的芯層CRs，並且使通道層CN薄層化。此時，藉由側牆層SW，記憶體孔MH側壁的記憶體層ME受到保護。再者，較佳為進行所述纖薄化處理，以使通道層CN的層厚例如成為5 nm以下。

如此，藉由一開始形成厚膜的通道層CNa而進行退火處理等，從而容易促進通道層CNa的結晶化。而且，藉由使經結晶化的通道層CN纖薄化，從而如上所述，可使空乏層較閘極長度薄，從而可抑制短通道效應。

如圖3D所示，於芯層CRs被去除而通道層CN被纖薄化所產生的記憶體孔MH內的空隙中，填充絕緣層等而形成芯層CR。此時，芯層CR上端部的高度位置亦可不與通道層CN上端部的高度位置相等，例如芯層CR的上端部亦可較通道層CN的上端部而位於上方。

如圖3E所示，形成覆蓋絕緣層51上表面的側牆層SW的蓋層CPa。蓋層CPa為在隨後經結晶化而成為蓋層CP的非晶矽層等。蓋層CPa亦填充於記憶體孔MH上端部的凹部RCm內。

如圖3F所示，對蓋層CPa及側牆層SW進行蝕刻而自絕緣層51的上表面予以去除。此時，進行控制，以抑制過蝕刻量，而使記憶體孔MH內的蓋層CPa及側牆層SW不會被去除。

如圖4A所示，例如藉由退火處理等來使剩餘的蓋層CPa及側牆層SW結晶化，而形成蓋層CP。蓋層CP中的結晶化的程度可不如所述通道層CN那麼高，蓋層CP例如可為多晶矽層等。亦可於蓋層CP的一部分殘留非晶矽的層。

再者，若芯層CR上端部的高度位置例如較最上層的絕緣層NL處於下方，則在隨後成為選擇閘極線SGD0的最上層的絕緣層NL的高度位置，通道層CN的內側會被蓋層CP填埋，而不會形成為圓環狀。如上所述，使芯層CR上端部例如自通道層CN上端部突出，因此可抑制通道層CN的此種形成不良。

例如使砷等的N型的摻雜物DPa擴散於所形成的蓋層CP中。如上所述，摻雜物DPa例如亦可為磷等的雜質。

藉此，形成柱PL。但是，於此時間點，柱PL的通道層CN的側面及下端部亦被記憶體層ME覆蓋。

如圖4B所示，於絕緣層51上形成絕緣層52。而且，形成狹縫ST，所述狹縫ST貫穿絕緣層52、絕緣層51、積層體LMs及上部源極線DSLt而到達中間層SCN。狹縫ST亦於積層體LMs內在沿著X方向的方向上延伸。

如圖4C所示，於狹縫ST的面對Y方向的側壁形成絕緣層54s。絕緣層54s例如為氧化矽層等，成為後述的置換（replace）處理中的保護層。

如圖4D所示，自狹縫ST的上部注入熱磷酸等的去除液，將露出於狹縫ST的底面的中間層SCN予以去除。藉此，於上部源極線DSLt與下部源極線DSLb之間形成空隙GPs，柱PL最外周的記憶體層ME的側面露出至空隙GPs內。

此時，藉由狹縫ST側壁的絕緣層54s來抑制去除液流入積層體LMs內，從而積層體LMs內的絕緣層NL不會被去除。

如圖4E所示，自狹縫ST的上部依序注入去除氧化矽層及氮化矽層等的去除液，自露出於空隙GPs內的記憶體層ME的外周側開始依序去除阻障絕緣層BK、電荷蓄積層CT及隧道絕緣層TN。藉此，通道層CN的側面露出至空隙GPs內。

如圖4F所示，自狹縫ST的上部注入成為多晶矽等的原料的原料氣體，利用多晶矽層等來填充空隙GPs內而形成中間源極線BSL。

藉此，形成包含下部源極線DSLb、中間源極線BSL及上部源極線DSLt的源極線SL。而且，柱PL的通道層CN成為於側面連接於源極線SL的狀態。

再者，如圖4D～圖4F所示般去除中間層SCN而形成中間源極線BSL的處理亦稱作源極線SL中的置換處理。

如圖5A所示，去除狹縫ST側壁的絕緣層54s。

如圖5B所示，自狹縫ST的上部注入熱磷酸等的去除液，將露出於狹縫ST的側面的積層體LMs內的絕緣層NL予以去除。藉此，形成於多個絕緣層OL間具有空隙GPw的積層體LMg。

如圖5C所示，自狹縫ST的上部注入成為導電體等的原料的原料氣體，利用導電層來填充空隙GPw內而形成字元線WL及選擇閘極線SGD、選擇閘極線SGS。藉此，形成積層有多個字元線WL及選擇閘極線SGD、選擇閘極線SGS的積層體LM。

再者，如圖5B～圖5C所示般去除絕緣層NL而形成字元線WL等的處理亦稱作積層體LM中的置換處理。

如圖5D所示，於狹縫ST的側壁形成絕緣層54，利用導電層21來填充絕緣層54的內側而形成板狀接觸部LI。但是，亦可整體上利用絕緣層來填充狹縫ST內而形成不作為源極線接觸部發揮功能的板狀構件。此時，狹縫ST是專為用於源極線SL及積層體LM的置換處理而形成。

如圖5E所示，為了形成分離層SHE，而形成槽GR，所述槽GR貫穿絕緣層52、絕緣層51及選擇閘極線SGD0、選擇閘極線SGD1，並在沿著X方向的方向上延伸。換言之，使槽GR貫穿積層體LM內的導電層中的欲作為選擇閘極線SGD發揮功能的導電層，而分離為多個選擇閘極線SGD的圖案。

如圖5F所示，於槽GR內填充絕緣層而形成分離層SHE。

隨後，於絕緣層52上形成絕緣層53，並形成貫穿絕緣層53、絕緣層52而與柱PL的蓋層CP連接的插塞CH、及連接於插塞CH的位元線BL等。

藉由以上步驟，製造實施形態的半導體記憶裝置1。

（概括） 三次元非揮發性記憶體等的半導體記憶裝置中，因臨限值電壓的分佈變寬（broad）造成的記憶胞元的動作不良、及因胞元電流小造成的資料的讀出不良等的改善成為課題。而且，亦產生了下述課題，即，擴散於蓋層中的摻雜物例如到達源極側的選擇閘極的深度位置，而導致選擇閘極的斷開特性發生惡化或產生偏差。

根據實施形態的半導體記憶裝置1，通道層CN中所含的結晶的粒徑大於蓋層CP中所含的結晶的粒徑，且平均粒徑例如為100 nm以上。藉此，可提高記憶胞元MC的特性。

具體而言，藉由通道層CN的結晶性提高，可降低通道層CN的電阻，提高作為載子的電子的移動度。而且，可降低通道層CN中的結晶缺陷，從而難以於通道層CN內產生電子的散射及捕獲。

藉由抑制通道層CN內的電子的散射及捕獲，從而在相同的柱PL內鄰接的記憶胞元MC間，對彼此的臨限值電壓Vth造成的影響變少，臨限值電壓Vth的分佈變得陡峭，從而可提高寫入特性。

而且，胞元電流易於通道層CN內流動，並且於通道層CN內衰減的現象得到抑制。因此，流經位元線BL的胞元電流的量增大而容易被感測，從而可提高記憶胞元MC的讀出特性。

根據實施形態的半導體記憶裝置1，於半導體層內存在包含通道層CN與蓋層CP的、結晶粒徑不同的兩個區域，結晶粒徑更大的區域自至少最上層的選擇閘極線SGD0的高度位置向積層體LM中延伸。

此處，砷等的摻雜物DPa具有沿著結晶中的粒界而擴散的特性。因此，因通道層CN與蓋層CP的界面偏析，導致摻雜物DPa向結晶性高而粒界等的影響少的通道層CN側擴散的現象得到抑制。

因而，可提高選擇閘極STD的斷開特性，而且，可抑制斷開特性的偏差。而且，可使選擇閘極STD更切實地導通/斷開，因此即便削減選擇閘極STD的數量，亦可確保半導體記憶裝置1的動作的可靠性。進而，亦可取代選擇閘極STD而增加記憶胞元MC的數量，從而提高半導體記憶裝置1的記憶容量。

根據實施形態的半導體記憶裝置1，覆蓋芯層CR的側面的通道層CN的層厚例如為5 nm以下。藉此，可抑制短通道效應。

根據實施形態的半導體記憶裝置1，記憶體層ME覆蓋源極線SL內的除了中間源極線BSL的深度位置以外的通道層CN的側面及下端部，通道層CN於側面與源極線SL連接。藉由採用此種與源極線SL的連接方式，可在利用記憶體層ME來覆蓋通道層CNa的側面及下端部的狀態下使通道層CNa結晶化。藉此，可進一步提高通道層CN的結晶性。

（變形例） 接下來，使用圖6來說明實施形態的變形例的半導體記憶裝置2。變形例的半導體記憶裝置2與所述實施形態的不同之處在於，於通道層CNc中擴散有規定的摻雜物DPc。

圖6是表示實施形態的變形例的半導體記憶裝置2的結構的一例的剖面圖。圖6與所述實施形態的圖1A同樣，表示沿著Y方向的剖面。再者，於圖6中，對於與所述實施形態的半導體記憶裝置1同樣的結構附上同樣的符號並省略其說明。

如圖6所示，半導體記憶裝置2的柱PLc包括於積層體LM中沿各層的積層方向延伸的通道層CNc。於通道層CNc的結晶中例如擴散有碳等的摻雜物DPc。通道層CNc的結晶中的摻雜物DPc的體積密度例如為3×10 ¹⁸原子/cm ³以上且5×10 ²⁰原子/cm ³以下。

但是，通道層CNc中的摻雜物DPc除了碳以外，例如亦可為氧或氮等的雜質。

通道層CNc的所述以外的結構及柱PLc的所述以外的結構與所述實施形態的通道層CN及柱PL同樣。

包含所述摻雜物DPc的通道層CNc例如可藉由下述方式而形成，即，在所述實施形態的圖2C的處理中，在記憶體孔MH內形成有通道層CNa的時機、且形成芯層CRs之前的時機，使摻雜物DPc擴散至通道層CNa中。

根據變形例的半導體記憶裝置1，於通道層CNc的結晶中包含碳、氮及氧中的至少任一種摻雜物DPc，結晶中的摻雜物DPc的體積密度例如為3×10 ¹⁸原子/cm ³以上且5×10 ²⁰原子/cm ³以下。

擴散至通道層CNc中的碳、氮、氧等的摻雜物DPc具有抑制擴散至蓋層CP中的砷等的摻雜物DPa擴散到通道層CNc中的效果。因而，可進一步提高選擇閘極STD的斷開特性，而且，可進一步抑制斷開特性的偏差。

而且，於半導體記憶裝置2的製造步驟中，藉由使碳、氮、氧等的摻雜物DPc擴散至結晶化前的通道層CNa中，亦能期待促進通道層CNa的結晶化的效果。

根據變形例的半導體記憶裝置1，除此以外，起到與所述實施形態的半導體記憶裝置1同樣的效果。

（其他變形例） 所述實施形態及變形例中，半導體記憶裝置1、半導體記憶裝置2包括積層體LM，所述積層體LM包含為鎢層等金屬層的字元線WL以及選擇閘極線SGD、選擇閘極線SGS，以作為導電層。然而，積層體的導電層亦可為多晶矽層等包含矽材料的層。此時，自一開始便形成積層有包含矽材料的層的積層體，不包含置換處理而製造半導體記憶裝置。

所述實施形態及變形例中，半導體記憶裝置1、半導體記憶裝置2包括含有一個積層體LM的一級（Tier）（一階）結構。然而，半導體記憶裝置亦可包括兩級以上的結構。

所述實施形態及變形例中，半導體記憶裝置1、半導體記憶裝置2於積層體LM的下方或上方包括周邊電路。然而，半導體記憶裝置亦可包括設於與積層體相同的層級的周邊電路。

在積層體LM的下方設置周邊電路的情況下，可於矽基板等的半導體基板上形成包含電晶體的周邊電路，於周邊電路的上方依序形成源極線SL及積層體LM等，從而獲得半導體記憶裝置1、半導體記憶裝置2。

於積層體LM的上方設置周邊電路的情況下，可於支持基板上形成源極線SL及積層體LM，並使設有周邊電路的半導體基板貼合於積層體LM的上方，藉此來獲得半導體記憶裝置1、半導體記憶裝置2。

在將積層體與周邊電路設於相同的層級的情況下，可於半導體基板上形成積層體，並於其外緣部形成周邊電路。

對本發明的若干實施形態進行了說明，但該些實施形態是作為示例而提示，並不意圖限定發明的範圍。該些新穎的實施形態能以其他的各種形態來實施，在不脫離發明主旨的範圍內可進行各種省略、替換、變更。該些實施形態或其變形包含在發明的範圍或主旨內，並且包含在申請專利範圍所記載的發明及其均等的範圍內。

1、2:半導體記憶裝置 21:導電層 51～54、54s、NL、OL:絕緣層 BK:阻障絕緣層 BL:位元線 BSL:中間源極線 CH:插塞 CN、CNa、CNc:通道層 CP、CPa、CPs:蓋層 CR、CRs:芯層 CT:電荷蓄積層 DPa、DPc:摻雜物 DSLb:下部源極線 DSLt:上部源極線 GPs、GPw:空隙 GR:槽 LI:板狀接觸部 LM、LMg、LMs:積層體 MC:記憶胞元 ME:記憶體層 MH:記憶體孔 PL、PLc:柱 RCc、RCm:凹部 SCN:中間層 SGD0、SGD1、SGS0、SGS1:選擇閘極線 SHE:分離層 SL:源極線 ST:狹縫 STD0、STD1、STS0、STS1:選擇閘極 SW:側牆層 TN:隧道絕緣層 WL:字元線

圖1A～圖1D是表示實施形態的半導體記憶裝置的結構的一例的剖面圖。 圖2A～圖2F是表示實施形態的半導體記憶裝置的製造方法的流程的一例的、沿著Y方向的剖面圖。 圖3A～圖3F是表示實施形態的半導體記憶裝置的製造方法的流程的一例的、沿著Y方向的剖面圖。 圖4A～圖4F是表示實施形態的半導體記憶裝置的製造方法的流程的一例的、沿著Y方向的剖面圖。 圖5A～圖5F是表示實施形態的半導體記憶裝置的製造方法的流程的一例的、沿著Y方向的剖面圖。 圖6是表示實施形態的變形例的半導體記憶裝置的結構的一例的剖面圖。

1:半導體記憶裝置 21:導電層 51～54、OL:絕緣層 BL:位元線 BSL:中間源極線 CH:插塞 CN:通道層 CP:蓋層 CR:芯層 DPa:摻雜物 DSLb:下部源極線 DSLt:上部源極線 LI:板狀接觸部 LM:積層體 ME:記憶體層 PL:柱 SGD0、SGD1、SGS0、SGS1:選擇閘極線 SHE:分離層 SL:源極線 WL:字元線

Claims (18)

1. 一種半導體記憶裝置，包括：積層體，交替地積層有多個導電層與多個絕緣層；以及柱，包含在所述積層體中沿所述多個導電層的積層方向延伸的通道層、設於所述通道層的側面的記憶體層、及設於所述通道層上且與所述積層體的上層配線連接的蓋層，所述通道層自所述多個導電層中的至少最上層的導電層的高度位置向所述積層體中延伸，所述通道層中所含的結晶的粒徑大於所述蓋層中所含的結晶的粒徑，其中所述通道層的所述結晶的平均粒徑為100nm以上。
2. 如請求項1所述的半導體記憶裝置，其中於所述通道層的所述結晶中包含碳、氮及氧中的至少任一種摻雜物。
3. 如請求項2所述的半導體記憶裝置，其中所述通道層的所述結晶中的所述摻雜物的體積密度為3×10¹⁸原子/cm³以上且5×10²⁰原子/cm³以下。
4. 如請求項1所述的半導體記憶裝置，其中在所述蓋層的所述結晶中包含砷及磷中的至少任一種摻雜物。
5. 如請求項1所述的半導體記憶裝置，其中所述柱包含沿所述積層方向延伸的絕緣性的芯材， 由所述記憶體層與所述芯材夾著的所述通道層的層厚為5nm以下。
6. 如請求項5所述的半導體記憶裝置，其中所述芯材的上端部的高度位置與所述通道層的上端部的高度位置不同。
7. 如請求項5所述的半導體記憶裝置，其中所述芯材的上端部突出至所述蓋層內。
8. 如請求項1所述的半導體記憶裝置，其中在所述積層體的下方，更包括在沿著所述多個導電層的方向上延伸的導電膜，所述柱的下端部向所述導電膜延伸。
9. 如請求項8所述的半導體記憶裝置，其中所述通道層在側面連接於所述導電膜。
10. 如請求項9所述的半導體記憶裝置，其中所述記憶體層覆蓋所述通道層的下端部。
11. 如請求項9所述的半導體記憶裝置，其中所述記憶體層覆蓋所述導電膜內的除了規定的深度位置以外的所述通道層的側面及下端部。
12. 如請求項1所述的半導體記憶裝置，更包括：分離層，貫穿所述多個導電層的至少最上層的導電層，在沿著所述多個導電層的第一方向上延伸，將所貫穿的所述導電層分離向與所述第一方向相交的第二方向。
13. 一種半導體記憶裝置，包括：積層體，交替地積層有多個導電層與多個絕緣層；以及柱，包含在所述積層體中沿所述多個導電層的積層方向延伸的半導體層，所述半導體層包含：第一區域，自較所述多個導電層中的最上層的導電層高的位置到達所述柱的上端部；以及第二區域，自至少所述最上層的導電層的高度位置向所述積層體中延伸，且所述第二區域中所含的結晶的粒徑大於所述第一區域中的所述結晶的粒徑，其中所述第二區域中的所述結晶的平均粒徑為100nm以上。
14. 如請求項13所述的半導體記憶裝置，其中在所述第二區域的所述結晶中包含碳、氮及氧中的至少任一種摻雜物。
15. 如請求項14所述的半導體記憶裝置，其中所述第二區域的所述結晶中的所述摻雜物的體積密度為3×10¹⁸原子/cm³以上且5×10²⁰原子/cm³以下。
16. 如請求項13所述的半導體記憶裝置，其中在所述第一區域的所述結晶中包含砷及磷中的至少任一種摻雜物。
17. 如請求項13所述的半導體記憶裝置，其中所述柱包含沿所述積層方向延伸的絕緣性的芯材， 覆蓋所述芯材的側面的所述半導體層的層厚為5nm以下。
18. 如請求項17所述的半導體記憶裝置，其中所述芯材的上端部的高度位置與所述第一區域和所述第二區域的邊界部分的高度位置不同。