JP5114218B2 - 周波数補正回路及びこれを用いた時計装置 - Google Patents

Description

本発明は、時計機能を有する大規模集積回路（以下「ＬＳＩ」という。）等に搭載され、水晶発振回路等から出力された周波数３２．７６８ｋＨｚ等のクロック信号を補正する周波数補正回路と、これを用いた時計装置に関するものである。

従来、周波数補正回路を有する時計装置に関する技術としては、例えば、次のような文献に記載されるものがあった。

特開平７−１５４２４３号公報

特許文献１には、時計用発振回路の発振周波数偏差を補正し、発振周波数調整用トリマコンデンサを不要にするための電子式時計装置並びに補正値決定装置及び方法に関する技術が記載されている。

この特許文献１に記載されているように、従来、水晶発振回路から出力される周波数３２．７６８ｋＨｚのクロック信号をｐｐｍ（＝１／百万）のオーダで補正する周波数補正回路として、ＬＳＩ外部に外付けするコンデンサにトリマコンデンサを使用して補正する技術が主流であった。しかし、最近は、不揮発性メモリ等がＬＳＩに搭載されることが増えてきており、ＬＳＩ内のカウンタに周波数補正回路を搭載し、時計装置で使用する１Ｈｚ信号（１秒）、もしくは２Ｈｚ信号（０．５秒）の周波数を補正する方式が一般的になりつつある。

カウンタで周波数を補正する周波数補正回路としては、例えば、（株）リコー製のリアルタイムクロック（以下「ＲＴＣ」という。）Ｒ２０５１が知られている。この周波数補正回路は、特許文献１にも記載されているように、補正値を記憶する補正値メモリと、その補正値により分周比が変えられ、周波数３２．７６８ｋＨｚのクロック信号を分周して１Ｈｚ信号もしくは２Ｈｚ信号を出力する可変分周回路等とにより構成されている。そして、２０秒もしくは６０秒に一度、補正値メモリに記憶された補正値によって可変分周回路のクロックパルス数を変化させ、時計の進み、遅れを調節し、１．５ｐｐｍ精度（２０秒に一度の間隔）、もしくは０．５ｐｐｍ精度（６０秒に一度の間隔）等で補正するようになっている。

しかしながら、従来の周波数補正回路では、次の（Ａ）、（Ｂ）のような課題があった。

（Ａ） 図１５は、従来の時計装置における可変分周回路の動作を示す波形図である。
この図１５において、秒カウンタは、可変分周回路から出力される１Ｈｚ（１秒）信号をカウントする回路であり、００秒〜５９秒までカウントアップし、更に、００秒〜５９秒までのカウントアップを繰り返す。そして、秒カウンタが５９秒を示す最中に６０秒に一度の周波数補正が実行され、可変分周回路がリセットされる。４．０９６ｋＨｚ〜１．０２４ｋＨｚの各周波数信号だけでなく、その他の周波数信号においても６０秒に一度、各周波数信号がリセットされる。

従来の周波数補正回路のように２０秒、もしくは６０秒間隔の周波数の補正方法では、補正値が大きい場合、例えば、０．５ｐｐｍ精度で時刻を＋１００ｐｐｍ進ませる場合、６０秒の最後の１秒（秒カウンタが５９秒を示す時間）が、周波数３２．７６８ｋＨｚのクロック信号における２００クロックパルス（約６．１ｍｓ）分だけ短くなる。この場合、３２．７６８ｋＨｚから１Ｈｚ（１秒）まで生成する可変分周回路の途中の信号、例えば、１．０２４ｋＨｚ信号は、１，０１７．７５周期となる。結果的に、１．０２４ｋＨｚ信号の１周期目〜１，０１７周期目の間は周波数が補正されず、６０秒に一度の補正タイミングで、１．０２４ｋＨｚ信号は、０．７５周期という短い周期となってしまう。そのため、この１．０２４ｋＨｚ信号を、例えば、ＬＳＩの周辺回路のストップウォッチ用タイマ用の動作クロック信号として使用した場合は、ストップウォッチでの正確な計測ができない。

（Ｂ） 特許文献１のような周波数補正回路では、補正値を生成する回路が複雑である。更に、可変分周回路によって水晶発振周波数３２．７６８ｋＨｚを１Ｈｚ信号にまで分周しているので、この可変分周回路の回路構成が複雑になる。そのため、周波数補正回路全体の回路規模が大きくなり、それに伴う消費電力も増大化する。従って、このような周波数補正回路を携帯用機器等に組み込むと、バッテリの電力消費が大きくなって早く消耗するので、用途等に制限を受ける。

本発明の周波数補正回路は、第１のクロック周波数のクロック信号を入力し、前記クロック信号のクロックパルス数をカウントして前記クロック信号を１／ｉ（但し、ｉ；２以上の整数）分周することにより第２のクロック周波数の信号を生成し、且つ、補正信号により前記第２のクロック周波数の信号のクロックパルス数を補正して第１の分周信号を出力するカウンタと、前記第１の分周信号を分周して所定のクロック周波数の単位時間信号と複数のクロック周波数からなる第２の分周信号とを出力する分周回路と、前記第１の分周信号及び前記第２の分周信号をデコードして前記第１の分周信号の補正タイミングを検出し、タイミングの異なる複数の補正タイミング信号を生成して出力する補正タイミング生成回路と、前記補正タイミング信号と補正値とに基づき、前記補正信号を生成して前記カウンタに与える補正信号生成回路とを有している。

本発明の時計装置は、前記発明の周波数補正回路と、前記周波数補正回路中の前記分周回路から出力される前記単位時間信号に基づき、時刻データを生成して出力する時計カウンタと、所定の時間間隔における演算によって基準時刻データと前記時刻データとの誤差を求め、前記誤差及び前記所定の時間間隔に基づき、前記補正値を算出して前記周波数補正回路中の前記補正信号生成回路に与える演算手段とを有している。

本発明の周波数補正回路によれば、カウンタにより、第１のクロック周波数のクロック信号を分周して第２のクロック周波数の信号を生成し、この第２のクロック周波数の信号を補正信号により補正して第１の分周信号を生成した後、この第１の分周信号を分周回路で分周して単位時間信号を出力する構成にしたので、従来よりも短時間毎に、より正確な単位時間信号を得ることができる。しかも、回路構成が簡単なため、回路規模を小さくすることができ、これにより消費電力を低減することができる。

本発明の時計装置によれば、周波数補正回路中の第１の分周信号が補正される構成としたので、この第１の分周信号を分周する分周回路から出力される全ての信号の周波数が補正され、例えば、この分周回路から出力される信号をストップウォッチ用タイマ等の動作クロック信号として使用した場合、ストップウォッチ等での正確な計測が可能になる。

周波数補正回路は、カウンタ、分周回路、補正タイミング生成回路、及び補正信号生成回路を有している。

前記カウンタは、第１のクロック周波数のクロック信号を入力し、前記クロック信号のクロックパルス数をカウントして前記クロック信号を１／ｉ（但し、ｉ；２以上の整数）分周することにより第２のクロック周波数の信号を生成し、且つ、補正信号により前記第２のクロック周波数の信号のクロックパルス数を補正して第１の分周信号を出力する。前記分周回路は、前記第１の分周信号を分周して所定のクロック周波数の単位時間信号と複数のクロック周波数からなる第２の分周信号とを出力する。前記補正タイミング生成回路は、前記第１の分周信号及び前記第２の分周信号をデコードして前記第１の分周信号の補正タイミングを検出し、タイミングの異なる複数の補正タイミング信号を生成して出力する。更に、前記補正信号生成回路は、前記補正タイミング信号と補正値とに基づき、前記補正信号を生成して前記カウンタに与える。

例えば、前記カウンタは、前記クロック信号のクロックパルス数をカウントして前記クロック信号をそれぞれ分周することにより複数の第１の分周結果を出力する第１の分周部と、前記補正信号に基づき、前記複数の第１の分周結果を選択して選択結果を出力する選択部と、前記クロック信号のクロックパルス数をカウントして前記選択結果を分周することにより前記第１の分周信号を出力する第２の分周部とを有している。

（実施例１の構成）
図１（ａ）、（ｂ）は、本発明の実施例１の周波数補正回路を有する時計装置を示す概略の構成図であり、同図（ａ）は、時計装置の構成図、及び同図（ｂ）は、同図（ａ）中の周波数補正回の構成図である。

図１（ａ）の時計装置は、一定の時間間隔で生成される基準時刻データＩＮ（例えば、ラジオ放送やテレビジョン放送等における午前０時の時報）を入力する入力ポート１を有している。入力ポート１には、演算手段（例えば、中央処理装置、以下「ＣＰＵ」という。）２が接続され、このＣＰＵ２に、時計カウンタ３と、不揮発性メモリ等で構成された補正値用レジスタ４とが接続されている。更に、時計カウンタ３及び補正用レジスタ４には、周波数補正回路５が接続され、この周波数補正回路５に、発振回路６が接続されている。

ここで、ＣＰＵ２は、所定の時間間隔における演算によって、入力された基準時刻データＩＮとカウントされた時刻データＴＤとの誤差ｘを求め、これらの誤差ｘ及び前記所定の時間間隔に基づき、補正値Ｖｃｐを算出して補正値用レジスタ４へ記憶させる機能等を有している。例えば、このＣＰＵ２には、時刻等を表示する図示しない表示装置等が接続されており、基準時刻データＩＮを時計カウンタ３へ設定する機能を有し、更に、基準時刻データＩＮを設定する直前の時計カウンタ３からの時刻データＴＤと基準時刻データＩＮとの誤差ｘ（＝時刻データＴＤ−基準時刻データＩＮ）と、所定の時間間隔（例えば、２４時間）とに基づき、周波数補正率（＝１０^６×誤差ｘ／２４時間）を求め、この周波数補正率に従い補正値Ｖｃｐを算出し、補正値用レジスタ４に記憶させる機能を有している。

時計カウンタ３は、所定のクロック周波数ｆｏ（例えば、１Ｈｚ）の単位時間信号Ｓｏ（例えば、１秒）を分周等して時・分・秒等の時刻データＴＤをＣＰＵ２へ出力する回路である。周波数補正回路５は、水晶発振回路等で構成された発振回路６から出力される第１のクロック周波数ｆｉ（例えば、約３２．７６８ｋＨｚ）のクロック信号ＣＫを入力し、このクロック信号ＣＫのクロック周波数ｆｉを分周してクロック周波数ｆｏの単位時間信号Ｓｏを生成し、且つ、補正値用レジスタ４に記憶された補正値Ｖｃｐにより、そのクロック周波数ｆｏを補正して時計カウンタ３へ与える機能を有している。

図１（ｂ）の周波数補正回路５は、発振回路６から出力されるクロック周波数ｆｉのクロック信号ＣＫを入力するカウンタ１０を有している。カウンタ１０は、入力されるクロック信号ＣＫのクロックパルス数をカウントしてそのクロック信号ＣＫを１／ｉ（ｉ；２以上の整数、例えば、４）分周することにより、第２のクロック周波数ｆａ（例えば、約８．１９２ｋＨｚ）の信号を生成し、且つ、ｈビットの補正信号Ｓｃｐ（例えば、２ビットの補正信号Ｓｃｐ［１：０］、ここで［１：０］は２ビットを表す。）により、そのクロック周波数ｆａの信号のクロックパルス数を補正（例えば、＋１クロックパルス、±０クロックパルス、−１クロックパルス、−２クロックパルスの４通りの補正）して第１の分周信号Ｄａを出力する回路であり、この出力側に、分周回路２０及び補正タイミング生成回路３０が接続されている。

分周回路２０は、第１の分周信号Ｄａを分周して所定のクロック周波数ｆｏ（例えば、１Ｈｚ）の単位時間信号Ｓｏと複数（ｍ）（例えば、ｍ＝１８個）のクロック周波数ｆｂ（例えば、４．０９６ｋＨｚ〜１／３２Ｈｚ（３２秒））からなる第２の分周信号Ｄｂとを出力する回路であり、例えば、バイナリカウンタ等で構成され、この出力側に、補正タイミング生成回路３０が接続されている。補正タイミング生成回路３０は、第１の分周信号Ｄａ及び第２の分周信号Ｄｂをデコードしてその分周信号Ｄａの補正タイミングを検出し、タイミングの異なる複数の補正タイミング信号ＴＭＧ（例えば、ｊビット（＝７ビット））の補正タイミング信号ＴＭＧ［６：０］）を生成して出力する回路であり、例えば、デコーダで構成され、この出力側に、制御回路である補正信号生成回路４０が接続されている。

補正信号生成回路４０は、補正タイミング信号ＴＭＧ［６：０］とｋビット（例えば、８ビット）の補正値Ｖｃｐ［７：０］とに基づき、２ビットの補正信号Ｓｃｐ［１：０］を生成してカウンタ１０へ与える回路である。

図２は、図１（ｂ）中のカウンタ１０の構成例を示す回路図である。
このカウンタ１０は、クロック信号ＣＫのクロックパルス数をカウントしてそのクロック信号ＣＫをそれぞれ分周することにより複数（例えば、２つ）の第１の分周結果Ｑ０，Ｑ１を出力する第１の分周部１１と、この出力側に接続され、補正信号Ｓｃｐ［０］，Ｓｃｐ［１］に基づき、第１の分周結果Ｑ０，Ｑ１を選択して選択結果Ｑ１０を出力する選択部１２と、この出力側に接続され、クロック信号ＣＫのクロックパルス数をカウントして選択結果Ｑ１０を分周することにより周波数ｆｉ（例えば、８．１９２ＫＨｚ）の第１の分周信号Ｄａを出力する第２の分周部１３とにより構成されている。

第１の分周部１１は、分周結果Ｑ０の反転結果と選択結果Ｑ１０の反転結果との論理を求める論理回路（例えば、２入力の論理積ゲート、以下「ＡＮＤゲート」という。）１１ａと、分周結果Ｑ０と分周結果Ｑ１の反転結果との論理を求める論理回路（例えば、２入力の論理和ゲート、以下「ＯＲゲート」という。）１１ｂと、このＯＲゲート１１ｂの論理結果と選択結果Ｑ１０の反転結果との論理を求める論理回路（例えば、２入力ＡＮＤゲート）１１ｃとを有している。ＡＮＤゲート１１ａの出力側には、第１のフリップフロック回路（例えば、遅延型フリップフロップ回路、以下「ＤＦＦ」という。）１１ｄが接続され、更に、ＡＮＤゲート１１ｃの出力側にも、第２のフリップフロップ回路（例えば、ＤＦＦ）１１ｅが接続されている。

第１のＤＦＦ１１ｄは、クロック信号ＣＫの立ち下がりエッジに同期してＡＮＤゲート１１ａの論理結果を取り込んで分周結果Ｑ０を出力する回路であり、クロック信号ＣＫのクロックパルス数をカウントしてそのクロック信号ＣＫを１／２分周することにより分周結果Ｑ０を出力する機能を有している。第２のＤＦＦ１１ｅは、クロック信号ＣＫの立ち下がりエッジに同期してＡＮＤゲート１１ｃの論理結果を取り込んで分周結果Ｑ１を出力する回路であり、クロック信号ＣＫのクロックパルス数をカウントしてそのクロック信号ＣＫを１／２分周することにより分周結果Ｑ１を出力する機能を有している。

選択部１２は、２ビットの補正信号Ｓｃｐ［１］，Ｓｃｐ［０］に基づき、２つの第１の分周結果Ｑ０，Ｑ１を選択して選択結果Ｑ１０を出力する回路であり、例えば、２つの２入力ＯＲゲート１２ａ，１２ｂ及び２入力ＡＮＤゲート１２ｃからなる論理回路により構成されている。ＯＲゲート１２ａは、補正信号Ｓｃｐ［０］と分周結果Ｑ０との論理和を求める回路である。ＯＲゲート１２ｂは、補正信号Ｓｃｐ［１］の反転結果と分周結果Ｑ１との論理和を求める回路である。このＯＲゲート１２ａ，１２Ｂの出力側に、ＡＮＤゲート１２ｃが接続されている。

第２の分周部１３は、第１の分周信号Ｄａと選択結果Ｑ１０との論理を求める論理回路（例えば、２入力の排他的論理和ゲート、以下「ＥＸＯＲゲート」という。）１３ａと、この出力側に接続された第３のフリップフロップ回路（例えば、ＤＦＦ）１３ｂとにより構成されている。ＤＦＦ１３ｂは、クロック信号ＣＫの立ち下がりエッジに同期してＥＸＯＲゲート１１ａの論理結果を取り込んで第１の分周信号Ｄａを出力する回路であり、クロック信号ＣＫにより選択結果Ｑ１０を１／２分周して分周信号Ｄａを出力する機能を有している。

図３は、図１（ｂ）中の分周回路２０の構成例を示す回路図である。
この分周回路２０は、複数（ｍ）のフリップフロップ回路（例えば、入力パルスの立ち下がりエッジで動作するＤＦＦ）２１−１〜２１−ｍ（例えば、ｍ＝１８）が縦続接続された非同期型バイナリカウンタにより構成されている。入力される周波数ｆａ（例えば、８．１９２ＫＨｚ）の第１の分周信号Ｄａは、各段のＤＦＦ２１−１〜２１−ｍにより順次１／２^１，１／２^２，１／２^３，・・・，１／２^１６分周され、初段のＤＦＦ２１−１から４．０９６ＫＨｚ、２段目のＤＦＦ２１−２から２．０４８ＫＨｚ、３段目のＤＦＦ２１−３から１．０２４ＫＨｚ、・・・、（ｍ−１）段目のＤＦＦ２１−（ｍ−１）から１／１６Ｈｚ（１６秒）、及び最終段のＤＦＦ２１−ｍから１／３２Ｈｚ（３２秒）の第２の分周信号Ｄｂがそれぞれ出力される構成になっている。

図４は、図１（ｂ）中の補正タイミング生成回路３０の構成例を示す回路図である。
この補正タイミング生成回路３０は、周波数ｆａ（例えば、約８．１９２ＫＨｚ）の第１の分周信号Ｄａと、周波数ｆｂ（例えば、４．０９６ＫＨＺ〜１／３２Ｈｚ）の第２の分周信号Ｄｂとの論理を求めて（即ち、デコードして）、ｊビット（例えば、７ビット）の補正タイミング信号ＴＭＧ［６］〜ＴＭＧ［０］を生成する論理回路（例えば、ＡＮＤゲート３１，３２−１〜３２−ｊ）により構成されている。この論理回路では、周波数８．１９２ＫＨｚ〜４Ｈｚの信号から、ＡＮＤゲート３１により論理積が求められ、このＡＮＤゲート３１の論理結果と各周波数２Ｈｚ（０．５秒）〜１／３２Ｈｚ（３２秒）の信号とから、各ＡＮＤゲート３２−１〜３２−ｊにより論理積が求められ、時刻の異なる７ビットの補正タイミング信号ＴＭＧ［６］（０．５秒毎）〜ＴＭＧ［０］（３２秒毎）が出力される構成になっている。各補正タイミング信号ＴＭＧ［６］〜ＴＭＧ［０］は、“１”になるタイミングが重ならないようになっている。

図５は、図１（ｂ）中の補正信号生成回路４０の構成例を示す回路図である。
この補正信号生成回路４０は、ｊビット（例えば、７ビット）の補正タイミング信号ＴＭＧ［６］〜ＴＭＧ［０］とｋビット（例えば、８ビット）の補正値Ｖｃｐ［７］〜Ｖｃｐ［０］との論理を求めてｈビット（例えば、２ビット）の補正信号Ｓｃｐ［１］，Ｓｃｐ［０］を生成する論理回路により構成されている。

この論理回路は、例えば、ＡＮＤゲート４１−１〜４１−（ｋ−２）、ＥＸＯＲゲート４２−１〜４２−（ｋ−２）、ＡＮＤゲート４３−１〜４３−（ｋ−１），４４−１〜４４−（ｋ−１）、及びＯＲゲート４５−１，４５−ｈ）を有している。そして、正負（±）の符号ビットである７ビット目の補正値Ｖｃｐ［７］と６ビット目〜１ビット目の補正値Ｖｃｐ［６］〜Ｖｃｐ［１］とが、各ＡＮＤゲート４１−１〜４１−（ｋ−２）で論理積が求められると共に、各ＥＸＯＲゲート４２−１〜４２−（ｋ−２）で排他的論理和が求められ、これらの各ＡＮＤゲート４１−１〜４１−（ｋ−２）及び各ＥＸＯＲゲート４２−１〜４２−（ｋ−２）の論理結果と、各補正信号ＴＭＧ［６］〜ＴＭＧ［０］とが、ＡＮＤゲート４３−１〜４３−（ｋ−１），４４−１〜４４−（ｋ−１）で論理積が求められる。更に、各ＡＮＤゲート４３−１〜４３−（ｋ−１）の論理結果が、ＯＲゲート４５−１で論理和が求められて補正信号Ｓｃｐ［１］が出力されると共に、各ＡＮＤゲート４４−１〜４４−（ｋ−１）の論理結果が、ＯＲゲート４５−ｈで論理和が求められて補正信号Ｓｃｐ［０］が出力される構成になっている。

（図１（ａ）の時計装置の動作）
図６は、図１（ａ）の時計装置の動作を示す概要の波形図である。
基準時刻データＩＮとして例えば午前０時の時報が入力ポート１に入力されると、その基準時刻データＩＮがＣＰＵ２へ転送される。ＣＰＵ２では、演算により、基準時刻データＩＮの午前０時の時報の２４時間と、時計カウンタ３の時刻データＴＤの２４時間との誤差ｘを求め、この誤差ｘに対する周波数補正率（＝１０^６×誤差ｘ／２４時間）［ｐｐｍ］と、補正値Ｖｃｐ［７：０］（＝Ｖｃｐ［７］〜Ｖｃｐ［０］）とを求め、この補正値Ｖｃｐ［７：０］を補正値用レジスタ４に設定する。周波数補正回路５は、補正値Ｖｃｐにより分周比が変わり、この分周比に基づき、発振回路６から出力されるクロック周波数ｆｉ（＝３２．７６８ｋＨｚ）のクロック信号ＣＫを分周し、所定のクロック周波数ｆ０（例えば、１Ｈｚ）の単位時間信号Ｓｏ（例えば、１秒）を生成して時計カウンタ３に与える。時計カウンタ３では、単位時間信号Ｓｏ（１秒）を分周して時・分・秒等の時刻データＴＤを生成し、ＣＰＵ２に与える。これにより、例えば、ＣＰＵ２の制御によって図示しない表示装置等に時刻データＴＤが表示される。２４時間後の翌日、午前０時の時報があると、時計装置は、前述した動作を繰り返す。

（周波数補正回路５内のカウンタ１０の動作）
図７−１は、図２のカウンタ１０の動作を示す波形図（補正信号Ｓｃｐ［１：０］＝“００”の時）である。この図では、補正信号Ｓｃｐ［１：０］＝００の時には、カウンタ１０において、クロックパルスの補正が行われない（クロック補正値＝±０）状態が示されている。

補正信号Ｓｃｐ［１：０］が“００”の時、ＯＲゲート１２ａが開き、ＯＲゲート１２ｂが閉じる。例えば、時刻ｔ１において、周波数ｆｉ（約３２．７６８ＫＨｚ）のクロック信号ＣＫの立ち下がりエッジで、ＤＦＦ１１ｄの分周結果Ｑ０が“１”に立ち上がり、次の時刻ｔ２において、ＤＦＦ１１ｄの分周結果Ｑ０が“０”に立ち下がるので、クロック信号ＣＫがＤＦＦ１１ｄにより１／２分周される。そのため、ＯＲゲート１２ａを通してＡＮＤゲート１２ｃの選択結果Ｑ１０が、時刻ｔ１〜ｔ２の間、“１”となる。

同様に、補正タイミング信号ＴＭＧ［６］〜ＴＭＧ［０］のいずれかが“１”となる時刻ｔ２〜ｔ４の間において、時刻ｔ３のクロック信号ＣＫの立ち下がりエッジから、時刻ｔ４のクロック信号ＣＫの立ち下がりエッジまでの間、選択結果Ｑ１０が“１”となる。時刻ｔ２の選択結果Ｑ１０の立ち下がりエッジで、ＥＸＯＲゲート１３ａを介してＤＦＦ１３ｂから出力される分周信号Ｄａが“１”に立ち上がり、次の時刻ｔ４の選択結果Ｑ１０の立ち下がりエッジで、分周信号Ｄａが“０”に立ち下がるので、選択結果Ｑ１０がＤＦＦ１３ｂにより１／２分周される。

従って、補正タイミング信号ＴＭＧ［６］〜ＴＭＧ［０］のいずれかが“１”となる時刻ｔ２〜ｔ４の間において、補正信号Ｓｃｐ［１：０：］が“００”の時には、カウンタ１０においてクロック信号ＣＫが１／４分周され、クロックパルスの補正が行われず（クロック補正値＝±０）、そのまま分周信号Ｄａとして分周回路２０へ出力される。

図７−２は、図２のカウンタ１０の動作を示す波形図（補正信号Ｓｃｐ［１：０］＝“０１”の時）である。この図では、補正信号Ｓｃｐ［１：０］＝０１の時には、カウンタ１０において、１クロックパルスだけ早まる補正（クロック補正値＝＋１）が行われる状態が示されている。

クロック信号ＣＫの周波数補正を行う場合、時刻ｔ２〜ｔ３において、補正タイミング信号ＴＭＧ［６：０］（ＴＭＧ［６］〜ＴＭＧ［０］）が“１”の時に、補正信号生成回路４０から補正信号Ｓｃｐ［１：０］（＝“０１”）が与えられる。これにより、ＯＲゲート１２ａ，１２ｂが閉じ、ＡＮＤゲート１２ｃの選択結果Ｑ１０が“１”になるので、ＤＦＦ１３ｂから出力される分周信号Ｄａが“１”となる。そのため、ＤＦＦ１３ｂから出力される分周信号Ｄａは、クロック信号ＣＫの１クロックパルスだけ早まる。

図７−３は、図２のカウンタ１０の動作を示す波形図（補正信号Ｓｃｐ［１：０］＝“１０”の時）である。この図では、補正信号Ｓｃｐ［１：０］＝１０の時には、カウンタ１０において、２クロックパルスだけ延びる補正（クロック補正値＝−２）が行われる状態が示されている。

クロック信号ＣＫの周波数補正を行う場合、時刻ｔ２〜ｔ６において、補正タイミング信号ＴＭＧ［６：０］（ＴＭＧ［６］〜ＴＭＧ［０］）が“１”の時に、補正信号生成回路４０から補正信号Ｓｃｐ［１：０］（＝“１０”）が与えられる。これにより、ＯＲゲート１２ａ，１２ｂが開き、時刻ｔ２〜ｔ５において、ＡＮＤゲート１２ｃの選択結果Ｑ１０が“０”になり、時刻ｔ５〜ｔ６において、選択結果Ｑ１０が“１”になるので、時刻ｔ２〜ｔ６において、ＤＦＦ１３ｂから出力される分周信号Ｄａが“１”となる。そのため、ＤＦＦ１３ｂから出力される分周信号Ｄａは、クロック信号ＣＫの２クロックパルスだけ延びる。

図７−４は、図２のカウンタ１０の動作を示す波形図（補正信号Ｓｃｐ［１：０］＝“１１”の時）である。この図では、補正信号Ｓｃｐ［１：０］＝１１の時には、カウンタ１０において、１クロックパルスだけ延びる補正（クロック補正値＝−１）が行われる状態が示されている。

クロック信号ＣＫの周波数補正を行う場合、時刻ｔ２〜ｔ５において、補正タイミング信号ＴＭＧ［６：０］（ＴＭＧ［６］〜ＴＭＧ［０］）が“１”の時に、補正信号生成回路４０から補正信号Ｓｃｐ［１：０］（＝“１１”）が与えられる。これにより、ＯＲゲート１２ａが閉じ、ＯＲゲート１２ｂが開き、時刻ｔ２〜ｔ４において、ＡＮＤゲート１２ｃの選択結果Ｑ１０が“０”になり、時刻ｔ４〜ｔ５において、選択結果Ｑ１０が“１”になるので、時刻ｔ２〜ｔ５において、ＤＦＦ１３ｂから出力される分周信号Ｄａが“１”となる。そのため、ＤＦＦ１３ｂから出力される分周信号Ｄａは、クロック信号ＣＫの１クロックパルスだけ延びる。

（周波数補正回路５内の分周回路２０と補正タイミング生成回路３０の動作）
図８は、図３の分周回路２０と図４の補正タイミング生成回路３０の動作を示す波形図である。

分周回路２０では、カウンタ１０から出力されるクロック周波数ｆａ（≒８．１９２ｋＨｚ信号）の分周信号Ｄａを、バイナリカウンタで分周し、複数のクロック周波数ｆｂ（＝４．０９６ｋＨｚ〜１／３２Ｈｚ（周期３２秒））の分周信号Ｄｂを生成して補正タイミング生成回路３０へ出力する。補正タイミング生成回路３０では、クロック周波数ｆａ（≒８．１９２ｋＨｚ信号）の分周信号Ｄａと、複数のクロック周波数ｆｂ（＝４．０９６ｋＨｚ〜１／３２Ｈｚ）とに基づき、補正タイミング信号ＴＭＧ［６］（０．５秒毎）〜ＴＭＧ［０］（３２秒毎）を生成して補正信号生成回路４０へ出力する。補正タイミング信号ＴＭＧ［６］〜ＴＭＧ［０］は、出力の時刻が重ならないようになっている。

図８において、時刻ｔ０〜時刻ｔ１は５１２Ｈｚ信号、時刻ｔ０〜時刻ｔ２は３２Ｈｚ信号、時刻ｔ０〜時刻ｔ３は０．５秒（２Ｈｚ）信号、及び、時刻ｔ０〜時刻ｔ４は８秒（１／８Ｈｚ）信号のそれぞれの１周期を示す。

補正タイミング信号ＴＭＧ［６］は、０．５秒（２Ｈｚ）信号が“１”になる直前、即ち、０．５秒信号が“０”の時に、８．１９２ｋＨｚ信号〜４Ｈｚ信号が全て“１”にある間に出力される。補正タイミング信号ＴＭＧ［５］は、１秒（１Ｈｚ）信号が“１”になる直前、即ち、１秒信号が“０”の時に、８．１９２ｋＨｚ信号〜０．５秒（２Ｈｚ）信号が全て“１”にある間に出力される。補正タイミング信号ＴＭＧ［４］は、２秒（１／２Ｈｚ）信号が“１”になる直前、即ち、２秒信号が“０”の時に、８．１９２ｋＨｚ信号〜１秒信号が全て“１”にある間に出力される。補正タイミング信号ＴＭＧ［３］は、４秒（１／４Ｈｚ）信号が“１”になる直前、即ち、４秒信号が“０”の時に、８．１９２ｋＨｚ信号〜２秒信号が全て“１”にある間に出力される。

補正タイミング信号ＴＭＧ［２］は、８秒（１／８Ｈｚ）信号が“１”になる直前、即ち、８秒信号が“０”の時に、８．１９２ｋＨｚ信号〜４秒信号が全て“１”にある間に出力される。補正タイミング信号ＴＭＧ［１］は、１６秒（１／１６Ｈｚ）信号が“１”になる直前、即ち、１６秒信号が“０”の時に、８．１９２ｋＨｚ信号〜８秒信号が全て“１”にある間に出力される。補正タイミング信号ＴＭＧ［０］は、３２秒（１／３２Ｈｚ）信号が“１”になる直前、即ち、３２秒信号が“０”の時に、８．１９２ｋＨｚ信号〜１６秒信号が全て“１”にある間に出力される。

図９は、図４の補正タイミング生成回路３０から出力される補正タイミング信号ＴＭＧ［６：０］の発生頻度を示す図である。

例えば、補正タイミング信号ＴＭＧ［０］は、図８の出力タイミングで示されるように、３２秒に１度の頻度、即ち、３２秒信号が“０”の間で、３２秒信号が“１”になる直前に発生される。同様に、補正タイミング信号ＴＭＧ［６］は、０．５秒に１度の頻度で発生される。

（周波数補正回路５内の補正信号生成回路４０の動作）
図５の補正信号生成回路４０では、補正タイミング生成回路３０で生成された補正タイミング信号ＴＭＧ［６：０］と補正値［７：０］の値を基に、補正信号Ｓｃｐ［１：０］を生成してカウンタ１０へ出力する。

図１０は、補正値Ｖｃｐ［７：０］と周波数補正率［ｐｐｍ］の関係を示す図である。
補正値［７：０］欄において、符号ｂｉｔ（＋／−）は、７ビット目の補正値Ｖｃｐ［７］を示す。ｂｉｔ６〜ｂｉｔ０は、６ビット目の補正値Ｖｃｐ［６］〜０ビット目の補正値Ｖｃｐ［０］を示す。１６進数欄において、例えば、ＦＦＨは、補正値Ｖｃｐ［７］〜Ｖｃｐ［０］（Ｖｃｐ［７：０］）が全て“１”を示す。この時の周波数補正率［ｐｐｍ］が、−０．９５であることを示す。

図５の補正信号生成回路４０において、例えば、補正値Ｖｃｐ［６］が“１”で、補正値Ｖｃｐ［７］の符号が＋（“０”）の場合は、補正タイミング信号ＴＭＧ［６］の発生タイミングで、補正信号Ｓｃｐ［１：０］に“０１”が出力される。これにより、カウンタ１０では、クロック周波数ｆａ（＝８．１９２ｋＨｚ信号）の分周信号Ｄａが、クロック周波数ｆｉ（＝３２．７６８ｋＨｚ）のクロック信号ＣＫにおける１クロックパルス分だけ早まる周波数補正が行われる。この場合、補正タイミング信号ＴＭＧ［６］が０．５秒に１度発生する信号であるため、３２．７６８ｋＨｚのクロック信号ＣＫの１６，３８３クロックパルス分が０．５秒となり、結果的には周波数補正率が約＋６１ｐｐｍ（≒３０．５１８μｓ／０．５ｓ×１０^６）で周波数が補正されたことになる。補正値Ｖｃｐ［６］が“０”の場合は、“補正信号［１：０］には００”が出力されるため、カウンタ１０では補正が行われない。

補正値Ｖｃｐ［６］が“０”で、補正値Ｖｃｐ［７］の符号が−（“１”）の場合は、補正タイミング信号ＴＭＧ［６］の発生タイミングで、補正信号Ｓｃｐ［１：０］に“１１”が出力される。これにより、カウンタ１０では、８．１９２ｋＨｚ信号が３２．７６８ｋＨｚのクロック信号ＣＫの１クロックパルス分だけ延びる。補正タイミング信号ＴＭＧ［６］は０．５秒に１度発生する信号であるため、３２．７６８ｋＨｚのクロック信号ＣＫの１６，３８５クロックパルス分が０．５秒となり、結果的には周波数補正率が約−６１ｐｐｍ（≒−３０．５１８μｓ／０．５ｓ×１０^６）で周波数が補正されたことになる。又、補正値Ｖｃｐ［６］が“１”の場合は、補正信号Ｓｃｐ［１：０］に“００”が出力されるため、カウンタ１０では補正が行われない。

補正値Ｖｃｐ［５］〜Ｖｃｐ［１］では、補正値Ｖｃｐ［６］と同様の動作となる。
補正値Ｖｃｐ［０］が“１”で、補正値Ｖｃｐ［７］の符号が＋（“０”）の場合は、補正タイミング信号ＴＭＧ［０］の発生タイミングで、補正信号Ｓｃｐ［１：０］に“０１”が出力され、カウンタ１０では８．１９２ｋＨｚ信号が３２．７６８ｋＨｚのクロック信号ＣＫの１クロックパルス分だけ早まる。補正タイミング信号ＴＭＧ［０］は３２秒に１度発生する信号であるため、３２．７６８ｋＨｚのクロック信号ＣＫの１，０４８，５７５クロックパルス分が３２秒となり、結果的には周波数補正率が約＋０．９５ｐｐｍ（≒３０．５１８μｓ／３２ｓ×１０^６）で周波数が補正されたことになる。又、補正値Ｖｃｐ［０］が“０”の場合は、補正信号Ｓｃｐ［１：０］に“００”が出力されるため、カウンタ１０では補正が行われない。

補正値Ｖｃｐ［０］が“１”で、補正値Ｖｃｐ［７］の符号が−（“１”）の場合は、補正タイミング信号ＴＭＧ［０］の発生タイミングで、補正信号Ｓｃｐ［１：０］に“１１”が出力され、カウンタ１０では８．１９２ｋＨｚ信号が３２．７６８ｋＨｚのクロック信号ＣＫの１クロックパルス分だけ延びる。補正タイミング信号ＴＭＧ［０］は３２秒に１度発生する信号であるため、３２．７６８ｋＨｚのクロック信号ＣＫの１，０４８，５７７クロックパルス分が３２秒となり、結果的には周波数補正率が約−０．９５ｐｐｍ（≒−３０．５１８μｓ／３２ｓ×１０^６）で周波数が補正されたことになる。又、補正値Ｖｃｐ［０］が“０”の場合は、補正信号Ｓｃｐ［１：０］に“１０”が出力され、カウンタ１０では８．１９２ｋＨｚ信号が３２．７６８ｋＨｚのクロック信号ＣＫの２クロックパルス分だけ延びる。補正タイミング信号ＴＭＧ［０］は３２秒に１度発生する信号であるため、３２．７６８ｋＨｚのクロック信号ＣＫの１，０４８，５７８クロックパルス分が３２秒となり、結果的には周波数補正率が約−１．９１ｐｐｍ（≒（−３０．５１８μｓ×２クロック）／３２ｓ×１０^６）で周波数が補正されたことになる。

補正タイミング信号ＴＭＧ［６：０］は同時に発生しないようにしているため、図１０に示すように、補正値［７：０］の値によって、約−１２２．１ｐｐｍ〜＋１２１．１ｐｐｍまで、分解能０．９５ｐｐｍの補正が可能となる。

以下に、実際の周波数補正例（ａ）〜（ｃ）を示す。

（ａ） 補正値［７：０］］＝“０_００００００１ｂ”（“０１Ｈ”）の場合
補正値Ｖｃｐ［７］（符号）が＋（“０”）で、０ビット目の補正値Ｖｃｐ［０］のみが“１”となっているため、補正タイミング信号ＴＭＧ［０］の場合のみ（３２秒毎）に、カウンタ１０において、８．１９２ｋＨｚ信号が約３２．７６８ｋＨｚのクロック信号ＣＫの１クロックパルス分（周期約３０．５μｓ）早まるため、周波数補正率で約＋０．９５ｐｐｍ［≒（３０．５１８μｓ×１クロック×１回）／３２ｓ×１０^６］周波数が早まることになる。

（ｂ） 補正値［７：０］］＝“０_００００１０１ｂ”（“０５Ｈ”）の場合
補正値Ｖｃｐ［７］（符号）が＋（“０”）で、２ビット目の補正値Ｖｃｐ［２］と０ビット目の補正値Ｖｃｐ［０］が“１”となっているため、８秒毎の補正タイミング信号ＴＭＧ［２］と３２秒毎の補正タイミング信号ＴＭＧ［０］とが発生する度に、カウンタ１０において、８．１９２ｋＨｚ信号が約３２．７６８ｋＨｚのクロック信号ＣＫの１クロックパルス分（周期約３０．５μｓ）早まる。そのため、補正タイミング信号ＴＭＧ［２］は４（＝３２秒／８秒）回、及び補正タイミング信号ＴＭＧ［０］は１（＝３２秒／３２秒）回、それぞれ発生するので、周波数補正率で約＋４．７７ｐｐｍ［≒（３０．５１８μｓ×１クロック×（４＋１）回）／３２ｓ×１０^６］周波数が早まることになる。

（ｃ） 補正値［７：０］］＝“１_１１１０１１０ｂ”（“Ｆ６Ｈ”）の場合
補正値Ｖｃｐ［７］（符号）が−（“１”）で、３ビット目の補正値Ｖｃｐ［３］と０ビット目の補正値Ｖｃｐ［０］とが“０”となっているため、４秒毎の補正タイミング信号ＴＭＧ［３］が発生する度に、カウンタ１０において、８．１９２ｋＨｚ信号が３２．７６８ｋＨｚのクロック信号ＣＫの１クロックパルス分（周期約３０．５μｓ）遅くなる。又、３２秒毎の補正タイミング信号ＴＭＧ［０］が発生する度に、カウンタ１０において、８．１９２ｋＨｚ信号が３２．７６８ｋＨｚのクロック信号ＣＫの２クロックパルス分（周期約６１μｓ）遅くなるので、補正タイミング信号ＴＭＧ［３］は８（＝３２秒／４秒）回、及び補正タイミング信号ＴＭＧ［０］は１回、それぞれ発生するため、周波数補正率で約−９．５４ｐｐｍ［≒（（−３０．５１８μｓ×１クロック×８回）＋（−３０．５１８μｓ×２クロック×１回））／３２ｓ×１０^６］周波数が遅れることになる。

このように、補正値Ｖｃｐ［７：０］に設定した値に応じて、時計装置用の単位時間信号（１秒（１Ｈｚ）信号）を含んだ８．１９２ｋＨｚ信号〜１／３２Ｈｚ（３２秒周期）の信号全てを補正することが可能となる。

（実施例１の効果）
本実施例１によれば、周波数補正を行う補正タイミング信号ＴＭＧ［６］〜ＴＭＧ［０］の出力タイミングを重ならないように構成し、２ビットの補正信号Ｓｃｐ［１：０］によりカウンタ１０にて周波数補正を行って周波数ｆａ（＝約８．１９２ｋＨｚ）の分周信号Ｄａを生成しているので、次の（ａ）〜（ｄ）のような効果がある。

（ａ） 約３２．７６８ＫＨｚのクロック信号ＣＫをカウンタ１０で分周した約８．１９２ｋＨｚ信号以降の３２秒（１．３２Ｈｚ）信号までの全ての信号が補正されるため、約８．１９２ＫＨｚ以降の信号をストップウォッチ用タイマ等のような周辺回路で使用可能となる。つまり、本実施例１の時計装置によれば、周波数補正回路５から出力される単位時間信号Ｓｏに基づき、時計カウンタ３で時刻データＴＤを生成する構成にしたので、単位時間信号Ｓｏをストップウォッチ用タイマ等の動作クロック信号として使用した場合、ストップウォッチ等での正確な計測が可能になる。

（ｂ） 補正値Ｖｃｐ［７：０］及び補正タイミング信号ＴＭＧ［６：０］のビット数を増やせば、簡単に広範囲の周波数補正が可能となる。

（ｃ） 分周回路２０の最大周期（実施例１では３２秒で説明）を増やせば、より精度の高い周波数補正が可能となる。

（ｄ） 分周比の小さなカウンタ１０で周波数補正を行い、補正後の周波数を分周比の大きな分周回路で分周しているので、周波数補正回路全体の回路構成が簡単になって回路規模を小さくでき、消費電力を低減できる。

（実施例２の構成）
図１１は、本発明の実施例２を示す時計装置の概略の構成図であり、実施例１を示す図１（ａ）中の要素と共通の要素には共通の符号が付されている。

本実施例２の時計装置では、実施例１の入力ポート１の入力側に、追加された電波時計受信装置７が接続され、更に、実施例１の演算手段であるＣＰＵ２に、追加された時刻データ記憶手段（例えば、時刻データレジスタ）８が接続されている。

電波時計受信装置７は、標準電波を受信してこの受信信号中の基準時刻データＩＮを、入力ポート１を介してＣＰＵ２へ与える装置である。ＣＰＵ２は、入力ポート１から与えられる新たな基準時刻データＩＮから前回の基準時刻データＩＮ（−）を引いた特定の時間間隔における演算によって、その新たな基準時刻データＩＮと時計カウンタ３からの時刻データＴＤとの誤差ｘを求め、これらの誤差ｘ及び特定の時間間隔に基づき、補正値Ｖｃｐ［７：０］を算出して補正値用レジスタ４へ記憶させる機能を有している。時刻データレジスタ８は、ＣＰＵ２により制御され、このＣＰＵ２が誤差ｘ及び補正値Ｖｃｐ［７：０］を算出する度に新たな基準時刻データＩＮを記憶すると共に、記憶した前回の基準時刻データＩＮ（−）をＣＰＵ２に与える回路である。その他の構成は、実施例１と同様である。

（実施例２の動作）
図１２は、図１１の時計装置における動作の概要を示す波形図である。
電波時計受信装置７による時刻合わせのために、基準時刻データＩＮを含む標準電波が電波時計受信装置７により受信されると、この受信信号中の基準時刻データＩＮが入力ポート１に入力されてＣＰＵ２へ送られる。ＣＰＵ２が基準時刻データＩＮを受け取ると、時計カウンタ３及び時刻データレジスタ８に対して前回の時刻設定が行われる。特定時間が経過して、再度、基準時刻データＩＮを含む標準電波が電波時計受信装置７により受信されると、この受信信号中の基準時刻データＩＮが入力ポート１に入力されてＣＰＵ２へ送られ、このＣＰＵ２により、時計カウンタ３及び時刻データレジスタ８に対して今回の時刻設定が行われる。

ＣＰＵ２は、電波時計受信装置７からの前回の時刻設定値（＝前回の基準時刻データＩＮ（−））から今回の時刻設定値（＝今回の基準時刻データＩＮ）により、実際の経過時間（＝今回の基準時刻データＩＮ−前回の基準時刻データＩＮ（−））を求め、次式に従い、実際の経過時間と時計カウンタ３の時刻データＴＤとの誤差ｘから、周波数補正率を求めた後、これに対する補正値Ｖｃｐ［７：０］を求めて補正値用レジスタ４に設定する。
誤差ｘ＝ＴＤ−ＩＮ
ＴＤ；時計カウンタ３から出力される今回の時刻設定直前の時刻データ
ＩＮ；時刻データレジスタ８から出力される前回の基準時刻データ
周波数補正率［ｐｐｍ］＝１０^６×［誤差ｘ／（実際の経過時間）］

補正値用レジスタ４に補正値Ｖｃｐ［７：０］が設定されると、この補正値Ｖｃｐ［７：０］に基づき、実施例１と同様に周波数の補正が行われる。

（実施例２の効果）
本実施例２によれば、実施例１とほぼ同様の効果がある上に、前回の基準時刻データＩＮ（−）を時刻データレジスタ８に記憶する構成にしたので、次の（ａ）〜（ｃ）のような効果がある。

（ａ） 電波時計機能を有する時計において、周波数補正回路５を搭載することで、電波が長時間受信できない場合であっても、時計の誤差を最小限に抑えることが可能である。

（ｂ） 基準時刻データＩＮを入力する特定の時刻設定の間隔を短時間に設定できるので、短時間に精度の良い単位時間信号Ｓｏ等を得ることができる。

（ｃ） 電波時計受信装置７により定期的に補正値を求めることで、気温等の環境変化によるクロック信号ＣＫのクロック周波数ｆｉの変化にも、より素早く対応することができる。

（実施例３の構成）
図１３は、本発明の実施例３を示す時計装置の概略の構成図であり、実施例２を示す図１１中の要素と共通の要素には共通の符号が付されている。

本実施例３の時計装置では、実施例２の電波時計受信装置７に代えて、ユーザによる時刻設定により基準時刻データＩＮを入力する構成になっており、更に、実施例２の入力ポート１に代えて、これとは構成の異なる入力ポート１Ａが設けられている。入力ポート１Ａは、ユーザにより入力される基準時刻データＩＮを取り込んで今回の時刻設定値を一時保持し、ＣＰＵ２へ与える機能を有している。その他の構成は、実施例２と同様である。

（実施例３の動作）
図１４は、図１３の時計装置における動作の概要を示す波形図である。
ユーザが時刻合わせのために図示しないスイッチ等を操作して時刻設定をすると、基準時刻データＩＮが入力ポート１Ａに入力されてＣＰＵ２へ送られる。ＣＰＵ２が基準時刻データＩＮを受け取ると、時計カウンタ３及び時刻データレジスタ８に対して前回の時刻設定が行われる。特定時間が経過してユーザが再度、スイッチ等を操作して時刻設定を行うと、基準時刻データＩＮが入力ポート１に入力されてＣＰＵ２へ送られ、このＣＰＵ２により、時計カウンタ３及び時刻データレジスタ８に対して今回の時刻設定が行われる。

ＣＰＵ２は、ユーザによる時刻設定の前回の時刻設定値（＝前回の基準時刻データＩＮ（−））から今回の時刻設定値（＝今回の基準時刻データＩＮ）により、実際の経過時間（＝今回の基準時刻データＩＮ−前回の基準時刻データＩＮ（−））を求め、実施例２と同様に、次式に従い、実際の経過時間と時計カウンタ３の時刻データＴＤとの誤差ｘから、周波数補正率を求めた後、これに対する補正値Ｖｃｐ［７：０］を求めて補正値用レジスタ４に設定する。
誤差ｘ＝ＴＤ−ＩＮ
ＴＤ；時計カウンタ３から出力される今回の時刻設定直前の時刻データ
ＩＮ；時刻データレジスタ８から出力される前回の基準時刻データ
周波数補正率［ｐｐｍ］＝１０^６×［誤差ｘ／（実際の経過時間）］

補正値用レジスタ４に補正値Ｖｃｐ［７：０］が設定されると、この補正値Ｖｃｐ［７：０］に基づき、実施例２と同様に周波数の補正が行われる。

（実施例３の効果）
本実施例３によれば、ユーザが基準時刻データＩＮを入力する構成にしたので、実施例１とほぼ同様の効果がある上に、次の（ａ）、（ｂ）のような効果がある。

（ａ） ユーザが任意の時刻に時刻設定をできるので、使い勝手がよい。
（ｂ） 電波時計受信装置等の基準時刻データＩＮの入力手段を用いることなく、高精度の単位時間信号Ｓｏを得ることができる。

（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（１）〜（９）のようなものがある。

（１） 実施例では、補正タイミング信号ＴＭＧの最大周期を３２秒とし、３２．７６８ｋＨｚのクロック信号ＣＫの周波数補正精度を０．９５ｐｐｍとして説明したが、補正精度を０．４８ｐｐｍや０．２４ｐｐｍ等のように周波数補正精度を上げるために、補正タイミング信号ＴＭＧの最大周期を６４秒や１２８秒等のように大きくしてもよい。

（２） 実施例では、補正タイミング信号ＴＭＧ［６：０］の最大周期を３２秒、補正値Ｖｃｐを８ビット長（補正可能範囲約±１２２ｐｐｍ）で説明したが、周波数補正可能範囲を広げるために補正値Ｖｃｐのビット長を増やしてもよい。

（３） 実施例では、発振回路６から出力されるクロック信号ＣＫのクロック周波数ｆｉを時計用の３２．７６８ｋＨｚを例にとり説明したが、３２．７６８ｋＨｚ以外のクロック周波数にも適用可能である。

（４） 補正値用レジスタ４や時刻データレジスタ８は、これに代えて、ＣＰＵ２内のメモリで代用してもよい。

（５） 図２のカウンタ１０を構成する第１の分周部１１、選択部１２、及び第２の分周部１３は、図示以外のフリップフロップ回路や論理回路等により構成してもよい。

（６） 図３の分周回路２０は、図示以外のフリップフロップ回路等により構成してもよい。

（７） 図４の補正タイミング生成回路３０、及び図５の補正信号生成回路４０は、図示以外の論理回路等で構成してもよい。

（８） 実施例の周波数補正回路５は、時計装置以外の他の回路や装置等に設けてもよい。

（９） 補正値Ｖｃｐ［７：０］と周波数補正率の関係を、図１１の２の補数の設定値以外にしてもよい。２の補数以外の例としては、次の（９ａ）、（９ｂ）のようなものがある。
（９ａ） ７ＦＨを＋１２１．１ｐｐｍ、・・・０１Ｈを＋０．９５ｐｐｍ、００Ｈを±０ｐｐｍ、ＦＦＨを±０ｐｐｍ、ＦＥＨを−０．９５ｐｐｍ、・・・８０Ｈを−１２１．１ｐｐｍとする場合
（９ｂ） ００Ｈを−１２１．１ｐｐｍ、・・・７ＦＨを−０．９５ｐｐｍ、８０Ｈを±０ｐｐｍ、８１Ｈを＋０．９５ｐｐｍ、・・・ＦＦＨを＋１２１．１ｐｐｍとする場合

本発明の実施例１の周波数補正回路を有する時計装置を示す概略の構成図である。 図１（ｂ）中のカウンタ１０の構成例を示す回路図である。 図１（ｂ）中の分周回路２０の構成例を示す回路図である。 図１（ｂ）中の補正タイミング生成回路３０の構成例を示す回路図である。 図１（ｂ）中の補正信号生成回路４０の構成例を示す回路図である。 図１（ａ）の時計装置の動作を示す概要の波形図である。 図２のカウンタ１０の動作波形図（補正信号Ｓｃｐ［１：０］＝“００”の時）である。 図２のカウンタ１０の動作波形図（補正信号Ｓｃｐ［１：０］＝“０１”の時）である。 図２のカウンタ１０の動作波形図（補正信号Ｓｃｐ［１：０］＝“１０”の時）である。 図２のカウンタ１０の動作波形図（補正信号Ｓｃｐ［１：０］＝“１１”の時）である。 図３の分周回路２０と図４の補正タイミング生成回路３０の動作を示す波形図である。 図４の補正タイミング生成回路３０から出力される補正タイミング信号ＴＭＧ［６：０］の発生頻度を示す図である。 補正値Ｖｃｐ［７：０］と周波数補正率［ｐｐｍ］の関係を示す図である。 本発明の実施例２の時計装置を示す概略の構成図である。 図１１の時計装置における動作の概要を示す波形図である。 本発明の実施例３の時計装置を示す概略の構成図である。 図１３の時計装置における動作の概要を示す波形図である。 従来の時計装置における可変分周回路の動作を示す波形図である。

符号の説明

２ ＣＰＵ
３ 時計カウンタ
４ 補正値用レジスタ
５ 周波数補正回路
８ 時刻データレジスタ
１０ カウンタ
１１，１３ 第１、第２の分周部
１２ 選択部
２０ 分周回路
３０ 補正タイミング生成回路
４０ 補正信号生成回路

Claims (8)

1. 第１のクロック周波数のクロック信号を入力し、前記クロック信号のクロックパルス数をカウントして前記クロック信号を１／ｉ（但し、ｉ；２以上の整数）分周することにより第２のクロック周波数の信号を生成し、且つ、補正信号により前記第２のクロック周波数の信号のクロックパルス数を補正して第１の分周信号を出力するカウンタと、
   前記第１の分周信号を分周して所定のクロック周波数の単位時間信号と複数のクロック周波数からなる第２の分周信号とを出力する分周回路と、
   前記第１の分周信号及び前記第２の分周信号をデコードして前記第１の分周信号の補正タイミングを検出し、タイミングの異なる複数の補正タイミング信号を生成して出力する補正タイミング生成回路と、
   前記補正タイミング信号と補正値とに基づき、前記補正信号を生成して前記カウンタに与える補正信号生成回路と、
   を有することを特徴とする周波数補正回路。
2. 前記カウンタは、
   前記クロック信号のクロックパルス数をカウントして前記クロック信号をそれぞれ分周することにより複数の第１の分周結果を出力する第１の分周部と、
   前記補正信号に基づき、前記複数の第１の分周結果を選択して選択結果を出力する選択部と、
   前記クロック信号のクロックパルス数をカウントして前記選択結果を分周することにより前記第１の分周信号を出力する第２の分周部と、
   を有することを特徴とする請求項１記載の周波数補正回路。
3. 前記第１の分周部は、前記クロック信号のクロックパルス数をカウントして前記クロック信号をそれぞれ１／２分周することにより２つの前記第１の分周結果を出力する第１及び第２のフリップフロップ回路を有し、
   前記選択部は、２ビットの前記補正信号に基づき、前記２つの第１の分周結果を選択して前記選択結果を出力する論理回路により構成され、
   前記第２の分周部は、前記クロック信号により前記選択結果を１／２分周して前記第１の分周信号を出力する第３のフリッププロップ回路を有することを特徴とする請求項２記載の周波数補正回路。
4. 前記分周回路は、縦続接続された複数のフリップフロップ回路により構成されていることを特徴とする請求項１〜３のいずれか１項に記載の周波数補正回路。
5. 前記補正タイミング生成回路は、前記第１の分周信号と前記第２の分周信号との論理を求めて前記補正タイミング信号を生成する論理回路により構成されていることを特徴とする請求項１〜４のいずれか１項に記載の周波数補正回路。
6. 前記補正信号生成回路は、前記補正タイミング信号と前記補正値との論理を求めて前記補正信号を生成する論理回路により構成されていることを特徴とする請求項１〜５のいずれか１項に記載の周波数補正回路。
7. 請求項１〜６のいずれか１項に記載の周波数補正回路と、
   前記周波数補正回路中の前記分周回路から出力される前記単位時間信号に基づき時刻データを生成して出力する時計カウンタと、
   所定の時間間隔における演算によって基準時刻データと前記時刻データとの誤差を求め、前記誤差及び前記所定の時間間隔に基づき、前記補正値を算出して前記周波数補正回路中の前記補正信号生成回路に与える演算手段と、
   を有することを特徴とする時計装置。
8. 請求項１〜６のいずれか１項に記載の周波数補正回路と、
   前記周波数補正回路中の前記分周回路から出力される前記単位時間信号に基づき、時刻データを生成して出力する時計カウンタと、
   新たな基準時刻データから前回の基準時刻データを引いた特定の時間間隔における演算によって前記新たな基準時刻データと前記時刻データとの誤差を求め、前記誤差及び前記特定の時間間隔に基づき、前記補正値を算出して前記周波数補正回路中の前記補正信号生成回路に与える演算手段と、
   前記演算手段が前記誤差及び前記補正値を算出する度に前記新たな基準時刻データを記憶すると共に、記憶した前記前回の基準時刻データを前記演算手段に与える時刻データ記憶手段と、
   を有することを特徴とする時計装置。

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