JP2011053057A - 時刻修正回路及び電子機器 - Google Patents

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Abstract

【課題】低コスト化を図りつつ、消費電力を低減させることができるとともに、ノイズを減少させることのできる時刻修正回路及び電子機器を提供する。
【解決手段】時刻修正回路１は、時間を計測するタイマー２０と、時刻に関する時刻情報を含み、パルス幅変調方式によって符号化されたベースバンド信号に基づく電磁波Ａを受信し、該受信した電磁波Ａに基づいてベースバンド信号Ｂを出力する受信器３０と、ベースバンド信号Ｂに基づいて時刻を修正する非同期回路４０と、を備え、非同期回路４０は、ベースバンド信号Ｂがハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときのうち少なくとも一方のときに、タイマー２０により計測された時間に基づいてベースバンド信号Ｂから時刻情報を取り出すための所定の処理を実行し、該所定の処理を実行後に待機状態になる。
【選択図】図１

Description

本発明に係るいくつかの態様は、例えば外部から受信した電磁波に基づいて時刻を修正する時刻修正回路及び電子機器に関する。
従来、この種の時刻修正回路を備えた電波時計として、受信された電気信号に基づいて時刻情報を読み取るＣＰＵを有する電波時計受信モジュールと、３２ｋＨｚのクロックパルスを出力する発振器、クロックパルスを分周して１Ｈｚの計時パルスを出力する分周回路、及び所定数の計時パルスが入力されると各ビットが繰り上がる計時カウンターを有するリアルタイムクロックと、を備えたものが知られている。この電波時計は、電波時計受信モジュールで読み取られた時刻情報がリアルタイムクロックの計時カウンターに反映され、外部から受信した正確な時刻に自動修正して表示することができる。（例えば特許文献１参照）。
特開２００８−２１１３５２号公報
ところで、従来の電波時計受信モジュールはＣＰＵによって制御される同期回路であった。同期回路では各回路ブロックがクロック信号によって駆動されるので、各回路ブロック間の同期をとるために、電波時計受信モジュールは全体の基準クロック信号であるグローバルクロックによって駆動されていた。一方、電波時計受信モジュールにおける低コスト化を図るために処理能力の低いＣＰＵを用いる場合、グローバルクロックの周波数を上げることにより、ＣＰＵの動作速度を上げ、時間あたりの処理量を増加させるようにしていた。
しかしながら、各回路ブロックにおける消費電流はクロック信号の周波数に比例して増加するので、ＣＰＵの動作速度を上げるためにグローバルクロックの周波数を上げると、ＣＰＵ以外の消費電力も増加してしまうという問題があった。また、クロック信号は、周波数を上げると電磁放射によるノイズが増加してしまうという問題もあった。
本発明のいくつかの態様は前述の問題に鑑みてなされたものであり、低コスト化を図りつつ、消費電力を低減させることができるとともに、ノイズを減少させることのできる時刻修正回路及び電子機器を提供することを目的の１つとする。
本発明に係る時刻修正回路は、時間を計測する計時手段と、時刻に関する時刻情報を含み、パルス幅変調方式によって符号化された第１ベースバンド信号について、第１ベースバンド信号に基づく電磁波を受信し、受信した電磁波に基づいて第２ベースバンド信号を出力する受信手段と、第２ベースバンド信号に基づいて時刻を修正する非同期回路と、を備え、前述の非同期回路は、第２ベースバンド信号がハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときのうち少なくとも一方のときに、計測された時間に基づいて第２ベースバンド信号から時刻情報を取り出すための所定の処理を実行し、前述の所定の処理を実行後に待機状態になる。
かかる構成によれば、非同期回路は、第２ベースバンド信号がハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときのうち少なくとも一方のときに、前述の所定の処理を実行し、該所定の処理を実行後に待機状態になる。ここで、受信手段により出力された第２ベースバンド信号はパルス幅変調方式で符号化されているので、第２ベースバンド信号に含まれるパルスのパルス幅の長さに基づいて、第２ベースバンド信号から時刻情報を取り出すことが可能となる。パルス幅の長さは、パルスの先端部及び後端部、すなわち、第２ベースバンド信号がハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときに、計時手段により計測された時間に基づいて得ることが可能である。よって、第２ベースバンド信号がハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときのうち少なくとも一方のときに、非同期回路が前述の所定の処理を実行することにより、計測された時間に基づいて、第２ベースバンド信号から時刻情報を取り出すことができ、取り出された時刻情報に基づいて時刻を修正することができる。
また、受信手段により出力された第２ベースバンド信号がハイレベルからローレベルに変化するイベントとローレベルからハイレベルに変化するイベントによって、非同期回路が駆動されるので、受信手段と非同期回路とは同期せずに動作することが可能となる。さらに、非同期回路は、この２つのイベントの発生時に計時手段から読み出した時間の差からパルス幅の長さを算出することができるので、計時手段と非同期回路とは同期せずに動作することが可能となる。これにより、計時手段、受信手段、及び非同期回路は、相互に同期せずに、すなわち、非同期に動作することが可能であるから、時刻修正回路は、グローバルクロック（基準クロック）を必要とせずに動作することができる。これにより、非同期回路の動作速度を上げても非同期回路以外の消費電流には影響せず、グローバルクロックを用いる場合と比較して、非同期回路以外における消費電力を低減させることができる。
さらに、非同期回路は、待機状態（スタンバイ状態）になると、リーク電流以外のダイナミックな電流が流れなくなる一方、処理が実行可能になるまでの待ち時間（レイテンシ）は少なく、待機状態から俊敏に起動することが可能である。これにより、第２ベースバンド信号がハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときのうち少なくとも一方のときに、待機状態の非同期回路は俊敏に起動して前述の所定の処理を実行することができる。また、非同期回路が前述の所定の処理を実行後に待機状態になることにより、所定の処理を実行中以外の間に流れる電流を減らすことができ、非同期回路における消費電力を低減させることができるとともに、電磁放射を抑制してノイズを減少させることができる。
好ましくは、所定周波数の信号を発振する発振回路を備え、計時手段は、所定周波数の信号に基づいて、ゼロから設定値までの数値を循環しながらカウントする所定ビットのカウンターであり、非同期回路は、所定ビットのカウンターによりカウントされた数値に基づいて所定の処理を実行する。
かかる構成によれば、計時手段は、所定周波数の信号に基づいてゼロから設定値までの数値を循環しながらカウントする所定ビットのカウンターであり、非同期回路は、所定ビットのカウンターによりカウントされた数値に基づいて所定の処理を実行する。ここで、所定ビットのカウンターは、所定周波数の信号に基づいてカウントするので、発振回路が発振する信号の周期の整数倍の時間を簡素な構成の回路で計測することができる。これにより、計時手段における消費電力を低減させることができる。
また、所定ビットのカウンターは、ゼロから設定値までの数値を循環しながらカウントするので、カウント開始後はフリーランニングとなる。一方、非同期回路は、前述の２つのイベントの発生時に所定ビットのカウンターから読み出した数値の差からパルス幅の長さを算出することができるので、所定ビットのカウンターと非同期回路とは同期せずに動作することが可能となる。これにより、所定ビットのカウンター、受信手段、及び非同期回路は、相互に同期せずに、すなわち、非同期に動作することが可能であるから、時刻修正回路は、かかる構成によってもグローバルクロック（基準クロック）を必要とせずに動作することができる。
好ましくは、設定値として所定の数値の２の補数を所定ビットのカウンターに設定する。
かかる構成によれば、設定値として、所定ビットのカウンターに所定の数値の２の補数を設定する。ここで、設定値として所定の数値をそのまま所定ビットのカウンターに設定してカウントアップする場合、カウントした数値が設定値に達したか否かを判定し、設定値に達した状態でカウントしたときにカウントした数値をリセットするための比較器が必要となる。これに対し、設定値として所定の数値の２の補数を所定ビットのカウンターに設定してカウントアップすると、所定の数値までカウントアップしたときに所定ビットのカウンターから出力されるキャリー信号を用いて設定値のリセット（再設定）を行うことができるので比較器は不要となる。よって、設定値として所定の数値の２の補数を所定ビットのカウンターに設定することにより、比較器の分だけ消費電力を低減することができる。
好ましくは、所定周波数は２n（ｎは正の整数）ヘルツであり、所定ビットは、ｎ＋１ビットである。
かかる構成によれば、発振回路が発振する信号の周波数は２nヘルツであり、計時手段はｎ＋１ビットのカウンターである。これにより、ｎ＋１ビットのカウンターは、１／２n以上から２n+1／２n、すなわち２秒未満までの時間を計測することができる。
好ましくは、所定周波数は２15ヘルツであり、所定ビットは、１６ビットである。
かかる構成によれば、発振回路が発振する信号の周波数は２15ヘルツであり、計時手段は１６ビットのカウンターである。これにより、１６ビットのカウンターは、１／２15以上から２16／２15、すなわち２秒未満までの時間を計測することができる。
好ましくは、計時手段は、発振回路から入力される信号の周波数を１／２m（ｍは１以上８以下の整数）にした信号を出力する８ビットのプリスケーラーと、８ビットのプリスケーラーから入力される信号に基づいて、ゼロから設定値までの数値を循環しながらカウントする８ビットのカウンターとを有し、非同期回路は、８ビットのカウンターによりカウントされた数値に基づいて前述の所定の処理を実行する。
かかる構成によれば、計時手段は、発振回路から入力される信号の周波数を１／２mにした信号を出力する８ビットのプリスケーラーと、８ビットプリスケーラーから入力される信号に基づいて、ゼロから設定値までの数値を循環しながらカウントする８ビットのカウンターとを有し、非同期回路は、８ビットのカウンターによりカウントされた数値に基づいて前述の所定の処理を実行する。ここで、８ビットのプリスケーラーは、発振回路から入力される信号の所定周波数、すなわち２15ヘルツを１／２mに分周し、８ビットのカウンターは１／２mに分周された信号に基づいてカウントするので、計時手段は、１／２14以上から２秒未満までの時間を簡素な構成の回路で計測することができる。これにより、計時手段における消費電力を低減させることができる。
また、８ビットのカウンターは、ゼロから設定値までの数値を循環しながらカウントするので、カウント開始後はフリーランニングとなる。一方、非同期回路は、前述の２つのイベントの発生時に８ビットのカウンターから読み出した数値の差からパルス幅の長さを算出することができるので、８ビットのカウンターと非同期回路とは同期せずに動作することが可能となる。これにより、８ビットのカウンター、受信手段、及び非同期回路は、相互に同期せずに、すなわち、非同期に動作することが可能であるから、時刻修正回路は、かかる構成によってもグローバルクロック（基準クロック）を必要とせずに動作することができる。
好ましくは、設定値として所定の数値の２の補数を８ビットのカウンターに設定する。
かかる構成によれば、設定値として、８ビットのカウンターに所定の数値の２の補数を設定する。ここで、設定値として所定の数値をそのまま８ビットのカウンターに設定してカウントアップする場合、カウントした数値が設定値に達したか否かを判定し、設定値に達した状態でカウントしたときにリセットするための比較器が必要となる。これに対し、設定値として所定の数値の２の補数を８ビットのカウンターに設定してカウントアップすると、所定の数値までカウントアップしたときに８ビットのカウンターから出力されるキャリー信号を用いて設定値のリセット（再設定）を行うことができるので比較器は不要となる。よって、設定値として所定の数値の２の補数を８ビットのカウンターに設定することにより、比較器がない分だけ８ビットのカウンターにおける消費電力を低減することができる。
好ましくは、前述の所定の処理は、計時手段により計測された時間に基づいて、第２ベースバンド信号に含まれるパルスを所定のシンボルに変換する変換ステップを含む。
かかる構成によれば、前述の所定の処理は、計時手段により計測された時間に基づいて、第２ベースバンド信号に含まれるパルスを所定のシンボルに変換する変換ステップを含む。これにより、計時手段により計測された時間に基づいて、受信手段により出力された第２ベースバンド信号に含まれるパルスが所定のシンボル、すなわち、時刻情報を構成するシンボルに変換されるので、第２ベースバンド信号から時刻情報に取り出すことができる。
好ましくは、前述の変換ステップは、変換された所定のシンボルに基づいて、第２ベースバンド信号の単位長あたりに含まれる全てのパルスのうち先頭のパルスを検出する検出ステップを含む。
かかる構成によれば、前述の変換ステップは、変換された所定のシンボルに基づいて、第２ベースバンド信号の単位長あたりに含まれる全てのパルスのうち先頭のパルスを検出する検出ステップを含む。ここで、受信手段から連続して出力される第２ベースバンド信号において、単位長（１レコード）の第２ベースバンド信号の境界、すなわち、１つ前の単位長における最後尾のパルスと次の単位長における先頭のパルスとを切り分ける（区別する）必要がある。このため、従来は、単位長の第２ベースバンド信号に含まれるパルスから変換された全てのシンボルを、複数レコード分記憶しておき、記憶されたシンボルに基づいて単位長の第２ベースバンド信号の境界を検出していた。この場合、シンボルを記憶するメモリーは、複数レコードから変換された全てのシンボル分、例えばｘ×６０シンボル分（ｘは２以上の整数）の記憶容量が必要となる。これに対し、第２ベースバンド信号に含まれるパルスを所定のシンボルに変換するとともに、変換された所定のシンボルに基づいて単位長の第２ベースバンド信号の境界を検出するようにすれば、メモリーの記憶容量は１レコード分の第２ベースバンド信号から変換されたシンボル、例えば６０シンボル分だけで済む。よって、変換ステップが、変換された所定のシンボルに基づいて、第２ベースバンド信号の単位長あたりに含まれる全てのパルスのうち先頭のパルスを検出する検出ステップを含むことにより、単位長の第２ベースバンド信号の境界を検出することができるとともに、メモリーの記憶容量を減少させることができる。これにより、記憶容量が少ない分だけメモリーにおける回路コストと消費電力を低減させることができる。
好ましくは、前述の所定の処理は、変換ステップの前に、計測された時間に基づいてパルスの位相のずれが所定の時間範囲内であるか否かを判定する判定ステップを含む。
かかる構成によれば、前述の所定の処理は、変換ステップの前に、計測された時間に基づいてパルスの位相のずれが所定の時間範囲内であるか否かを判定する判定ステップが含む。ここで、受信手段により出力された第２ベースバンド信号には、ノイズなどの影響により、時間軸方向のずれ、すなわちジッターが生じ得る。そのため、第２ベースバンド信号に含まれるパルスの周期やパルス幅には、時間のずれが生じている可能性がある。すなわち、第２ベースバンド信号に含まれるパルスの先端部と後端部のうち少なくとも一方に、位相のずれが生じ得る。特に、パルスの先端部の位相は、計時手段により計測された時間に基づいて当該パルスのパルス幅を算出（検出）するための基準点となるので、変換ステップへの影響が大きい。よって、第２ベースバンド信号に含まれるパルスを所定のシンボルに変換する変換ステップの前に、計時手段により計測された時間に基づいて、パルスの位相のずれが所定の時間範囲内であるか否かを判定する判定ステップを含むことにより、第２ベースバンド信号に含まれるパルスの位相のずれが、変換ステップにおいて許容可能な時間範囲内であることを確認してから変換ステップを実行することができ、変換ステップにおける所定のシンボルへの変換精度を高めることができる。
好ましくは、変換ステップは、連続する複数のパルスについて前述の判定ステップにより各パルスの位相のずれが全て所定の時間範囲内であると判定されたときに、実行される。
かかる構成によれば、変換ステップは、連続する複数のパルスについて前述の判定ステップにより各パルスの位相のずれが全て所定の時間範囲内であると判定されたときに、実行される。ここで、受信手段により出力された第２ベースバンド信号に含まれる連続する複数のパルスについて、各パルスの位相のずれが全て変換ステップにおいて許容可能な時間範囲内である場合には、電磁波の受信状態が安定していると考えられる。よって、受信手段により出力された第２ベースバンド信号に含まれる連続する複数のパルスについて、判定ステップにより各パルスの位相のずれが全て所定の時間範囲内であると判定されたときに、変換ステップを実行することにより、変換ステップにおける所定のシンボルへの変換精度を更に高めることができる。
好ましくは、非同期回路は、第２ベースバンド信号の単位長あたりに含まれる全てのパルスが前述の変換ステップにより所定のシンボルに変換されたときに、該変換された全ての所定のシンボルから時刻情報を取り出し、該取り出された時刻情報に基づいて時刻を修正する時刻修正処理を実行する。
かかる構成によれば、非同期回路は、第２ベースバンド信号の単位長あたりに含まれる全てのパルスが変換ステップにより所定のシンボルに変換されたときに、該変換された全ての所定のシンボルから時刻情報を取り出し、該取り出された時刻情報に基づいて時刻を修正する時刻修正処理を実行する。これにより、第２ベースバンド信号の単位長あたりに含まれる全てのパルスが変換ステップにより所定のシンボルに変換されたときに、該全ての所定のシンボルから時刻情報が取り出され、時刻が修正されるので、第２ベースバンド信号の単位長あたりに含まれる全てのパルスのうち、１つでも所定のシンボルに変換できなかった場合には、該第２ベースバンド信号に基づいて時刻を修正しない。これにより、修正される時刻の信頼性を高めることができる。
本発明に係る電子機器は、前述した本発明に係る時刻修正回路を備える。
かかる構成によれば、前述した本発明に係る時刻修正回路を備えるので、従来の電子機器と比較して、消費電力を低減させることができるとともに、電磁放射を抑制してノイズを減少させることができる。これにより、低消費電力による長い稼働時間を有し、低ノイズによる高い信頼性を有する電子機器を実現することができる。
本発明に係る時刻修正回路の第１実施形態の構成を説明するブロック図である。 図１に示したカウンターに設定する設定値を説明する図である。 図１に示した電磁波により伝送されるベースバンド信号の一例を説明するデータ構成図である。 図１に示した非同期ＣＰＵの状態遷移図である。 図１に示した受信器が出力するベースバンド信号を説明する図である。 図４に示したメイン処理実行状態において実行されるメイン処理のフローチャートである。 図４に示した例外処理実行状態において実行される立ち下がり処理のフローチャートである。 図４に示した例外処理実行状態において実行される立ち上がり処理のフローチャートである。 ベースバンド信号と非同期ＣＰＵの状態との関係を説明する図である。 ベースバンド信号と非同期ＣＰＵの状態との関係を説明する図である。 本発明に係る時刻修正回路の第２実施形態の構成を説明するブロック図である。 本発明に係る電子機器の一例を説明するブロック図である。 図１２に示した非同期ＣＰＵに入力される割り込み信号の割り込みレベルを説明する図である。
以下、本発明の一実施形態について図面を参照しながら説明する。
＜時刻修正回路＞
（第１実施形態）
図１乃至図１０は、本発明に係る時刻修正回路の第１実施形態を示すものであり、図１は、本発明に係る時刻修正回路の第１実施形態の構成を説明するブロック図である。
図１に示すように、時刻修正回路１は、外部から受信した電磁波Ａに基づいて時刻を修正するためのものであり、発振回路１０と、タイマー２０と、受信器３０と、非同期回路４０と、メモリー５０と、を備える。発振回路１０はタイマー２０に接続されており、タイマー２０、受信器３０、非同期回路４０、及びメモリー５０は、非同期バス６０を介してデータや制御信号を相互に送受信可能に接続されている。また、非同期バス６０には外部の表示装置７０が接続されており、時刻修正回路１は、外部から受信した電磁波Ａに基づく時刻を表示装置７０に表示することにより、時刻を修正する。
発振回路１０は、所定周波数ｆの周期的な信号を発振するためのものである。発振回路１０は、水晶振動子などの振動子１１を有しており、振動子１１に電圧が印加されると所定周波数ｆの信号を発振する。発振回路１０が発振する所定周波数ｆの信号は、発振回路１０からタイマー２０に出力される。本実施形態では、発振回路１０が発振する周期的な信号として、パルス信号が出力される。
タイマー２０は、時間を計測するためのもの（計時手段）であり、発振回路１０から入力される所定周波数ｆの信号に基づいて動作する。すなわち、発振回路１０から入力される所定周波数ｆの信号は、タイマー２０を駆動するクロック信号となる。本実施形態では、計時手段の一例として、タイマー２０が、プリスケーラー２１と、カウンター２６と、を含んで構成されている。
プリスケーラー２１は、カウンター２６の前段に配置され、入力される信号の周波数を１／ｍにしたものをカウンター２６に出力する。すなわち、プリスケーラー２１は、分周比ｍの分周器として機能するカウンターである。分周比ｍは、非同期バス６０を介して後述の非同期ＣＰＵ４２によってあらかじめ設定される数値である。
カウンター２６は、プリスケーラー２１から入力される信号に基づいて、ゼロから所定の設定値Ｃまでの数値を循環しながらカウントする。例えば、カウンター２６は、プリスケーラー２１から入力される信号の一周期（一パルス）ごとに、１つずつカウントアップ（計数）し、ゼロからカウントアップした数値が所定の設定値Ｃに達した状態でカウントアップしたときに、ゼロにリセットされるようになっている。所定の設定値Ｃは、非同期バス６０を介して非同期ＣＰＵ４２によってあらかじめ設定される数値である。
前述の例では、カウンター２６がゼロから所定の設定値Ｃまでの数値をカウントアップするようにしたが、これに限定されず、設定値Ｃからゼロまでの数値をカウントダウンするようにしてもよい。この場合、カウントダウンした数値がゼロに達した状態でカウントダウンしたときに、設定値Ｃにリセットされる。
また、カウンター２６はゼロからカウントを始める場合に限定されない。ゼロから所定の設定値Ｃまでの数値を循環しながらカウントする限り、カウンター２６は、例えば、ゼロと設定値Ｃとの間の数値からカウントを始めるようにしてもよい。
このように構成されたタイマー２０は、以下の式（１）で表される時間Ｔ秒までの時間を計測することができる。
Ｔ＝ｍ×Ｃ／ｆ …（１）
発振回路１０は所定周波数ｆの信号として２15、すなわち３２７６８ヘルツのパルス信号を発振する場合、タイマー２０には、８ビットのプリスケーラー２１と、８ビットのカウンター２６とが用いられる。この場合、８ビットのプリスケーラー２１には、分周比ｍとして１以上２５６以下の整数値を設定可能であり、８ビットのカウンター２６には、設定値Ｃとして１以上２５５以下の整数値を設定可能である。これにより、式（１）から、タイマー２０は１／２15以上から２16／２15、すなわち２秒未満までの時間Ｔ（１／２15≦Ｔ＜２）を計測することができる。
なお、分周比ｍとして２のべき乗の数値を設定する場合、分周比２k（ｋは１以上８以下の整数）の８ビット（段）のプリスケーラー２１を用いるのが好ましい。これにより、簡素な構成の回路で分周することができ、タイマー２０における消費電力を低減させることができる。
図２は、図１に示したカウンターに設定する設定値を説明する図である。８ビットのカウンター２６に設定する設定値Ｃとして、非同期ＣＰＵ４２は、所定の数値の２の補数を設定することが好ましい。図２に示すように、例えば、８ビットのカウンター２６でゼロから４まで循環しながら１つずつカウントアップする場合、所望の数値である「４」の２の補数、すなわち「１１１１１１００」を設定値Ｃとして８ビットのカウンター２６の各ビットに設定する。次に、ゼロから４まで「０」→「１」→「２」→「３」→「４」とカウントアップすると、８ビットのカウンター２６は、「１１１１１１００」→「１１１１１１０１」→「１１１１１１１０」→「１１１１１１１１」→「０００００００００」と変化する。すなわち、「４」までカウントしたときに８ビットのカウンター２６にはオーバーフロー（キャリー信号）が発生し、全てのビットがゼロになる。その後、８ビットのカウンター２６はリセットされ、「４」の２の補数がカウンター２６の各ビットに再度設定される。ここで、設定値Ｃとして所定の数値をそのまま８ビットのカウンター２６に設定してカウントアップする場合、カウントした数値が設定値Ｃに達したか否かを判定し、設定値Ｃに達した状態でカウントしたときにリセットするための比較器が必要となる。これに対し、設定値Ｃとして所定の数値の２の補数を８ビットのカウンター２６に設定してカウントアップすると、所定の数値までカウントアップしたときに８ビットのカウンター２６から出力されるキャリー信号を用いて設定値Ｃのリセット（再設定）を行うことができるので比較器は不要となる。
図１に示す受信器３０は、後述のベースバンド信号ｂ（第１ベースバンド信号）に基づく電磁波Ａを受信し、受信した電磁波Ａに基づいてベースバンド信号Ｂ（第２ベースバンド信号）を出力するためのもの（受信手段）である。電磁波Ａは、ベースバンド信号ｂを、所定周波数、例えば４０キロヘルツや６０キロヘルツの搬送波による振幅変調（ＡＭ：Amplitude Modulation）方式で変調し、伝送するものである。受信器３０は、外部の送信局から送信される電磁波Ａを受信するためのアンテナ３１を有しており、アンテナ３１で受信した電磁波Ａの増幅や振幅復調などを行い、非同期バス６０を介して非同期回路４０にベースバンド信号Ｂを出力する。
図３は、図１に示した電磁波により伝送されるベースバンド信号の一例を説明するデータ構成図である。図３では、ベースバンド信号ｂを正論理で表したものをＰＬ、負論理で表したものをＮＬとして示す。ベースバンド信号ｂは、例えば、時刻修正回路１の外部の無線局により生成され、電磁波Ａによって送信さている。図３に示すように、ベースバンド信号ｂは、１秒周期で発生する所定のパルス幅のパルスから構成されている。すなわち、ベースバンド信号ｂは、生成されたパルス信号における各パルスのパルス幅の長さをパルス幅変調（ＰＷＭ：Pulse Width Modulation）方式で符号化（以下、ＰＷＭ符号化という）し、例えば、「１」、「０」、「Ｍ」（マーカー）の３つのシンボルに対応付けしたものである。なお、本発明において、シンボルとは、符号、記号、又はしるしのいずれかを意味するものであってもよい。本発明においては、所定のシンボル（「１」、「０」、「Ｍ」）は、ＰＷＭ符号化によって符号、すなわちパルス幅を変調したパルスに対応付けされている。図３に示すように、例えば、シンボル「１」はパルス幅が０．５秒のパルスを表す符号に、シンボル「０」はパルス幅が０．８秒のパルスを表す符号に、シンボル「Ｍ」はパルス幅が０．２秒のパルスを表す符号に、それぞれ対応（相当）する。ベースバンド信号ｂは、時刻に関する時刻情報を含んでおり、１分、すなわち、６０個のパルスを単位長（１レコード）とする信号である。例えば、第２パルスから第９パルスまで（１秒から９秒まで）の８つのパルスは「分」に関する情報であり、第１３パルスから第２０パルスまで（１２秒から２０秒まで）の８つのパルスは「時」に関する情報である。また、ベースバンド信号ｂは、第１パルス（０秒から１秒まで）及び第６０パルス（５９秒から６０秒まで）にシンボル「Ｍ」のパルスを含んでいる。
なお、ベースバンド信号ｂは、時刻情報を含んでいればよく、図３に示すように、「年」、「曜日」などの他の情報や、パリティなどの誤り検出情報を含んでいてもよい。また、本実施形態では、時刻情報として「時」及び「分」の情報のみを含み、「秒」については「００」秒で固定する方式を採用しているが、これに限定されず、時刻情報として「秒」を含むようにしてもよい。
非同期回路４０は、受信器３０により出力されたベースバンド信号Ｂに基づいて、時刻を修正するためのものである。非同期回路４０は、判別器４１と、非同期ＣＰＵ４２と、を含んで構成されている。
なお、本明細書において、受信器３０により出力されたベースバンド信号を、元のベースバンド信号ｂ（第１ベースバンド信号）と区別するため、特にベースバンド信号Ｂ（第２ベースバンド信号）とする。また、ベースバンド信号ｂ及びベースバンド信号Ｂは、負論理で表されたものとして説明する。よって、ベースバンド信号ｂ及びベースバンド信号Ｂの信号レベルは、各パルスの先端部（立ち下がりエッジ）でハイレベルからローレベルに変化し、各パルスの後端部（立ち上がりエッジ）でローレベルからハイレベルに変化する。
判別器４１は、入力された信号のレベルがハイレベルからローレベルに変化したか、又はローレベルからハイレベルに変化したかを判別するためのものである。判別器４１には、非同期バス６０を介して受信器３０からベースバンド信号Ｂが入力される。判別器４１は、ベースバンド信号Ｂがハイレベルからローレベルに変化したとき、すなわちパルスの先端部を検出したときに、立ち下がりの割り込み信号Ｗ１を非同期ＣＰＵ４２に出力する。また、判別器４１は、ベースバンド信号Ｂがローレベルからハイレベルに変化したとき、すなわちパルスの後端部を検出したときに、立ち上がりの割り込み信号Ｗ２を非同期ＣＰＵ４２に出力する。
非同期ＣＰＵ４２は、非同期回路４０のコア部であり、タイマー２０により計測された時間に基づいてベースバンド信号Ｂを時刻情報に復号化するための所定の処理を、実行するためのものである。非同期ＣＰＵ４２は、非同期バス６０を介してカウンター２６の数値を読み込むことにより、タイマー２０により計測された時間を取得する。また、非同期ＣＰＵ４２は、後述の所定の処理を実行することによりベースバンド信号Ｂから取り出した時刻情報を、非同期バス６０を介して外部の表示装置７０に出力し、ベースバンド信号Ｂに基づく正確な時刻に修正する。
メモリー５０は、非同期ＣＰＵ４２が使用するプログラムやデータなどを格納するためのものである。メモリー５０は、非同期バス６０を介して非同期ＣＰＵ４２にアクセス（読み込み／書き出し）される。
なお、本明細書において、「同期回路」とは、回路の中央制御用のグローバルクロックを基準に回路動作をすることを目的として設計された回路をいう。一方、「非同期回路」とは、グローバルクロックを用いないで各々の最小機能回路（プロセス）が自律的に又は他律的に局所的な協調をとりながら分散制御を行うことを目的として設計された回路をいう。非同期回路においては、最小機能回路はイベント駆動によって制御され、自律的に動作する必要があると判断した場合と、他律的に動作する必要があると判断した場合にのみ動作する。つまり、各々の最小機能回路は他の最小機能回路とは独立して並列動作が可能であり、他の最小機能回路の処理が完了するまで処理待ちする必要がない。最小機能回路は所望の処理を実行する準備が完了した段階で処理を進めることができる。
非同期回路は、グローバルクロックが不要であり、動作が変化するときだけ回路電流が流れるので、消費電力を低減させることができる。また、消費電力が少ないことから電源部を大幅に小さくすることができ、クロック信号が不要なことから発振回路のための部品点数を減らすことができる。また、電源部や部品を小さくしたり不要にしたりできるので、コストを低減させることができる。さらに、非同期回路の特徴としてクロック信号の第二次高調波対策が不要であり、クロックスキューが理論的に存在せず、薄膜素子などの素子特性バラツキが大きく比較的動作速度の遅い素子を利用したり大きな配線遅延が存在したりしても、最大限度まで高速化可能である。
本実施形態において、前述したタイマー２０は同期回路に含まれ、前述した非同期回路４０（非同期ＣＰＵ４２）は非同期回路に含まれる。また、非同期回路は、当該回路に含まれる全ての回路ブロックを非同期にする場合に限定されず、一部の回路ブロックを非同期回路にする場合も含む。例えば、固有のクロック信号によって駆動される同期回路ブロックが、非同期バスを介して非同期回路ブロックと接続する場合、グローバルクロックを用いていない意味で、全体として非同期回路に該当する。よって、本実施形態の時刻修正回路１は、非同期回路に含まれる。
図４は、図１に示した非同期ＣＰＵの状態遷移図である。図４に示すように、非同期ＣＰＵ４２は、システムリセット状態Ｍ０、メイン処理実行状態Ｍ１、待機状態（スタンバイ状態）Ｍ２、及び例外処理実行状態Ｍ３の４つの状態に遷移する。すなわち、非同期ＣＰＵ４２は、システムリセットの信号が入力されると、メイン処理実行状態Ｍ１、待機状態Ｍ２、又は例外処理実行状態Ｍ３からシステムリセット状態Ｍ０に移行する。システムリセット状態Ｍ０の非同期ＣＰＵ４２は、システムリセットの信号が解除されると、メイン処理実行状態Ｍ１に移行する。なお、システムリセットの信号は、通常、ベースバンド信号Ｂに含まれるパルスのタイミングに同期せずに（無関係に）解除される。
メイン処理実行状態Ｍ１において、非同期ＣＰＵ４２は後述のメイン処理Ｓ１００を実行する。メイン処理Ｓ１００においてホールト命令を実行すると、非同期ＣＰＵ４２は待機状態Ｍ２に移行する。待機状態Ｍ２の非同期ＣＰＵ４２は、割り込み信号が入力されるまで待機（停止）する。判別器４１から立ち下がりの割り込み信号Ｗ１又は立ち上がりの割り込み信号Ｗ２が入力されると、非同期ＣＰＵ４２は例外処理実行状態Ｍ３に移行する。例外処理実行状態Ｍ３において、非同期ＣＰＵ４２は、タイマー２０により計測された時間に基づいてベースバンド信号Ｂから時刻情報を取り出すための所定の処理を実行する。
ここで、受信器３０により出力されたベースバンド信号Ｂはパルス幅変調方式で符号化（ＰＷＭ符号化）されているので、ベースバンド信号Ｂに含まれるパルスのパルス幅の長さに基づいて、ベースバンド信号Ｂの復号化が可能となる。パルス幅の長さは、パルスの先端部及び後端部、すなわち、ベースバンド信号Ｂがハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときに、タイマー２０により計測された時間に基づいて得ることが可能である。よって、ベースバンド信号Ｂがハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときのうち少なくとも一方のときに、すなわち、例外処理実行状態Ｍ３において、非同期ＣＰＵ４２がタイマー２０により計測された時間に基づいてベースバンド信号Ｂから時刻情報を取り出すための所定の処理を実行することにより、ベースバンド信号Ｂから時刻情報を取り出すことができ、取り出された時刻情報に基づいて時刻を修正することができる。
また、ベースバンド信号Ｂがハイレベルからローレベルに変化するイベントとローレベルからハイレベルに変化するイベントによって、非同期ＣＰＵ４２が駆動されるので、受信器３０と非同期ＣＰＵ４２とは同期せずに動作することが可能となる。さらに、非同期ＣＰＵ４２は、この２つのイベントの発生時にタイマー２０から読み出した時間の差からパルス幅の長さを算出することができるので、タイマー２０と非同期ＣＰＵ４２とは同期せずに動作することが可能となる。これにより、タイマー２０、受信器３０、及び非同期ＣＰＵ４２は、相互に同期せずに、すなわち、非同期に動作することが可能であるから、時刻修正回路１は、グローバルクロック（基準クロック）を必要とせずに動作することができる。
ここで、８ビットのプリスケーラー２１は、発振回路１０から入力される信号の所定周波数、すなわち２15ヘルツを１／２m（ｍは１以上８以下の整数）に分周し、８ビットのカウンター２６は１／２mに分周された信号に基づいてカウントするので、タイマー２０は、１／２14秒以上から２秒未満までの時間を簡素な構成の回路で計測することができる。
また、８ビットのカウンター２６は、ゼロから設定値までの数値を循環しながらカウントするので、カウント開始後はフリーランニングとなる。一方、非同期ＣＰＵ４２は、前述の２つのイベントの発生時に８ビットのカウンター２６から読み出した数値の差からパルス幅の長さを算出することができるので、８ビットのカウンター２６と非同期ＣＰＵ４２とは同期せずに動作することが可能となる。これにより、８ビットのカウンター２６、受信器３０、及び非同期ＣＰＵ４２は、相互に同期せずに、すなわち、非同期に動作することが可能であるから、時刻修正回路１は、かかる構成によってもグローバルクロック（基準クロック）を必要とせずに動作することができる。
さらに、非同期ＣＰＵ４２は、待機状態Ｍ２になると、リーク電流以外のダイナミックな電流が流れなくなり停止する一方、処理が実行可能になるまでの待ち時間（レイテンシ）は少なく、待機状態Ｍ２から俊敏に起動することが可能である。
前述の所定の処理は、タイマー２０により計測された時間に基づいて、ベースバンド信号Ｂに含まれるパルスをパルス幅に応じた所定のシンボルに変換する変換ステップを含む。これにより、タイマー２０により計測された時間に基づいて、ベースバンド信号Ｂに含まれるパルスが時刻情報を構成する所定のシンボル（「Ｍ」、「１」、「０」）に変換される。
変換ステップは、変換された所定のシンボルに基づいて、ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスのうち先頭のパルスを検出する検出ステップを含む。
ここで、受信器３０から連続して出力されるベースバンド信号Ｂにおいて、単位長（１レコード）のベースバンド信号Ｂの境界、すなわち、１つ前の単位長における最後尾シンボルの付与されたパルスと次の単位長における先頭シンボルの付与されたパルスとを切り分ける（区別する）必要がある。このため、従来は、単位長のベースバンド信号に含まれるパルスから変換された全てのシンボルを、複数レコード分記憶しておき、記憶されたシンボルに基づいて単位長のベースバンド信号Ｂの境界を検出していた。この場合、シンボルを記憶するメモリーは、複数レコードから変換された全てのシンボル分、例えばｘ×６０シンボル分（ｘは２以上の整数）の記憶容量が必要となる。これに対し、ベースバンド信号Ｂに含まれるパルスを所定のシンボルに変換するとともに、変換された所定のシンボルに基づいて単位長のベースバンド信号Ｂの境界を検出するようにすれば、メモリーの記憶容量は１レコード分のベースバンド信号Ｂから変換されたシンボル、例えば６０シンボル分だけで済む。よって、変換ステップが、変換された所定のシンボルに基づいて、ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスのうち先頭のパルスを検出する検出ステップを含むことが好ましい。
また、前述の所定の処理は、変換ステップの前に、タイマー２０により計測された時間に基づいて、ベースバンド信号Ｂに含まれるパルスの位相のずれが所定の時間範囲内であるか否かを判定する判定ステップを含む。
図５は、図１に示した受信器が出力するベースバンド信号を説明する図である。図５では、信号のレベルがハイレベルのときを「Ｈ」、信号のレベルがローレベルのときを「Ｌ」として表す。ここで、ベースバンド信号Ｂには、電磁波伝送路におけるノイズなどの影響により、時間軸方向のずれ（ゆらぎ）、すなわちジッターが生じ得る。そのため、ベースバンド信号Ｂに含まれるパルスの周期やパルス幅には、時間のずれが生じる可能性がある。図５に示すように、例えば、ベースバンド信号Ｂに含まれるパルスの先端部又は後端部は、ジッターによりベースバンド信号ｂに含まれるパルスに対して遅れたり進んだりする（図５における矢印を参照）。その結果、ベースバンド信号Ｂに含まれるパルスのパルス幅や周期が、ベースバンド信号ｂに含まれるパルスのパルス幅や周期と異なることがある（ｂ１＜ａ１、ｂ２＞ａ２、Ｂ１＜Ａ１＜Ｂ２）。すなわち、ベースバンド信号Ｂに含まれるパルスの先端部と後端部のうち少なくとも一方に、位相のずれが生じ得る。この場合、変換ステップによりベースバンド信号Ｂに含まれるパルスを所定のシンボルに変換すると、正しいシンボルに変換できないおそれがある。特に、パルスの先端部の位相は、タイマー２０により計測された時間に基づいて当該パルスのパルス幅を算出（検出）するための基準点となるので、変換ステップへの影響が大きい。よって、前述の所定の処理が、変換ステップの前に、タイマー２０により計測された時間に基づいて、ベースバンド信号Ｂに含まれるパルスの位相のずれが所定の時間範囲内であるか否かを判定する判定ステップを含むことが好ましい。
本実施形態において、例外処理実行状態Ｍ３の非同期ＣＰＵ４２は、前述の所定の処理として、割り込み信号の種類に応じて後述の立ち下がり処理Ｓ２００又は立ち上がり処理Ｓ３００を実行する。
図４に示したように、立ち下がり処理Ｓ２００又は立ち上がり処理Ｓ３００を終了すると、非同期ＣＰＵ４２はメイン処理実行状態Ｍ１に移行する。メイン処理実行状態Ｍ１において、非同期ＣＰＵ４２はメイン処理Ｓ１００における前述のホールト命令の続きから処理を再開する。
図６は、図４に示したメイン処理実行状態において実行されるメイン処理のフローチャートである。図６に示すように、システムリセットの信号が解除されてメイン処理Ｓ１００を開始すると、非同期ＣＰＵ４２は、最初に初期設定を行う（Ｓ１０１）。初期設定において、非同期ＣＰＵ４２は、例えば、プリスケーラー２１に分周比ｍを設定したり、カウンター２６に設定値Ｃを設定したり、タイマー２０を駆動して時間の計測を開始したり、プログラムに用いる変数やフラグなどを初期化したりする。
次に、非同期ＣＰＵ４２はホールト命令を実行し（Ｓ１０２）、図４に示す待機状態Ｍ２に移行する。
次に、図４に示す例外処理実行状態Ｍ３において立ち下がり処理Ｓ２００又は立ち上がり処理Ｓ３００が終了し、再びメイン処理実行状態Ｍ１に移行すると、非同期ＣＰＵ４２は、Ｓ１０２のホールト命令の続き、すなわち、ベースバンド信号Ｂに含まれるパルスの位相が位相ロック状態か否か（パルス位相ロック状態か否か）を判定する（Ｓ１０３）。ベースバンド信号Ｂに含まれるパルスの位相が位相ロック状態でない場合に、非同期ＣＰＵ４２は、Ｓ１０２のホールト命令を再度実行し、ベースバンド信号Ｂに含まれるパルスの位相が位相ロック状態になるまでＳ１０２〜Ｓ１０３を繰り返す。
Ｓ１０３の判定の結果、ベースバンド信号Ｂに含まれるパルスの位相が位相ロック状態である場合に、ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスが所定のシンボルに変換済であるか否か（全パルス変換済か否か）を判定する（Ｓ１０４）。ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスが所定のシンボルに変換済でない場合に、非同期ＣＰＵ４２は、Ｓ１０２のホールト命令を再度実行し、ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスが所定のシンボルに変換されるまでＳ１０２〜Ｓ１０４を繰り返す。
Ｓ１０４の判定の結果、ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスが所定のシンボルに変換済である場合（全パルス変換済の場合）に、非同期ＣＰＵ４２は時刻修正処理Ｓ１０５を実行する。すなわち、非同期ＣＰＵ４２は、前述の変換ステップにより変換された全ての所定のシンボルから時刻情報を取り出し、取り出された時刻情報を表示装置７０に出力して時刻を修正する（Ｓ１０５）。これにより、ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスが前述の変換ステップにより所定のシンボルに変換されたときに、該全ての所定のシンボルから時刻情報が取り出され、時刻が修正されるので、ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスのうち、１つでも所定のシンボルに変換できなかった場合には、該ベースバンド信号Ｂに基づいて時刻を修正しない。
Ｓ１０５の後、非同期ＣＰＵ４２は、システムリセットの信号が入力されてシステムリセット状態Ｍ０に移行するまで、再度Ｓ１０２〜Ｓ１０５を繰り返す。
図７は、図４に示した例外処理実行状態において実行される立ち下がり処理のフローチャートである。図７に示すように、判別器４１から立ち下がりの割り込み信号Ｗ１が入力されて立ち下がり処理Ｓ２００を開始すると、非同期ＣＰＵ４２は、ベースバンド信号Ｂに含まれるパルスの位相チェックが完了しているか否か（パルス位相チェック完了か否か）を判定する（Ｓ２０１）。
Ｓ２０１の判定の結果、ベースバンド信号Ｂに含まれるパルスの位相チェックが完了していない場合に、非同期ＣＰＵ４２は前述の判定ステップを実行する。すなわち、非同期ＣＰＵ４２は、カウンター２６の数値を読み込み（Ｓ２０２）、読み込んだ数値に基づいて、ベースバンド信号Ｂに含まれるパルスの位相のずれが所定の時間範囲内であるか否かを判定する（Ｓ２０３）。
Ｓ２０３の判定の結果、ベースバンド信号Ｂに含まれるパルスの位相のずれが所定の時間範囲内である場合に、非同期ＣＰＵ４２は、ベースバンド信号Ｂに含まれるパルスの位相チェックを完了済にする。（Ｓ２０４）。このとき、ベースバンド信号Ｂに含まれるパルスの位相が位相ロック状態になる。一方、ベースバンド信号Ｂに含まれるパルスの位相のずれが所定の時間範囲内でない場合に、非同期ＣＰＵ４２は、ベースバンド信号Ｂに含まれるパルスの位相チェックを未完了にする（又は未完了のままにする）（Ｓ２０５）。
一方、Ｓ２０１の判定の結果、ベースバンド信号Ｂに含まれるパルスの位相チェックが完了している場合、非同期ＣＰＵ４２は、変換ステップを実行するパルスの先端部が未検出であるか否か（パルス先端部未検出か否か）を判定する（Ｓ２０６）。
Ｓ２０６の判定の結果、変換ステップを実行するパルスの先端部が未検出である場合に、非同期ＣＰＵ４２は、カウンター２６の数値を読み込み（Ｓ２０７）、読み込んだ数値に基づいて、ベースバンド信号Ｂに含まれるパルスの位相のずれが所定の時間範囲内か否かを判定する（Ｓ２０８）。
Ｓ２０８の判定の結果、ベースバンド信号Ｂに含まれるパルスの位相のずれが所定の時間範囲内である場合に、変換ステップを実行するパルスの先端部を検出済にする（Ｓ２０９）。
一方、Ｓ２０６の判定の結果、変換ステップを実行するパルスの先端部が未検出でない、すなわち検出済である場合と、Ｓ２０８の判定の結果、ベースバンド信号Ｂに含まれるパルスの位相のずれが所定の時間範囲内でない場合に、何もせずに（変換ステップを実行するパルスの先端部を検出済にせずに）、立ち下がり処理Ｓ２００を終了する。
図８は、図４に示した例外処理実行状態において実行される立ち上がり処理のフローチャートである。図８に示すように、判別器４１から立ち上がりの割り込み信号Ｗ２が入力されて立ち上がり処理Ｓ３００を開始すると、非同期ＣＰＵ４２は、変換ステップを実行するパルスの先端部が検出済であるか否かを判定する（Ｓ３０１）。
Ｓ３０１の判定の結果、変換ステップを実行するパルスの先端部が検出済である場合に、非同期ＣＰＵ４２は前述の変換ステップを実行する。すなわち、非同期ＣＰＵ４２は、カウンター２６の数値を読み込み（Ｓ３０２）、読み込んだ数値に基づいて、ベースバンド信号Ｂに含まれるパルスのパルス幅が０．２秒、すなわちシンボル「Ｍ」に対応する長さであるか否か（パルス幅が「Ｍ」に対応するか否か）を判定する（Ｓ３０３）。
Ｓ３０３の判定の結果、ベースバンド信号Ｂに含まれるパルスのパルス幅がシンボル「Ｍ」に対応する長さである場合に、非同期ＣＰＵ４２は前述の検出ステップを実行する。すなわち、非同期ＣＰＵ４２は、直前のパルスがシンボル「Ｍ」に変換済であるか否か（直前パルスが「Ｍ」変換済か否か）を判定する（Ｓ３０４）。ここで、図３に示したように、ベースバンド信号ｂにおいてシンボル「Ｍ」に対応するパルスが連続するのは、単位長のベースバンド信号ｂにおける第６０パルス（５９秒から６０秒まで）と、次の単位長のベースバンド信号ｂにおける第１パルス（０秒から１秒まで）の場合だけである。よって、直前のパルス及び当該パルスがシンボル「Ｍ」に対応する場合、すなわち、シンボル「Ｍ」に対応するパルスが連続するときは、単位長のベースバンド信号Ｂにおける第１パルス（先頭のパルス）を検出したことを意味する。
Ｓ３０４の判定の結果、直前のパルスがシンボル「Ｍ」に変換済である場合に、非同期ＣＰＵ４２は、変換したシンボルを格納する配列の添字（ポインタ）を先頭にするとともに、次の単位長のベースバンド信号Ｂにおける第１パルス（先頭のパルス）を検出するために、リセット、すなわち直前のパルスをシンボル「Ｍ」に未変換にする（Ｓ３０５）。なお、変換したシンボルを格納する配列はメモリー５０に記憶される。一方、直前のパルスがシンボル「Ｍ」に変換済でない場合に、次のパルスにおいてＳ３０４の判定をするために、非同期ＣＰＵ４２は、直前のパルスをシンボル「Ｍ」に変換済にする（Ｓ３０６）。
Ｓ３０５又はＳ３０６の後に、非同期ＣＰＵ４２は、配列にシンボル「Ｍ」を格納し、格納後に、配列の添字に１を加算する（Ｓ３０７）。これにより、当該パルスがシンボル「Ｍ」に変換される。
次に、非同期ＣＰＵ４２は、配列の添字が最後尾に達したか否か（配列最後尾か否か）を判定する（Ｓ３０８）。配列の添字が最後尾に達した場合に、非同期ＣＰＵ４２は、添字を先頭にするとともに、全パルス変換済にする（Ｓ３０９）。配列の添字が最後尾に達していない場合に、非同期ＣＰＵ４２は、何もしない（Ｓ３０９を行わない）。
一方、Ｓ３０３の判定の結果、ベースバンド信号Ｂに含まれるパルスのパルス幅がシンボル「Ｍ」に対応する長さでない場合に、非同期ＣＰＵ４２は、Ｓ３０２においてカウンター２６から読み込んだ数値に基づいて、ベースバンド信号Ｂに含まれるパルスのパルス幅が０．５秒、すなわちシンボル「１」に対応する長さであるか否か（パルス幅が「１」に対応するか否か）を判定する（Ｓ３１０）。
Ｓ３１０の判定の結果、ベースバンド信号Ｂに含まれるパルスのパルス幅がシンボル「１」に対応する長さである場合に、非同期ＣＰＵ４２は、配列にシンボル「１」を格納し、格納後に、配列の添字に１を加算する（Ｓ３１１）。これにより、当該パルスがシンボル「１」に変換される。
また、次のパルスにおいてＳ３０４の判定をするために、非同期ＣＰＵ４２は、直前のパルスをシンボル「Ｍ」に未変換にする（Ｓ３１２）。
一方、Ｓ３１０の判定の結果、ベースバンド信号Ｂに含まれるパルスのパルス幅がシンボル「１」に対応する長さでない場合に、非同期ＣＰＵ４２は、Ｓ３０２においてカウンター２６から読み込んだ数値に基づいて、ベースバンド信号Ｂに含まれるパルスのパルス幅が０．８秒、すなわちシンボル「０」に対応する長さであるか否か（パルス幅が「０」に対応するか否か）を判定する（Ｓ３１３）。
Ｓ３１３の判定の結果、ベースバンド信号Ｂに含まれるパルスのパルス幅がシンボル「０」に対応する長さである場合に、非同期ＣＰＵ４２は、配列にシンボル「０」を格納し、格納後に、配列の添字に１を加算する（Ｓ３１４）。これにより、当該パルスがシンボル「０」に変換される。
また、Ｓ３１４の後、次のパルスにおいてＳ３０４の判定をするために、非同期ＣＰＵ４２はＳ３１２を実行する。
一方、Ｓ３１３の判定の結果、ベースバンド信号Ｂに含まれるパルスのパルス幅がシンボル「０」に対応する長さでない場合、すなわちパルス幅がシンボル「Ｍ」、シンボル「１」、及びシンボル「０」の何れにも対応しない場合に、ジッターの影響によりパルス幅が変化したものと考えられる。よって、非同期ＣＰＵ４２は、次のパルスにおいてＳ２０１の判定により再度判定ステップを実行するために、ベースバンド信号Ｂに含まれるパルスの位相チェックを未完了にする（Ｓ３１５）。このとき、ベースバンド信号Ｂに含まれるパルスの位相が位相ロック状態だった場合には、位相ロック状態が解除される（位相ロック状態でなくなる）。
なお、Ｓ３１５において、非同期ＣＰＵ４２は、分周比ｍ、設定値Ｃの変更や、受信器３０のコンフィギュレーションの変更、例えば送信局の切り替え、受信周波数、その他の設定の変更を行ってもよい。
また、Ｓ３１５の後、次のパルスにおいてＳ３０４の判定をするために、非同期ＣＰＵ４２はＳ３１２を実行する。
Ｓ３０９の後、Ｓ３０８の判定の結果、配列の添字が最後尾に達していない場合、及びＳ３１２の後に、非同期ＣＰＵ４２は、次のパルスにおいてＳ２０６の判定をするために、変換ステップを実行するパルスの先端部を未検出にし（Ｓ３１６）、立ち上がり処理Ｓ３００を終了する。
一方、Ｓ３０１の判定の結果、変換ステップを実行するパルスの先端部が検出済でない場合、すなわち変換ステップを実行するパルスの先端部が未検出である場合に、非同期ＣＰＵ４２は何もせずに立ち上がり処理Ｓ３００を終了する。
次に、前述した図７及び図８に示したフローチャートについて、さらに図９及び図１０の具体例を用いて詳細に説明する。
＜判定ステップの具体例＞
図９は、ベースバンド信号と非同期ＣＰＵの状態との関係を説明する図である。図９では、信号のレベルがハイレベルのときを「Ｈ」、信号のレベルがローレベルのときを「Ｌ」として表す。図９に示すように、非同期ＣＰＵ４２が待機状態Ｍ２のときに、ベースバンド信号Ｂがハイレベルからローレベルに変化すると、非同期ＣＰＵ４２に立ち下がりの割り込み信号Ｗ１が入力され、非同期ＣＰＵ４２は例外処理実行状態Ｍ３に移行する（Ｐ２）。Ｐ２において、例外処理実行状態Ｍ３の非同期ＣＰＵ４２は、図７に示した立ち下がり処理Ｓ２００のＳ２０１〜Ｓ２０５を実行する。
Ｓ２０１〜Ｓ２０５では、例えば、未チェック回数を示す変数ＤＰＬＬをあらかじめ用意しておき、ベースバンド信号に含まれるパルスの位相のずれが所定の時間範囲内であるときに変数ＤＰＬＬから１を減じる（デクリメントする）ようにする。具体的には、図７に示したＳ２０１において、非同期ＣＰＵ４２は、変数ＤＰＬＬに基づいてベースバンド信号Ｂに含まれるパルスの位相チェックが完了しているか否かを判定する（例えばＤＰＬＬ＝０？）。また、変数Ｔｏｌｄ及びＴｎｅｗをあらかじめ用意しておき、Ｓ２０２において、非同期ＣＰＵ４２は、変数Ｔｎｅｗの値を変数Ｔｏｌｄに代入した後、読み込んだカウンター２６の数値をＴｎｅｗに代入する。この結果、変数Ｔｏｌｄには直前のパルスの先端部で読み込んだカウンター２６の数値が、変数Ｔｎｅｗには当該パルスの先端部で読み込んだカウンター２６の数値が、それぞれ格納されることになる。ここで、直前のパルスの先端部におけるカウンター２６の数値と、当該パルスの先端部におけるカウンター２６の数値とが同一又は略同一、すなわち当該パルスの先端部の位相のずれが所定の時間範囲内であれば、前述のジッターが無いか又は小さいと考えられる。よって、Ｓ２０３において、非同期ＣＰＵ４２は、変数Ｔｎｅｗと変数Ｔｏｌｄとの差の絶対値を算出し、算出された絶対値がしきい値を示す変数ｄＴより小さいか否かを判定する（｜Ｔｎｅｗ−Ｔｏｌｄ｜＜ｄＴ）。この場合、図６に示したＳ１０１の初期設定において、変数ＤＰＬＬ、Ｔｏｌｄ、及びＴｎｅｗに初期値（例えば、それぞれ「１」、「０」、「０」）を設定しておく。
また、前述の例の場合、Ｓ２０４において、非同期ＣＰＵ４２は、変数ＤＰＬＬをデクリメントする（ＤＰＬＬ＝ＤＰＬＬ−１）。これにより、パルスの位相チェックが完了済になる。一方、Ｓ２０５において、非同期ＣＰＵ４２は、変数ＤＰＬＬをリセットする（例えばＤＰＬＬ＝１）。これにより、ベースバンド信号Ｂに含まれるパルスの位相チェックが未完了になる。
立ち下がり処理Ｓ２００を終了すると、例外処理実行状態Ｍ３の非同期ＣＰＵ４２は、メイン処理実行状態Ｍ１に移行し、メイン処理実行状態Ｍ１の非同期ＣＰＵ４２は、Ｓ１０２のホールト命令の続きからメイン処理Ｓ１００を再開する。しかしながら、図６に示したＳ１０３において位相ロック状態であると判定され、Ｓ１０４において全パルス変換済であると判定されるまで、非同期ＣＰＵ４２はすぐに再度Ｓ１０２のホールト命令を実行する。よって、図９に示すように、非同期ＣＰＵ４２は、実質的にＰ２（例外処理実行状態Ｍ３）から待機状態Ｍ２に移行する。
この場合、ベースバンド信号Ｂの単位長あたりに含まれる全パルスの変換状態を示すフラグＣａｐｔｕｒｅｄをあらかじめ用意しておき、図６に示したＳ１０１の初期設定において、非同期ＣＰＵ４２はフラグＣａｐｔｕｒｅｄに未変換（例えば「０」）を設定する。また、Ｓ１０３において、非同期ＣＰＵ４２は、変数ＤＰＬＬに基づいてベースバンド信号Ｂに含まれるパルスの位相が位相ロック状態であるか否かを判定する（例えばＤＰＬＬ＝０？）。さらに、Ｓ１０４において、非同期ＣＰＵ４２は、フラグＣａｐｔｕｒｅｄに基づいてベースバンド信号Ｂの単位長あたりに含まれる全てのパルスが所定のシンボルに変換済であるか否かを判定する（例えばＣａｐｔｕｒｅｄ＝１？）。
次に、ベースバンド信号Ｂがローレベルからハイレベルに変化すると、待機状態Ｍ２の非同期ＣＰＵ４２に立ち上がりの割り込み信号Ｗ２が入力され、非同期ＣＰＵ４２は例外処理実行状態Ｍ３に移行する。例外処理実行状態Ｍ３の非同期ＣＰＵ４２は、図８に示した立ち上がり処理Ｓ３００を実行する。しかしながら、図７に示したＳ２０９において、変換ステップを実行するパルスの先端部を検出済にするまでは、Ｓ３０１において、変換ステップを実行するパルスの先端部が未検出であると判定され、非同期ＣＰＵ４２はすぐに立ち上がり処理Ｓ３００を終了する。よって、図９に示すように、非同期ＣＰＵ４２は、ベースバンド信号Ｂがローレベルからハイレベルに変化しても、実質的に待機状態Ｍ２のままである。
この場合、変換ステップを実行するパルスの先端部の検出状態を示すフラグＰｏｎをあらかじめ用意しておき、図６に示したＳ１０１の初期設定において、フラグＰｏｎに未検出（例えば「０」）を設定する。
また、例えば、変数ＤＰＬＬの初期値として２以上の数値（例えば「５」）を設定する場合、図９に示すように、ベースバンド信号Ｂがハイレベルからローレベルに変化して例外処理実行状態Ｍ３に移行したＰ２、Ｐ３、Ｐ４、Ｐ５、及びＰ６において、ベースバンド信号Ｂに含まれる連続する複数のパルスについて、各パルスの位相のずれが全て所定の時間範囲内であるか否かを判定することが可能となる。すなわち、図７に示したＳ２０４において、非同期ＣＰＵ４２は、変数ＤＰＬＬをデクリメントする（ＤＰＬＬ＝ＤＰＬＬ−１）。この場合、ＤＰＬＬ＝０になったときにベースバンド信号Ｂに含まれるパルスの位相が位相ロック状態になる。一方、Ｓ２０５において、非同期ＣＰＵ４２は、変数ＤＰＬＬをリセットする（例えばＤＰＬＬ＝５）。これにより、ベースバンド信号Ｂに含まれる連続する５つのパルスについて、各パルスの位相のずれが１つでも所定の時間範囲内でない場合には、Ｓ２０５において変数ＤＰＬＬがリセットされる。
ここで、ベースバンド信号Ｂに含まれる連続する複数のパルスについて、各パルスの位相のずれが全て変換ステップにおいて許容可能な時間範囲内である場合には、電磁波Ａの受信状態が安定していると考えられる。よって、ベースバンド信号Ｂに含まれる連続する複数のパルスについて、判定ステップにより各パルスの位相のずれが全て所定の時間範囲内であると判断されたときに、変換ステップを実行することが好ましい。
＜変換ステップの具体例＞
図１０は、ベースバンド信号と非同期ＣＰＵの状態との関係を説明する図である。図１０では、信号のレベルがハイレベルのときを「Ｈ」、信号のレベルがローレベルのときを「Ｌ」として表す。図１０に示すように、非同期ＣＰＵ４２が待機状態Ｍ２のときに、ベースバンド信号Ｂがハイレベルからローレベルに変化すると、非同期ＣＰＵ４２に立ち下がりの割り込み信号Ｗ１が入力され、非同期ＣＰＵ４２は例外処理実行状態Ｍ３に移行する（Ｐ７）。Ｐ７において、例外処理実行状態Ｍ３の非同期ＣＰＵ４２は、図７に示したＳ２０１でベースバンド信号Ｂに含まれるパルスの位相チェックが完了していると判定すると、Ｓ２０６〜Ｓ２０９を実行する。
Ｓ２０６〜Ｓ２０９では、前述の例の場合、Ｓ２０６において、非同期ＣＰＵ４２はフラグＰｏｎに基づいて変換ステップを実行するパルスの先端部が未検出であるか否かを判定する（例えばＰｏｎ＝０？）。また、前述のＳ２０２及びＳ２０３と同様に、Ｓ２０７において、非同期ＣＰＵ４２は、変数Ｔｎｅｗの値を変数Ｔｏｌｄに代入した後、読み込んだカウンター２６の数値をＴｎｅｗに代入する。ここで、直前のパルスの先端部におけるカウンター２６の数値と、当該パルスの先端部におけるカウンター２６の数値とが同一又は略同一、すなわち当該パルスの先端部の位相のずれが所定の時間範囲内であれば、当該パルスの先端部で読み込んだカウンター２６の数値が当該パルスの先端部の位相であると考えることができ、パルスの先端部の位相を基準にして当該パルスの幅の長さを算出（検出）することが可能となる。よって、Ｓ２０８において、非同期ＣＰＵ４２は、変数Ｔｎｅｗと変数Ｔｏｌｄとの差の絶対値を算出し、算出された絶対値がしきい値を示す変数ｄＴより小さいか否かを判定する（｜Ｔｎｅｗ−Ｔｏｌｄ｜＜ｄＴ）。さらに、Ｓ２０９において、非同期ＣＰＵ４２は、フラグＰｏｎを検出済（例えば「１」）にする。なお、Ｓ２０９において、非同期ＣＰＵ４２は、フラグＰｏｎを検出済にするとともに、カウンター２６を再起動させ、タウンター２６の数値をリセットする（例えば、カウントした数値をゼロにする）ようにしてもよい。
次に、ベースバンド信号Ｂがローレベルからハイレベルに変化すると、待機状態Ｍ２の非同期ＣＰＵ４２に立ち上がりの割り込み信号Ｗ２が入力され、非同期ＣＰＵ４２は例外処理実行状態Ｍ３に移行する（Ｐ８）。Ｐ８において、例外処理実行状態Ｍ３の非同期ＣＰＵ４２は、図８に示したＳ３０１で変換ステップを実行するパルスの先端部が検出済であると判定すると、Ｓ３０２〜Ｓ３１６を実行する。
Ｓ３０２〜Ｓ３１６では、前述の例の場合、前述のＳ２０２と同様に、Ｓ３０２において、変数Ｔｎｅｗの値を変数Ｔｏｌｄに代入した後、読み込んだカウンター２６の数値をＴｎｅｗに代入する。この結果、変数Ｔｏｌｄには当該パルスの先端部でＳ２０７において読み込んだカウンター２６の数値が、変数Ｔｎｅｗには当該パルスの後端部で読み込んだカウンター２６の数値が、それぞれ格納されることになる。これにより、当該パルスのパルス幅の長さを算出することができる。Ｓ３０３において、非同期ＣＰＵ４２は、変数Ｔｎｅｗと変数Ｔｏｌｄとの差の絶対値を算出し、算出された絶対値がシンボル「Ｍ」に対応する所定の数値範囲内であるか否かを判定する。具体的には、０．２秒に対応するカウンター２６の数値が３０である場合、算出された絶対値が１５以上４５以下か否かを判定する（１５≦｜Ｔｎｅｗ−Ｔｏｌｄ｜≦４５？）。
また、前述の例の場合、直前のパルスをシンボル「Ｍ」に変換状態を示すフラグＴｍａｒｋをあらかじめ用意しておき、Ｓ３０４において、非同期ＣＰＵ４２は、フラグＴｍａｒｋに基づいて直前のパルスをシンボル「Ｍ」に変換済であるか否かを判定する（例えばＴｍａｒｋ＝１？）。さらに、配列の添字を示す変数Ｐｏｉｎｔｅｒをあらかじめ用意しておき、Ｓ３０５において、非同期ＣＰＵ４２は、変数Ｐｏｉｎｔｅｒを先頭（例えばＰｏｉｎｔｅｒ＝０）にするとともに、フラグＴｍａｒｋを未変換（例えば「０」）にする。一方、Ｓ３０６において、非同期ＣＰＵ４２はフラグＴｍａｒｋを変換済（例えば「１」）にする。この場合、図６に示したＳ１０１の初期設定において、フラグＴｍａｒｋを未変換（例えば「０」）に設定し、変数Ｐｏｉｎｔｅｒを先頭（例えばＰｏｉｎｔｅｒ＝０）にしておく。
また、前述の例の場合、単位長あたりのベースバンド信号ｂに含まれる全パルス数、すなわち６０個の配列Ｂｕｆｆｅｒをあらかじめ用意しておき、Ｓ３０７において、非同期ＣＰＵ４２は、変数Ｐｏｉｎｔｅｒが指し示す配列Ｂｕｆｆｅｒに「Ｍ」を格納し（Ｂｕｆｆｅｒ［Ｐｏｉｎｔｅｒ］＝「Ｍ」）、格納した後に変数Ｐｏｉｎｔｅｒをインクリメントする（Ｐｏｉｎｔｅｒ＝Ｐｏｉｎｔｅｒ＋１）。この場合、図６に示したＳ１０１の初期設定において、非同期ＣＰＵ４２は、全ての配列Ｂｕｆｆｅｒをクリア（例えばゼロに）しておく。
また、前述の例の場合、Ｓ３０８において、非同期ＣＰＵ４２は、変数Ｐｏｉｎｔｅｒに基づいて、配列の添字が最後尾に達したか否かを判定する。具体的には、６０個の配列Ｂｕｆｆｅｒの添字として０から５９を使用する場合に、非同期ＣＰＵ４２は、変数Ｐｏｉｎｔｅｒが６０か否かで判定する（Ｐｏｉｎｔｅｒ＝６０？）。さらに、Ｓ３０９において、非同期ＣＰＵ４２は、変数Ｐｏｉｎｔｅｒを先頭（例えばＰｏｉｎｔｅｒ＝０）にするとともに、フラグＣａｐｔｕｒｅｄを変換済（例えば「１」）にする。
また、前述の例の場合、Ｓ３０３と同様に、Ｓ３１０において、非同期ＣＰＵ４２は、変数Ｔｎｅｗと変数Ｔｏｌｄとの差の絶対値を算出し、算出された絶対値がシンボル「１」に対応する所定の数値範囲内か否かを判定する。具体的には、０．５秒に対応するカウンター２６の数値が７５である場合、算出された絶対値が６０以上９０以下か否かで判定する（６０≦｜Ｔｎｅｗ−Ｔｏｌｄ｜≦９０？）。また、Ｓ３１１において、非同期ＣＰＵ４２は、変数Ｐｏｉｎｔｅｒが指し示す配列Ｂｕｆｆｅｒに「１」を格納し（Ｂｕｆｆｅｒ［Ｐｏｉｎｔｅｒ］＝「１」）、格納した後に変数Ｐｏｉｎｔｅｒをインクリメントする（Ｐｏｉｎｔｅｒ＝Ｐｏｉｎｔｅｒ＋１）。さらに、Ｓ３１２において、非同期ＣＰＵ４２は、フラグＴｍａｒｋを未変換（例えば「０」）にする。
また、前述の例の場合、Ｓ３０３と同様に、Ｓ３１３において、非同期ＣＰＵ４２は、変数Ｔｎｅｗと変数Ｔｏｌｄとの差の絶対値を算出し、算出された絶対値がシンボル「０」に対応する所定の数値範囲内か否かを判定する。具体的には、０．８秒に対応するカウンター２６の数値が１２０である場合、算出された絶対値が１０５以上１３５以下か否かで判定する（１０５≦｜Ｔｎｅｗ−Ｔｏｌｄ｜≦１３５？）。また、Ｓ３１４において、非同期ＣＰＵ４２は、変数Ｐｏｉｎｔｅｒが指し示す配列Ｂｕｆｆｅｒに「０」を格納し（Ｂｕｆｆｅｒ［Ｐｏｉｎｔｅｒ］＝「０」）、格納した後に変数Ｐｏｉｎｔｅｒをインクリメントする（Ｐｏｉｎｔｅｒ＝Ｐｏｉｎｔｅｒ＋１）。一方、Ｓ３１５において、非同期ＣＰＵ４２は、変数ＤＰＬＬをリセットする（例えばＤＰＬＬ＝５）。
さらに、前述の例の場合、Ｓ３１６において、非同期ＣＰＵ４２は、フラグＰｏｎを未検出（例えば「０」）にする。
以後、ベースバンド信号Ｂに含まれる各パルスについて、非同期ＣＰＵ４２は、フラグＣａｐｔｕｒｅｄが変換済（例えば「１」）になるまで、Ｐ７及びＰ８と同様の処理を繰り返す。
単位長のベースバンド信号Ｂにおいて、第１パルスから第５９パルスまでに対応する所定のシンボルをそれぞれ配列Ｂｕｆｆｅｒに格納後、第６０パルス（最後尾）に対応する所定のシンボルを配列Ｂｕｆｆｅｒに格納するときに、ベースバンド信号Ｂがローレベルからハイレベルに変化すると、待機状態Ｍ２の非同期ＣＰＵ４２は例外処理実行状態Ｍ３に移行する。図８に示した立ち上がり処理Ｓ３００において、Ｓ３０９でフラグＣａｐｔｕｒｅｄが変換済（例えば「１」）になる。
立ち上がり処理Ｓ３００を終了すると、非同期ＣＰＵ４２は、メイン処理実行状態Ｍ１に移行し、Ｓ１０２のホールト命令の続きからメイン処理Ｓ１００を再開する。図６に示したメイン処理Ｓ１００では、Ｐ６において変数ＤＰＬＬが「０」になるので、Ｓ１０３で位相ロック状態であると判定される。また、前述したようにフラグＣａｐｔｕｒｅｄが変換済（例えば「１」）になるので、Ｓ１０４で全パルス変換済であると判定される。これにより、非同期ＣＰＵ４２は、Ｓ１０５の時刻修正処理を実行することができる。Ｓ１０５の時刻修正処理では、非同期ＣＰＵ４２は、全ての配列Ｂｕｆｆｅｒ（例えばＢｕｆｆｅｒ［０］〜Ｂｕｆｆｅｒ［５９］）に格納された所定のシンボルをメモリー５０から読み出し、読み出した所定のシンボルを時刻情報を含む情報に復号化し、復号化された時刻情報を表示装置７０に出力して時刻を修正する。
＜検出ステップの具体例＞
なお、受信器３０により単位長のベースバンド信号Ｂの途中から出力される場合、シンボル「Ｍ」に対応するパルスが連続するときに、ベースバンド信号Ｂがローレベルからハイレベルに変化すると、待機状態Ｍ２の非同期ＣＰＵ４２は例外処理実行状態Ｍ３に移行する。図８に示す立ち下がり処理Ｓ３００において、Ｓ３０５で変数Ｐｏｉｎｔｅｒが先頭（例えばＰｏｉｎｔｅｒ＝０）になり、単位長のベースバンド信号Ｂの第１パルス（先頭）からパルスに対応する所定のシンボルを配列Ｂｕｆｆｅｒに格納し直す（上書きする）。
本実施形態では、非同期回路４０が判別器４１を含んで構成され、判別器４１が、受信器３０から入力されるベースバンド信号Ｂに基づいて、立ち下がりの割り込み信号Ｗ１又は立ち上がりの割り込み信号Ｗ２を非同期ＣＰＵ４２に出力するようにしたが、これに限定されない。例えば、メモリーマップドＩ／Ｏ方式を用いてメモリー５０のメモリー空間内に受信器３０に対応するアドレスを割り当てておき、非同期ＣＰＵ４２は、受信器３０から入力されるベースバンド信号Ｂがハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときに、受信器３０に割り当てられたアドレスを読み込んで、ベースバンド信号Ｂがハイレベルからローレベルに変化したか、又はローレベルからハイレベルに変化したかを判別し、立ち下がり処理Ｓ２００又は立ち下がり処理Ｓ３００を実行するようにしてもよい。
このように、本実施形態における時刻修正回路１によれば、非同期ＣＰＵ４２は、ベースバンド信号Ｂがハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときのうち少なくとも一方のときに、前述の所定の処理を実行し、該所定の処理を実行後に待機状態Ｍ２になる。ここで、受信器３０により出力されたベースバンド信号Ｂはパルス幅変調方式で符号化（ＰＷＭ符号化）されているので、ベースバンド信号Ｂに含まれるパルスのパルス幅の長さに基づいて、ベースバンド信号Ｂから時刻情報を取り出すことが可能となる。パルス幅の長さは、パルスの先端部及び後端部、すなわち、ベースバンド信号Ｂがハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときに、タイマー２０により計測された時間に基づいて得ることが可能である。よって、ベースバンド信号Ｂがハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときのうち少なくとも一方のときに、すなわち、例外処理実行状態Ｍ３において、非同期ＣＰＵ４２がタイマー２０により計測された時間に基づいてベースバンド信号Ｂから時刻情報を取り出すための所定の処理を実行することにより、ベースバンド信号Ｂから時刻情報を取り出すことができ、取り出された時刻情報に基づいて時刻を修正することができる。
また、ベースバンド信号Ｂがハイレベルからローレベルに変化するイベントとローレベルからハイレベルに変化するイベントによって、非同期ＣＰＵ４２が駆動されるので、受信器３０と非同期ＣＰＵ４２とは同期せずに動作することが可能となる。さらに、非同期ＣＰＵ４２は、この２つのイベントの発生時にタイマー２０から読み出した時間の差からパルス幅の長さを算出することができるので、タイマー２０と非同期ＣＰＵ４２とは同期せずに動作することが可能となる。これにより、タイマー２０、受信器３０、及び非同期ＣＰＵ４２は、相互に同期せずに、すなわち、非同期に動作することが可能であるから、時刻修正回路１は、グローバルクロック（基準クロック）を必要とせずに動作することができる。これにより、非同期ＣＰＵ４２の動作速度を上げても非同期ＣＰＵ４２以外の消費電流には影響せず、グローバルクロックを用いる場合と比較して、非同期ＣＰＵ４２以外における消費電力を低減させることができる。
さらに、非同期ＣＰＵ４２は、待機状態（スタンバイ状態）Ｍ２になると、リーク電流以外のダイナミックな電流が流れなくなり停止する一方、処理が実行可能になるまでの待ち時間（レイテンシ）は少なく、待機状態Ｍ２から俊敏に起動することが可能である。これにより、ベースバンド信号Ｂがハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときのうち少なくとも一方のときに、待機状態の非同期ＣＰＵ４２は俊敏に起動、すなわち、例外処理実行状態Ｍ３に移行して前述の所定の処理を実行することができる。また、非同期ＣＰＵ４２が前述の所定の処理を実行後に待機状態Ｍ２になることにより、所定の処理を実行中以外の間に流れる電流を減らすことができ、非同期ＣＰＵ４２における消費電力を低減させることができるとともに、電磁放射を抑制してノイズを減少させることができる。
また、本実施形態における時刻修正回路１によれば、タイマー２０は、発振回路１０から入力される信号の周波数を１／２m（ｍは１以上８以下の整数）にした信号を出力する８ビットのプリスケーラー２１と、８ビットのプリスケーラー２１から入力される信号に基づいて、ゼロから設定値までの数値を循環しながらカウントする８ビットのカウンター２６とを有し、非同期ＣＰＵ４２は、８ビットのカウンター２６によりカウントされた数値に基づいて、前述の所定の処理を実行する。ここで、８ビットのプリスケーラー２１は、発振回路１０から入力される信号の所定周波数、すなわち２15ヘルツを１／２mに分周し、８ビットのカウンター２６は１／２mに分周された信号に基づいてカウントするので、タイマー２０は、１／２14以上から２秒未満までの時間を簡素な構成の回路で計測することができる。これにより、タイマー２０における消費電力を低減させることができる。
また、８ビットのカウンター２６は、ゼロから設定値までの数値を循環しながらカウントするので、カウント開始後はフリーランニングとなる。一方、非同期ＣＰＵ４２は、前述の２つのイベントの発生時に８ビットのカウンター２６から読み出した数値の差からパルス幅の長さを算出することができるので、８ビットのカウンター２６と非同期ＣＰＵ４２とは同期せずに動作することが可能となる。これにより、８ビットのカウンター２６、受信器３０、及び非同期ＣＰＵ４２は、相互に同期せずに、すなわち、非同期に動作することが可能であるから、時刻修正回路１は、かかる構成によってもグローバルクロック（基準クロック）を必要とせずに動作することができる。
また、本実施形態における時刻修正回路１によれば、８ビットのカウンター２６に設定する設定値Ｃとして、所定の数値の２の補数を設定する。ここで、設定値Ｃとして所定の数値をそのまま８ビットのカウンター２６に設定してカウントアップする場合、カウントした数値が設定値Ｃに達したか否かを判定し、設定値Ｃに達した状態でカウントしたときにリセットするための比較器が必要となる。これに対し、設定値Ｃとして所定の数値の２の補数を８ビットのカウンター２６に設定してカウントアップすると、所定の数値までカウントアップしたときに８ビットのカウンター２６から出力されるキャリー信号を用いて設定値Ｃのリセット（再設定）を行うことができるので比較器は不要となる。よって、設定値Ｃとして所定の数値の２の補数を８ビットのカウンター２６に設定することにより、比較器がない分だけ８ビットのカウンター２６における消費電力を低減することができる。
また、本実施形態における時刻修正回路１によれば、前述の所定の処理は、タイマー２０により計測された時間に基づいて、ベースバンド信号Ｂに含まれるパルスを所定のシンボルに変換する変換ステップを含む。これにより、タイマー２０により計測された時間に基づいて、ベースバンド信号Ｂに含まれるパルスが所定のシンボル、すなわち、時刻情報を構成するシンボル（「Ｍ」、「１」、「０」）に変換されるので、ベースバンド信号Ｂから時刻情報を取り出すことができる。
また、本実施形態における時刻修正回路１によれば、前述の変換ステップは、変換された所定のシンボルに基づいて、ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスのうち先頭のパルスを検出する検出ステップを含む。ここで、受信器３０から連続して出力されるベースバンド信号Ｂにおいて、単位長（１レコード）のベースバンド信号Ｂの境界、すなわち、１つ前の単位長における最後尾のパルスと次の単位長における先頭のパルスとを切り分ける（区別する）必要がある。このため、従来は、単位長のベースバンド信号に含まれるパルスから変換された全てのシンボルを、複数レコード分記憶しておき、記憶されたシンボルに基づいて単位長のベースバンド信号Ｂの境界を検出していた。この場合、シンボルを記憶するメモリーは、複数レコードから変換された全てのシンボル分、例えばｘ×６０シンボル分（ｘは２以上の整数）の記憶容量が必要となる。これに対し、ベースバンド信号Ｂに含まれるパルスを所定のシンボルに変換するとともに、変換された所定のシンボルに基づいて単位長のベースバンド信号Ｂの境界を検出するようにすれば、メモリーの記憶容量は１レコード分のベースバンド信号Ｂから変換されたシンボル、例えば６０シンボル分だけで済む。よって、変換ステップが、変換された所定のシンボルに基づいて、ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスのうち先頭のパルスを検出する検出ステップを含むことにより、単位長のベースバンド信号Ｂの境界を検出することができるとともに、メモリー５０の記憶容量を減少させることができる。これにより、記憶容量が少ない分だけメモリー５０における回路コストと消費電力を低減させることができる。
また、本実施形態における時刻修正回路１によれば、前述の所定の処理は、変換ステップの前に、計測された時間に基づいて、ベースバンド信号Ｂに含まれるパルスの位相のずれが所定の時間範囲内であるか否かを判定する判定ステップが含む。ここで、ベースバンド信号Ｂには、ノイズなどの影響により、時間軸方向のずれ（ゆらぎ）、すなわちジッターが生じ得る。そのため、ベースバンド信号Ｂに含まれるパルスの周期やパルス幅には、時間のずれが生じる可能性がある。すなわち、ベースバンド信号Ｂに含まれるパルスの先端部と後端部のうち少なくとも一方に、位相のずれが生じ得る。特に、パルスの先端部の位相は、タイマー２０により計測された時間に基づいて当該パルスのパルス幅を算出（検出）するための基準点となるので、変換ステップへの影響が大きい。よって、前述の所定の処理が、変換ステップの前に、計測された時間に基づいて、ベースバンド信号Ｂに含まれるパルスの位相のずれが所定の時間範囲内であるか否かを判定する判定ステップを含むことにより、ベースバンド信号Ｂに含まれるパルスの位相のずれが、変換ステップにおいて許容可能な時間範囲内であることを確認してから変換ステップを実行することができ、変換ステップにおける所定のシンボルへの変換精度を高めることができる。
また、本実施形態における時刻修正回路１によれば、変換ステップは、連続する複数のパルスについて判定ステップにより各パルスの位相のずれが全て所定の時間範囲内であると判定されたときに、実行される。ここで、ベースバンド信号Ｂに含まれる連続する複数のパルスについて、各パルスの位相のずれが全て変換ステップにおいて許容可能な時間範囲内である場合には、電磁波Ａの受信状態が安定していると考えられる。よって、ベースバンド信号Ｂに含まれる連続する複数のパルスについて、判定ステップにより各パルスの位相のずれが全て所定の時間範囲内であると判定されたときに、変換ステップを実行することにより、変換ステップにおける所定のシンボルへの変換精度を更に高めることができる。
また、本実施形態における時刻修正回路１によれば、非同期ＣＰＵ４２は、ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスが前述の変換ステップにより所定のシンボルに変換されたときに、該変換された全ての所定のシンボルから時刻情報を取り出し、該取り出された時刻情報に基づいて時刻を修正する時刻修正処理Ｓ１０５を実行する。これにより、ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスが前述の変換ステップにより所定のシンボルに変換されたときに、該全ての所定のシンボルから時刻情報が取り出され、時刻が修正されるので、ベースバンド信号Ｂの単位長あたりに含まれる全てのパルスのうち、１つでも所定のシンボルに変換できなかった場合には、該ベースバンド信号Ｂに基づいて時刻を修正しない。これにより、修正される時刻の信頼性を高めることができる。
（第２実施形態）
図１１は、本発明に係る時刻修正回路の第２実施形態を示すものであり、同図は、本発明に係る時刻修正回路の第２実施形態を説明するブロック図である。なお、特に記載がない限り、前述した第１実施形態と同一構成部分は同一符号をもって表し、その説明を省略する。また、図示しない構成部分は、前述した第１実施形態と同一とする。
図１１に示すように、時刻修正回路１Ａは、計時手段として、図１に示したタイマー２０に代えて所定ビットのカウンター２０Ａを用いている。所定ビットのカウンター２０Ａは、発振回路１０から入力される所定周波数ｆの信号に基づいて、ゼロから所定の設定値Ｃまでの数値を循環しながらカウントする。例えば、所定ビットのカウンター２０Ａは、発振回路１０から入力される信号の一周期（一パルス）ごとに、１つずつカウントアップ（計数）し、ゼロからカウントアップした数値が所定の設定値Ｃに達した状態でカウントアップしたときに、ゼロにリセットされるようになっている。所定の設定値Ｃは、非同期バス６０を介して非同期ＣＰＵ４２によってあらかじめ設定される数値である。なお、第１実施形態のカウンター２６と同様に、所定ビットのカウンター２０Ａは、カウントアップする場合に限定されず、カウントダウンするようにしてもよい。
所定ビットのカウンター２０Ａに設定する設定値Ｃは、第１実施形態のカウンター２６と同様に、所定の数値の２の補数を設定することが好ましい。ここで、設定値Ｃとして所定の数値をそのまま所定ビットのカウンター２０Ａに設定してカウントアップする場合、カウントした数値が設定値Ｃに達したか否かを判定し、設定値Ｃに達した状態でカウントしたときにリセットするための比較器が必要となる。これに対し、設定値Ｃとして所定の数値の２の補数を所定ビットのカウンター２０Ａに設定してカウントアップすると、所定の数値までカウントアップしたときにカウンター２０Ａから出力されるキャリー信号を用いて設定値Ｃのリセット（再設定）を行うことができるので比較器は不要となる。
非同期ＣＰＵ４２は、非同期バス６０を介して所定ビットのカウンター２０Ａの数値を読み込むことにより、所定ビットのカウンター２０Ａにより計測された時間を取得する。すなわち、非同期ＣＰＵ４２は、所定ビットのカウンター２０Ａによりカウントされた数値に基づいて前述の所定の処理を実行する。
ここで、所定ビットのカウンター２０Ａは、所定周波数ｆの信号に基づいてカウントするので、発振回路１０が発振する信号の周期の整数倍の時間を簡素な構成の回路で計測することができる。また、所定ビットのカウンター２０Ａは、ゼロから設定値までの数値を循環しながらカウントするので、カウント開始後はフリーランニングとなる。一方、非同期ＣＰＵ４２は、前述の２つのイベントの発生時に所定ビットのカウンター２０Ａから読み出した数値の差からパルス幅の長さを算出することができるので、所定ビットのカウンター２０Ａと非同期回路４２とは同期せずに動作することが可能となる。これにより、所定ビットのカウンター２０Ａ、受信器３０、及び非同期ＣＰＵ４２は、相互に同期せずに、すなわち、非同期に動作することが可能であるから、時刻修正回路１は、かかる構成によってもグローバルクロック（基準クロック）を必要とせずに動作することができる。
所定ビットのカウンター２０Ａのビット数は、発振回路１０から入力される信号の所定周波数ｆに基づいて定められる。すなわち、発振回路１０は所定周波数ｆの信号として２n（ｎは正の整数）ヘルツの信号を発振する場合、所定ビットのカウンター２０Ａは、以下の式（２）で表される時間Ｔ秒までの時間を計測することができる。
Ｔ＝Ｃ／２n …（２）
この場合、所定ビットはｎ＋１ビットであることが好ましい。ｎ＋１ビットのカウンター２０Ａは、設定値Ｃとして１以上２n+1−１以下の整数値を設定可能である。これにより、第１実施形態と同様に、式（２）から、ｎ＋１ビットのカウンター２０Ａは１／２n以上から２n+1／２n、すなわち２秒未満までの時間Ｔ（１／２n≦Ｔ＜２）を計測することができる。
また、発振回路１０は所定周波数ｆの信号として２15、すなわち３２７６８ヘルツの信号を発振する場合、所定ビットのカウンター２０Ａは、以下の式（３）で表される時間Ｔ秒までの時間を計測することができる。
Ｔ＝Ｃ／２15 …（３）
この場合、所定ビットは１６ビットであることが好ましい。１６ビットのカウンター２０Ａは、設定値Ｃとして１以上２16−１以下の整数値を設定可能である。これにより、第１実施形態と同様に、式（３）から、１６ビットのカウンター２０Ａは１／２15以上から２16／２15、すなわち２秒未満までの時間Ｔ（１／２15≦Ｔ＜２）を計測することができる。
このように、本実施形態における時刻修正回路１Ａによれば、計時手段は、所定周波数ｆの信号に基づいてゼロから設定値Ｃまでの数値を循環しながらカウントする所定ビットのカウンター２０Ａであり、非同期ＣＰＵ４２は、所定ビットのカウンター２０Ａによりカウントされた数値に基づいて前述の所定の処理を実行する。ここで、所定ビットのカウンター２０Ａは、所定周波数ｆの信号に基づいてカウントするので、発振回路１０が発振する信号の周期の整数倍の時間を簡素な構成の回路で計測することができる。これにより、計時手段として、例えばタイムウォッチなどの複雑な構成の回路で時間を計測する場合と比較して、所定ビットのカウンター２０Ａによって、計時手段における消費電力を低減させることができる。
また、所定ビットのカウンター２０Ａは、ゼロから設定値までの数値を循環しながらカウントするので、カウント開始後はフリーランニングとなる。一方、非同期ＣＰＵ４２は、前述の２つのイベントの発生時に所定ビットのカウンター２０Ａから読み出した数値の差からパルス幅の長さを算出することができるので、所定ビットのカウンター２０Ａと非同期回路４２とは同期せずに動作することが可能となる。これにより、所定ビットのカウンター２０Ａ、受信器３０、及び非同期ＣＰＵ４２は、相互に同期せずに、すなわち、非同期に動作することが可能であるから、時刻修正回路１Ａは、かかる構成によってもグローバルクロック（基準クロック）を必要とせずに動作することができる。
また、本実施形態における時刻修正回路１Ａによれば、設定値Ｃとして、所定ビットのカウンター２０Ａに所定の数値の２の補数を設定する。ここで、設定値Ｃとして所定の数値をそのまま所定ビットのカウンター２０Ａに設定してカウントアップする場合、カウントした数値が設定値に達したか否かを判定し、設定値に達した状態でカウントしたときにカウントした数値をリセットするための比較器が必要となる。これに対し、設定値として所定の数値の２の補数を所定ビットのカウンター２０Ａに設定してカウントアップすると、所定の数値までカウントアップしたときにカウンター２０Ａから出力されるキャリー信号を用いて設定値Ｃのリセット（再設定）を行うことができるので比較器は不要となる。よって、設定値Ｃとして所定の数値の２の補数を所定ビットのカウンター２０Ａに設定することにより、比較器がない分だけ所定ビットのカウンター２０Ａにおける消費電力を低減することができる。
また、本実施形態における時刻修正回路１Ａによれば、発振回路１０が発振する信号の周波数は２nヘルツであり、計時手段はｎ＋１ビットのカウンター２０Ａである。これにより、ｎ＋１ビットのカウンター２０Ａは、１／２n以上から２n+1／２n、すなわち２秒未満までの時間Ｔを計測することができる。
また、本実施形態における時刻修正回路１Ａによれば、発振回路１０が発振する信号の周波数は２15ヘルツであり、計時手段は１６ビットのカウンター２０Ａである。これにより、１６ビットのカウンター２０Ａは、１／２15以上から２16／２15、すなわち２秒未満までの時間Ｔを計測することができる。
（電子機器）
次に、図１２及び図１３を参照して本発明に係る電子機器について説明する。図１２は、本発明に係る電子機器の一例を説明するブロック図である。なお、特に記載がない限り、前述した時刻修正回路の第１実施形態と同一構成部分は同一符号をもって表し、その説明を省略する。また、図示しない構成部分は、前述した時刻修正回路の第１実施形態と同一とする。
図１２に示すように、時計１００は、本発明に係る時刻修正回路１と、表示装置７０と、を備える。本実施形態では、時計１００は、第１実施形態の時刻修正回路１を備えるようにしたが、第２実施形態の時刻修正回路１Ａであってもよい。
図９及び図１０に示したように、非同期ＣＰＵ４２は、ベースバンド信号Ｂに対して停止している、すなわち、待機状態Ｍ２である時間が長いので、時刻修正以外の演算処理、例えば刻時処理Ｓ４００を行わせることができる。
第１実施形態の時刻修正回路１と同様に、発振回路１０は所定周波数ｆの信号として２15、すなわち３２７６８ヘルツのパルス信号を発振する場合、タイマー２０には、８ビットのプリスケーラー２１と、８ビットのカウンター２６とが用いられる。この場合、タイマー２０は、前述の式（１）で表される時間Ｔ秒までの時間を計測することができるので、分周比ｍとして「２8」、設定値Ｃとして「１２８」を設定すると、タイマー２０は１／２15以上から２8×２7／２15、すなわち１秒までの時間Ｔ（１／２15≦Ｔ≦１）を計測することができる。
カウンター２６は、設定値Ｃ、すなわち「１２８」に達したときに、刻時の割り込み信号Ｗ３を非同期ＣＰＵ４２に出力する。これにより、タイマー２０は１秒周期で刻時の割り込み信号Ｗ３を出力することができ、非同期ＣＰＵ４２は、新たな回路を付加することなく、１秒ごとに刻時する刻時処理Ｓ４００を実行するができる。
なお、設定値Ｃとして、「１２８」の２の補数をカウンター２６に設定する場合には、カウンター２６に発生するオーバーフロー（キャリー信号）が刻時の割り込み信号Ｗ３となる。
図１３は、非同期ＣＰＵに入力される割り込み信号の割り込みレベルを説明する図である。図１３では、メイン処理Ｓ１００におけるＳ１０１〜Ｓ１０５の処理を「メインルーチン」として表す。時計１００における刻時は、メインルーチンと刻時処理Ｓ４００とによって行われる。図１３に示すように、メインルーチンの実行中に刻時の割り込み信号Ｗ３が入力されると、非同期ＣＰＵ４２は刻時処理Ｓ４００を開始する。刻時の割り込み信号Ｗ３の割り込みレベルは、立ち下がりの割り込み信号Ｗ１及び立ち上がりの割り込み信号Ｗ２の割り込みレベルよりも低く設定されている。すなわち、刻時処理Ｓ４００の実行中により割り込みレベルの高い割り込み信号、例えば立ち下がりの割り込み信号Ｗ１が入力されると、非同期ＣＰＵ４２は刻時処理Ｓ４００を中断して立ち下がり処理Ｓ２００を開始する。そして、立ち下がり処理Ｓ２００の終了後、非同期ＣＰＵ４２は、刻時処理Ｓ４００を再開し、刻時処理Ｓ４００の終了後にメインルーチンを実行する。また、メインルーチンの実行中に割り込みレベルの高い割り込み信号、例えば立ち上がりの割り込み信号Ｗ２が入力されると、非同期ＣＰＵ４２は立ち上がり処理Ｓ３００を開始する。そして、立ち上がり処理Ｓ３００の終了後、非同期ＣＰＵ４２はメインルーチンを実行する。
本実施形態では、時刻修正回路１のタイマー２０が刻時の割り込み信号Ｗ３を出力するようにしたが、これに限定されない。刻時の割り込み信号Ｗ３を１秒周期で非同期ＣＰＵ４２に出力する限り、例えば、時刻修正回路１のタイマー２０以外のタイマーを設け、当該タイマーが１秒周期で刻時の割り込み信号Ｗ３を出力するようにしてもよい。
また、本発明に係る時刻修正回路１，１Ａは、時計１００以外の電子機器、例えば卓上表示装置、携帯表示措置、各種センシング装置などにも適用することができる。
このように、本実施形態における時計１００によれば、前述した本発明に係る時刻修正回路１を備えるので、従来の電子機器と比較して、消費電力を低減させることができるとともに、電磁放射を抑制してノイズを減少させることができる。これにより、低消費電力による長い稼働時間を有し、低ノイズによる高い信頼性を有する電子機器を実現することができる。
なお、前述の各実施形態の構成を組み合わせたり或いは一部の構成部分を入れ替えたりしてもよい。また、本発明の構成は、前述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えてもよい。
１…時刻修正回路、１０…発振回路、１１…振動子、２０…タイマー、２１…プリスケーラー、２６…カウンター、３０…受信器、３１…アンテナ、４０…非同期回路、４１…判別器、４２…非同期ＣＰＵ、５０…メモリー、６０…非同期バス、７０…表示装置、Ａ…電磁波、ｂ，Ｂ…ベースバンド信号、Ｗ１…立ち下がりの割り込み信号、Ｗ２…立ち上がりの割り込み信号。

Claims (13)

  1. 時間を計測する計時手段と、
    時刻に関する時刻情報を含み、パルス幅変調方式によって符号化された第１ベースバンド信号について、前記第１ベースバンド信号に基づく電磁波を受信し、前記受信した電磁波に基づいて第２ベースバンド信号を出力する受信手段と、
    前記第２ベースバンド信号に基づいて時刻を修正する非同期回路と、を備え、
    前記非同期回路は、前記第２ベースバンド信号がハイレベルからローレベルに変化したときとローレベルからハイレベルに変化したときのうち少なくとも一方のときに、前記計測された時間に基づいて前記第２ベースバンド信号から前記時刻情報を取り出すための所定の処理を実行し、前記所定の処理を実行後に待機状態になる
    ことを特徴とする時刻修正回路。
  2. 所定周波数の信号を発振する発振回路を備え、
    前記計時手段は、前記所定周波数の信号に基づいて、ゼロから設定値までの数値を循環しながらカウントする所定ビットのカウンターであり、
    前記非同期回路は、前記所定ビットのカウンターによりカウントされた数値に基づいて前記所定の処理を実行する
    ことを特徴とする請求項１に記載の時刻修正回路。
  3. 前記設定値として所定の数値の２の補数を前記所定ビットのカウンターに設定する
    ことを特徴とする請求項２に記載の時刻修正回路。
  4. 前記所定周波数は２n（ｎは正の整数）ヘルツであり、
    前記所定ビットは、ｎ＋１ビットである
    ことを特徴とする請求項２又は３に記載の時刻修正回路。
  5. 前記所定周波数は２15ヘルツであり、
    前記所定ビットは、１６ビットである
    ことを特徴とする請求項２乃至４の何れか一項に記載の時刻修正回路。
  6. 前記計時手段は、前記発振回路から入力される信号の周波数を１／２m（ｍは１以上８以下の整数）にした信号を出力する８ビットのプリスケーラーと、前記８ビットのプリスケーラーから入力される信号に基づいて、ゼロから設定値までの数値を循環しながらカウントする８ビットのカウンターとを有し、
    前記非同期回路は、前記８ビットのカウンターによりカウントされた数値に基づいて前記所定の処理を実行する
    ことを特徴とする請求項５に記載の時刻修正回路。
  7. 前記設定値として所定の数値の２の補数を前記８ビットのカウンターに設定する
    ことを特徴とする請求項６に記載の時刻修正回路。
  8. 前記所定の処理は、前記計時手段により計測された時間に基づいて、前記第２ベースバンド信号に含まれるパルスを所定のシンボルに変換する変換ステップを含む
    ことを特徴とする請求項１乃至７の何れか一項に記載の時刻修正回路。
  9. 前記変換ステップは、前記変換された所定のシンボルに基づいて、前記第２ベースバンド信号の単位長あたりに含まれる全ての前記パルスのうち先頭のパルスを検出する検出ステップを含む
    ことを特徴とする請求項８に記載の時刻修正回路。
  10. 前記所定の処理は、前記変換ステップの前に、前記計測された時間に基づいて、前記パルスの位相のずれが所定の時間範囲内であるか否かを判定する判定ステップを含む
    ことを特徴とする請求項８又は９に記載の時刻修正回路。
  11. 前記変換ステップは、連続する複数の前記パルスについて前記判定ステップにより各パルスの位相のずれが全て所定の時間範囲内であると判定されたときに、実行される
    ことを特徴とする請求項１０に記載の時刻修正回路。
  12. 前記非同期回路は、前記第２ベースバンド信号の単位長あたりに含まれる全ての前記パルスが前記変換ステップにより前記所定のシンボルに変換されたときに、該変換された全ての所定のシンボルから前記時刻情報を取り出し、該取り出された時刻情報に基づいて時刻を修正する時刻修正処理を実行する
    ことを特徴とする請求項８乃至１１の何れか一項に記載の時刻修正回路。
  13. 請求項１乃至１２の何れかに記載の時刻修正回路を備える
    ことを特徴とする電子機器。
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