JP2012227520A - 電界効果トランジスタ、製造用基板、およびその製造方法 - Google Patents

Abstract

【課題】電流量の減少や断線などの問題を抑制した状態で、電界効果トランジスタをより微細化できるようにする。
【解決手段】基板１０１の上に形成されたグラフェンからなるフィン状のチャンネル領域１０２と、ゲート電極１０４およびゲート電極１０４を挟んでチャンネル領域１０２に接続されたソース電極１０５およびドレイン電極１０６とを備える。例えば、チャンネル領域１０２は、グラフェンが１層から４層程度積層されたものである。図１に示す例では、ゲート電極１０４は、チャンネル領域１０２にゲート絶縁層１０３を介して形成されている。
【選択図】 図１

Description

本発明は、グラフェンにより構成された電界効果トランジスタ、製造用基板およびその製造方法に関するものである。

リソグラフィ技術の進展に伴ってシリコンをベースとした半導体素子の製造技術において素子の微細化が進んでおり、このままの製造技術の改良で、最小配線ピッチの１／２が１１ｎｍとなる１１ｎｍ世代を２０２２年に実現する国際半導体技術ロードマップ（非特許文献１参照）が作られている。この微細化技術を進める上では、主にシリコン基板中の不純物濃度の空間揺らぎによって生じる物理的な統計揺らぎによる特性ばらつきが問題となる。このばらつき問題の解決方法として、フィン型の電界効果トランジスタの構造が提案されている（非特許文献２参照）。この構造が、２０ｎｍ世代以降のＳＲＡＭ構造を置き換えると予測されている。

"The International Technology Roadmap for Semiconductors", http://www.itrs.net/Links/2010ITRS/2010Update/ToPost/2010Tables_LITHO_FOCUS_D_ITRS.xls（検索日２０１１年３月９日） 川崎博久、「最先端FinFET SRAM集積化技術」、応用物理，第７９巻、第１２号、１１０３−１１０７頁、２０１０年。 M.Y. Han et al. , "Energy Band-Gap Engineering of Graphene Nanoribbons", Phys. Rev. Lett. , vol.98, 206805, 2007. F. Maeda and H. Hibino, "Thin Graphitic Structure Formation on Various Substrates by Gas-Source Molecular Beam Epitaxy Using Cracked Ethanol", Japanese Journal of Applied Physics, vol.49, 04DH13, 2010.

しかしながら、上述したフィン型の構造も、リソグラフィをベースとした微細加工技術で形成するもので、線幅を細くして集積度を上げるには前述の通り１１ｎｍ世代以降の加工技術の見通しが立っていない。このため、１１ｎｍ世代以降の半導体素子実現の可能性は不明であり、単純な現在の技術の改良では達成できないと考えられており、チャンネル部分に新たな材料を適用することも検討の対象となっている。

上述した課題に対し、トップダウン型の加工技術によって微細化するのではなく、カーボンナノチューブ，およびＳｉ，ＧａＡｓなどの半導体ナノワイヤーなど、自己形成的にｎｍオーダーの太さとなる物質の適用が検討されている。しかしながら、これらの物質は基本的に断面が円形または円形に近い多角形であり、線幅を小さくすると断面積も減ることになる。この結果、流せる電流量も線幅の縮小に伴い減少するという欠点がある。また、ソース電極およびドレイン電極では、電極金属に被覆された部分での接触よりも被覆部分が終わる接点で電流が流れる場合があり、この場合、線の太さが小さくなれば接触面積も小さくなり、断線の原因になりやすいという欠点もある。

本発明は、以上のような問題点を解消するためになされたものであり、電流量の減少や断線などの問題を抑制した状態で、電界効果トランジスタをより微細化できるようにすることを目的とする。

本発明に係る電界効果トランジスタは、基板の上に形成されたグラフェンからなるフィン状のチャンネル領域と、ゲート電極およびゲート電極を挟んでチャンネル領域に接続されたソース電極およびドレイン電極とを少なくとも備える。

上記電界効果トランジスタにおいて、基板の上に基板の平面に平行に形成されたグラフェン層を備え、チャンネル領域は、グラフェン層より突出してフィン状に形成されたグラフェンから構成されていればよい。また、ソース電極およびドレイン電極は、グラフェン層と絶縁分離して形成されていればよい。また、グラフェン層よりゲート電極が構成されていてもよい。なお、チャンネル領域は、１〜４のいずれかの層数のグラフェンから構成されていればよい。また、チャンネル領域は、基板から離れる方向の幅が１００ｎｍ以下であるグラフェンから構成されていればよい。

本発明に係る製造用基板は、基板の上に基板の平面に平行に形成されたグラフェン層と、一部のグラフェン層より突出してフィン状に形成されたグラフェンからなるフィン部とを備える。

本発明に係る製造用基板の製造方法は、基板の上に基板の平面に平行にグラフェン層を形成する第１工程と、炭化水素を熱分解して生成した分子線を加熱した基板の上に供給し、一部のグラフェン層より突出してフィン状に成長したグラフェンからなるフィン部を形成する第２工程とを少なくとも備える。

上記製造用基板の製造方法において、炭化水素は、エタノールまたはエチレンであればよい。また、エタノールを用いる場合、第２工程では、６００〜９５０℃の範囲に加熱した基板の上に分子線を供給すればよい。また、エタノールを用いる場合、第２工程は、７９９．９３２×１０^-3Ｐａ以下の減圧状態で行えばよい。なお、この場合、第２工程では、ガスの熱分解温度を１６００℃以上とすればよい。また、エチレンを用いる場合、第２工程では、６００〜９５０℃の範囲に加熱した基板の上に分子線を供給すればよい。また、エチレンを用いる場合、第２工程は、１．５Ｐａ以下の減圧状態で行えばよい。なお、この場合、第２工程では、ガスの熱分解温度を１８００℃以上とすればよい。

本発明に係る電界効果トランジスタの製造方法は、上述した製造用基板の製造方法により製造用基板を製造する工程と、製造用基板の上に形成されたフィン部からなるチャンネル領域にゲート絶縁層を介してゲート電極を形成する工程と、ゲート電極を挟んでチャンネル領域に接続されたソース電極およびドレイン電極を形成する工程とを少なくとも備える。

以上説明したように、本発明によれば、基板の上に形成されたグラフェンからなるフィン状のチャンネル領域を用いるようにしたので、電流量の減少や断線などの問題を抑制した状態で、電界効果トランジスタをより微細化できるようになるという優れた効果が得られる。

図１は、本発明の実施の形態１における電界効果トランジスタの構成を示す斜視図である。 図２は、基板平面に対して平行な方向に形成したグラフェン層の上に、グラフェンを追加して成長させることで形成された基板平面より急峻に立ち上がった尾根状の構造体を、原子間力顕微鏡の観察により観察した結果を示す写真である。 図３は、基板平面に対して平行な方向に形成したグラフェン層の上に、グラフェンを追加して成長させることで形成された基板平面より急峻に立ち上がった尾根状の構造体を、断面透過電子線顕微鏡で観察した結果を示す写真（ａ）および説明図（ｂ）である。 図４は、本発明の実施の形態１における他の電界効果トランジスタの一部構成を示す斜視図である。 図５は、本発明の実施の形態２における電界効果トランジスタの構成を示す斜視図である。 図６は、本発明の実施の形態３における電界効果トランジスタの構成を示す斜視図である。 図７は、本発明の実施の形態４における電界効果トランジスタの構成を示す斜視図である。 図８は、本発明の実施の形態５における電界効果トランジスタの構成を示す斜視図である。 図９は、本発明の実施の形態６における電界効果トランジスタの構成を示す斜視図である。 図１０は、本発明の実施の形態における製造用基板の構成を示す斜視図である。 図１１は、本発明の実施の形態における製造用基板の製造方法を説明するための基板表面への炭素材料の堆積を確認するために行った実験における、真空槽の真空度に対する炭素１ｓ内殻準位光電子強度の増加量を示す特性図である。 図１２は、本発明の実施の形態における製造用基板の製造方法を説明するための基板表面への炭素材料の堆積を確認するために行った実験における、タングステンフィラメントの加熱温度に対する炭素１ｓ内殻準位光電子強度の増加量を示す特性図である。

以下、本発明の実施の形態について図を参照して説明する。

［実施の形態１］
はじめに、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１における電界効果トランジスタの構成を示す斜視図である。この電界効果トランジスタは、基板１０１の上に形成されたグラフェンからなるフィン状のチャンネル領域１０２と、ゲート電極１０４およびゲート電極１０４を挟んでチャンネル領域１０２に接続されたソース電極１０５およびドレイン電極１０６とを備える。例えば、チャンネル領域１０２は、グラフェンが１層から４層程度積層されたものである。実施の形態１において、ゲート電極１０４は、チャンネル領域１０２にゲート絶縁層１０３を介して形成されている。

上述した実施の形態１における電界効果トランジスタは、いわゆるフィン型の電界効果トランジスタであり、フィン形状のチャンネル部をグラフェンから構成したところに特徴がある。実施の形態１によれば、この構造により、フィン形状としているチャンネル領域１０２の幅を２ｎｍ以下とすることが可能となり、劇的な微細化が実現できるようになる。

また、チャンネル領域１０２は、基板１０１から離れる方向の高さを大きくすることで、幅を変化させることなく体積を増やすことができる。これにより、ソース電極１０５およびドレイン電極１０６との接触面積を増やすことが容易であり、また、接触部における電流の集中を抑制して断線の可能性を低減することができる。

さらに、チャンネル領域１０２は、基板１０１から離れる方向（例えば鉛直方向）の幅が１００ｎｍでバンドギャップが開きはじめ、この鉛直方向の幅を小さくすることで、バンドギャップを大きくすることができることが知られている（非特許文献３参照）。すなわち、フィンを構成するグラフェンの鉛直方向の幅を調整することで、所望とするバンドギャップに調整することが可能となる。

ここで、基板平面上に凸状のフィン形状にグラフェンを形成することについて詳細に説明する。

よく知られているように、ＳｉＣ基板を用い、１０００℃以上の高温で加熱することにより、ＳｉＣ基板の表面に、基板平面に対して平行な方向にグラフェンを形成することができる。このようにグラフェンを形成（成長）している中で、基板温度を下げて、アルコールをあらかじめ分解して真空中で供給するガスソース分子線エピタキシャル（ＭＢＥ）成長法でグラフェンを追加して成長させると、基板平面より急峻に立ち上がった尾根状の構造体が形成されることを、発明者らが見いだした。

この急峻に立ち上がった構造体は、原子間力顕微鏡（ＡＦＭ）の観察により確認された（図２参照）。図２の写真に示すように、急峻に立ち上がった尾根状の構造体が、網目状に連続して形成されていることがわかる。この急峻に立ち上がった構造体を断面透過電子線顕微鏡（ＴＥＭ）で観察したところ、図３の（ａ）に示すように、基板平面に平行に形成されているグラフェン層より、立ち上がった形で成長したものであることが判明した。この状態をより明確にするために、図３の（ｂ）に模式的な構成図を示す。このような構造体は他のＴＥＭ像でも観察され、観察される立ち上がった構造体の層数は、１層から４層程度であった。この、グラフェン層による立ち上がった構造体を、フィン部と称する。フィン部においては、グラフェン層が、例えば、基板平面に対して垂直に展開している。

このグラフェンが基板表面から立ち上がった部分（グラフェン）からなるフィン部を、フィン型電界効果トランジスタのチャンネルに用いることが、本発明の特徴である。ところで、上述したようにフィン部を構成するグラフェンが、下地の基板に平行なグラフェン層と接触している場合、常識的には、フィン部だけに電流を流すことはできないと考えられる。この観点からは、上述したフィン部をトランジスタのチャンネルとして利用することは、着想できない。

しかしながら、発明者らの鋭意検討の結果、フィン部のグラフェンと基板に平行なグラフェン層（平行層グラフェン）との接点は、大きな曲率をもっている、もしくは、フィン部が平行層グラフェンから分岐して新たな方向に成長を始めているかのいずれかの構造体をとっていると想定した。このような構造体をもつ場合には、フィン部と平行層グラフェンとの接点付近では、ｓｐ³結合が主となって絶縁体化すると考えられ、フィン部と平行層グラフェンは電気的に絶縁されていると考えられる。

また、フィン部の基板表面から鉛直方向の高さはｎｍのオーダーである。このようなサイズをもつ構造体は、バンドギャップが開いて半導体的に振る舞う（非特許文献３参照）。従って、上述したフィン部がチャンネルとして有効に働くと考えられる。

一方、電界効果トランジスタとするためには、チャンネルとするフィン部にソース電極およびドレイン電極を形成することになるが、これら電極をフィン部の上より形成すれば、電極が平行層グラフェンに接触する状態となる。このような状態では、ソース電極およびドレイン電極に流す電流が、平行層グラフェンの側に、流れてしまう問題がある。これに対しては、平行層グラフェンの上に、絶縁層を介してソース電極およびドレイン電極を形成すればよい。

例えば、図４に示すように、平行層グラフェン４１１を形成し、フィン部４０２を形成した後、平行層グラフェン４１１の上にフィン部４０２の高さより薄い絶縁層４１２を形成すればよい。このように絶縁層４１２を形成すれば、絶縁層４１２の上のフィン部４０２に、各電極を接続して形成しても、平行層グラフェン４１１と絶縁分離することができる。

上述したように、本発明は、グラフェンによるフィン部の発見から単純に成し得たものではなく、平行層グラフェンとフィン部のグラフェンとの界面の状態に関する考察および知見をもとにして初めて成されたものである。

［実施の形態２］
次に、本発明の実施の形態２について、図５を用いて説明する。図５は、本発明の実施の形態２における電界効果トランジスタの構成を示す斜視図である。この電界効果トランジスタは、まず、基板５０１の上に形成されたグラフェンからなるフィン状のチャンネル領域５０２と、チャンネル領域５０２にゲート絶縁層５０３を介して形成されたゲート電極５０４と、ゲート電極５０４を挟んでチャンネル領域５０２に接続されたソース電極５０５およびドレイン電極５０６とを備える。

実施の形態２において、ゲート電極５０４は、チャンネル領域５０２を跨ぐように形成されている。従って、チャンネル領域５０２の上部方向および両側部方向に、ゲート絶縁層５０３を介してゲート電極５０４が存在している状態となる。また、ソース電極５０５は、チャンネル領域５０２の一方の端部を包み込んで形成され、ドレイン電極５０６は、チャンネル領域５０２の他方の端部を包み込んで形成されている。このように形成することで、ソース電極５０５およびドレイン電極５０６と、チャンネル領域５０２との接触面積を増大させることができる。

また、基板５０１の上に基板５０１平面に平行に形成されたグラフェン層５１１を備え、チャンネル領域５０２は、グラフェン層５１１より突出してフィン状に形成されたグラフェンから構成されている。また、ソース電極５０５およびドレイン電極５０６は、グラフェン層５１１の上に絶縁層５１２を介して形成され、ソース電極５０５およびドレイン電極５０６は、絶縁層５１２によりグラフェン層５１１と絶縁分離されている。なお、チャンネル領域５０２は、例えば、グラフェンが１層から４層程度積層されたものである。

上述した実施の形態２における電界効果トランジスタによれば、前述した実施の形態１と同様に、劇的な微細化が実現できるようになる。また、実施の形態２においても、チャンネル領域５０２の基板から離れる方向（例えば鉛直方向）の幅を小さくするなど制御することが可能であり、所望とするバンドギャップに調整することが可能となる。また、チャンネル領域５０２は、例えば鉛直方向など、基板５０１から離れる方向の高さを大きくすれば、平面方向の幅を変化させることなく体積を増やすことができるので、ソース電極５０５およびドレイン電極５０６との接触面積を増やすことが容易であり、また、接触部における電流の集中を抑制して断線の可能性を低減することができる。

［実施の形態３］
次に、本発明の実施の形態３における電界効果トランジスタについて図６を用いて説明する。図６は、本発明の実施の形態３における電界効果トランジスタの構成を示す斜視図である。この電界効果トランジスタは、まず、基板６０１の上に形成されたグラフェンからなるフィン状のチャンネル領域６０２を備える。また、基板６０１の上には、基板６０１平面に平行に形成されたグラフェン層６１１を備える。チャンネル領域６０２は、グラフェン層６１１より突出してフィン状に形成されたグラフェンから構成されている。

また、チャンネル領域６０２は、基板６０１より離れる方向の上端部に凹凸が形成されている。この凹部を挟む２つの凸部が露出する状態に、チャンネル領域６０２は絶縁層６１２に埋め込まれて形成されている。

実施の形態３では、チャンネル領域６０２の絶縁層６１２の上に突出している２つの凸部の一方に、ソース電極６０５が形成され、他方にドレイン電極６０６が形成されている。また、ソース電極６０５およびドレイン電極６０６の間の、絶縁層６１２に埋め込まれているチャンネル領域６０２の凹部の上に、ゲート電極６０４が形成されている。この構成において、チャンネル領域６０２の凹部とゲート電極６０４との間の絶縁層６１２が、ゲート絶縁層となる。

また、ソース電極６０５，ドレイン電極６０６は、絶縁層６１２の上に形成されている。なお、チャンネル領域６０２は、例えば、グラフェンが１層から４層程度積層されたものである。

実施の形態３によれば、絶縁層６１２により、ソース電極６０５およびドレイン電極６０６をグラフェン層６１１から絶縁分離するとともに、ゲート絶縁層を構成している。従って、ゲート絶縁層を別途に形成する工程が省略でき、製造の時に、工程の大幅な省略可が可能となる。

［実施の形態４］
次に、本発明の実施の形態４における電界効果トランジスタについて図７を用いて説明する。図７は、本発明の実施の形態４における電界効果トランジスタの構成を示す斜視図である。この電界効果トランジスタは、まず、基板７０１の上に形成されたグラフェンからなるフィン状のチャンネル領域７０２を備える。基板７０１の上には、基板７０１平面に平行に形成されたグラフェン層７１１を備え、チャンネル領域７０２は、グラフェン層７１１より突出してフィン状に形成されたグラフェンから構成されている。

また、チャンネル領域７０２は、基板７０１より離れる方向の上端部に凹凸が形成されている。この凹部を挟む２つの凸部が露出する状態に、チャンネル領域７０２は絶縁層７１２に埋め込まれて形成されている。なお、チャンネル領域７０２は、例えば、グラフェンが１層から４層程度積層されたものである。

実施の形態４では、チャンネル領域７０２の絶縁層７１２の上に突出している２つの凸部の一方に、ソース電極７０５が形成され、他方にドレイン電極７０６が形成されている。また、ソース電極７０５およびドレイン電極７０６の間の、絶縁層７１２に埋め込まれているチャンネル領域７０２の凹部の上に、ゲート電極７０４が形成されている。この構成において、チャンネル領域７０２の凹部とゲート電極７０４との間の絶縁層７１２が、ゲート絶縁層となる。

また、ソース電極７０５は、チャンネル領域７０２の一方の端部を包み込んで形成され、ドレイン電極７０６は、チャンネル領域７０２の他方の端部を包み込んで形成されている。このように形成することで、ソース電極７０５，ドレイン電極７０６と、チャンネル領域７０２との接触面積を増大させることができる。

実施の形態４によれば、絶縁層７１２により、ソース電極７０５およびドレイン電極７０６をグラフェン層７１１から絶縁分離するとともに、ゲート絶縁層を構成している。従って、ゲート絶縁層を別途に形成する工程が省略でき、製造の時に、工程の大幅な省略可が可能となる。

［実施の形態５］
次に、本発明の実施の形態５における電界効果トランジスタについて図８を用いて説明する。図８は、本発明の実施の形態５における電界効果トランジスタの構成を示す斜視図である。この電界効果トランジスタは、まず、基板８０１の上に形成されたグラフェンからなるフィン状のチャンネル領域８０２を備える。基板８０１の上には、基板８０１平面に平行に形成されたグラフェン層８１１を備え、チャンネル領域８０２は、グラフェン層８１１より突出してフィン状に形成されたグラフェンから構成されている。

また、チャンネル領域８０２には、ソース電極８０５およびドレイン電極８０６が形成されている。ソース電極８０５およびドレイン電極８０６は、チャンネル領域８０２の一方の端部および他方の端部において、チャンネル領域８０２を跨いで形成されている。従って、ソース電極８０５およびドレイン電極８０６は、チャンネル領域８０２の上面に加え、両側面で接触している。このように形成することで、ソース電極８０５およびドレイン電極８０６と、チャンネル領域８０２との接触面積を増大させることができる。

また、実施の形態５では、チャンネル領域８０２を埋め込む絶縁層８１２が、グラフェン層８１１の上に形成されている。ただし、ソース電極８０５およびドレイン電極８０６の上部は、絶縁層８１２の上に突出して形成されている。また、これらソース電極８０５およびドレイン電極８０６の間の絶縁層８１２の上に、ゲート電極８０４が形成されている。この構成において、ソース電極８０５およびドレイン電極８０６の間のチャンネル領域８０２とゲート電極８０４との間の絶縁層８１２が、ゲート絶縁層となる。なお、チャンネル領域８０２は、例えば、グラフェンが１層から４層程度積層されたものである。

実施の形態５によれば、絶縁層８１２により、ソース電極８０５およびドレイン電極８０６をグラフェン層８１１から絶縁分離するとともに、ゲート絶縁層を構成している。従って、ゲート絶縁層を別途に形成する工程が省略でき、製造の時に、工程の大幅な省略可が可能となる。

［実施の形態６］
次に、本発明の実施の形態６における電界効果トランジスタについて図９を用いて説明する。図９は、本発明の実施の形態６における電界効果トランジスタの構成を示す斜視図である。この電界効果トランジスタは、まず、基板９０１の上に形成されたグラフェンからなるフィン状のチャンネル領域９０２を備える。基板９０１の上には、基板９０１平面に平行に形成されたグラフェン層９１１を備え、チャンネル領域９０２は、グラフェン層９１１より突出してフィン状に形成されたグラフェンから構成されている。

また、チャンネル領域９０２には、ソース電極９０５およびドレイン電極９０６が形成されている。ソース電極９０５およびドレイン電極９０６は、チャンネル領域９０２の一方の端部および他方の端部の上に接触して形成されている。また、実施の形態６では、チャンネル領域９０２を埋め込む絶縁層９１２が、グラフェン層９１１の上に形成されている。ただし、ソース電極９０５およびドレイン電極９０６の上部は、絶縁層９１２の上に突出して形成されている。

また、これらソース電極９０５およびドレイン電極９０６の間の絶縁層９１２の上に、ゲート電極９０４が形成されている。この構成において、ソース電極９０５およびドレイン電極９０６の間のチャンネル領域９０２とゲート電極９０４との間の絶縁層９１２が、ゲート絶縁層となる。なお、チャンネル領域９０２は、例えば、グラフェンが１層から４層程度積層されたものである。

実施の形態６によれば、絶縁層９１２により、ソース電極９０５およびドレイン電極９０６をグラフェン層９１１から絶縁分離するとともに、ゲート絶縁層を構成している。従って、ゲート絶縁層を別途に形成する工程が省略でき、製造の時に、工程の大幅な省略可が可能となる。

［製造方法］
次に、本発明におけるフィン部を備える製造用基板の第１の製造方法例について説明する。上述した実施の形態における電界効果トランジスタは、図１０に示すように、基板１００１の上に、基板１００１の平面に平行に形成されたグラフェン層１０１１と、一部のグラフェン層１０１１より突出してフィン状に形成されたグラフェンからなるフィン部１００２とを備える製造用基板を用いればよい。

この製造用基板は、高温の熱分解により基板平面に平行なグラフェン層を形成したＳｉＣ（０００１）基板を用い、次に示すように作製すればよい。まず、９１５℃に加熱した状態で上記基板の表面に、２０００℃程度に加熱したタングステン製のコイルからなる材料分解装置を用いてエタノールを分解して生成した分子線を、供給量０．３ｓｃｃｍの条件で供給する。この条件で、４時間成長することで、図２を用いて説明したグラフェンからなるフィン部を備える製造用基板が作製できる。この作製の際の、原料供給中の成長用真空槽の真空度（減圧状態）は、約２６６．６４４×１０^-3Ｐａであった。なお、ｓｃｃｍは流量の単位であり、０℃・１０１３ｈＰａの流体が１分間に１ｃｍ³流れることを示す。

グラフェンと同様な物質であるグラファイト状物質を、上述同様にエタノールを分解した分子線を用いて堆積する場合、７９９．９３２×１０^-3Ｐａ以上の真空度ではグラファイト状物質が成長できなかったことから、上述したグラファイトからなるフィン部の成長時の真空度は、７９９．９３２×１０^-3Ｐａ以下である必要がある。なお、基板温度６００℃，７００℃，７７０℃においても、上述同様に，フィン状のグラフェン構造（フィン部）が形成されることが確認されている。前述した結果より総合的に考察すると、基板は、６００〜９５０℃の範囲に加熱すればよいものと考えられる。

さらに、成長原料（分子線源）としてエタノールを用いた場合には、コイルの温度を１６００℃程度以上にしないと、触媒能のない基板表面に炭素を堆積できない（非特許文献４参照）。コイルの温度は、エタノールを分解するために重要な温度であり、温度が高ければ高いほど分解効率が高くなる。ただし、輻射熱で成長基板温度が上昇して最適温度に設定できなくなり、また、成長用の真空槽が損傷する可能性もあり、加えて、コイルを構成するタングステンの融点は３４２２℃であるので、コイルの温度は１６００℃以上３４００℃以下の温度の中で許容できる温度に設定する必要がある。

次に、本発明におけるフィン部を備える製造用基板の第２の製造方法例について説明する。第２の製造方法では、まず、高温の熱分解により基板平面に平行なグラフェン層を形成したＳｉＣ（０００１）基板を用いる。９１５℃に加熱した状態で上記基板の表面に、１９００℃程度に加熱したタングステン製のコイルからなる材料分解装置を用いてエチレンを分解して生成した分子線を、供給量０．２ｓｃｃｍの条件で供給する。

この条件で、５時間４０分成長することで、図２を用いて説明したグラフェンからなるフィン部を備える第１の製造方法と同様の製造用基板が作製できる。この作製の際の、原料供給中の成長用真空槽の真空度（減圧状態）は、約２６６．６４４×１０^-3Ｐａであった。また、真空槽の排気速度を増大させて、供給量０．６ｓｃｃｍの条件で供給した場合に真空度が約１×１０^-2Ｐａで成長した場合は４時間２０分で同様な形状のグラフェンからなるフィン部を備える製造用基板が作製できる。

グラフェンと同様な物質であるグラファイト状物質を、上述同様にエチレンを分解した分子線を用いて堆積する場合、排気速度が一定の条件でエチレンの供給量を増やすと真空度が悪化し、この真空度の悪化に伴って供給量を増やすとかえって堆積量が減少する現象が起こる。化学処理によって酸化膜を形成したＳｉ基板上に基板温度６５０℃の条件でエチレン供給量を変えて表面に形成されるグラファイト状物質の量に対応するＣ１ｓ光電子強度をプロットすると図１１に示す結果が得られる。

図１１に示す実験点を回帰分析によって直線で外挿すると、１．５Ｐａでゼロになる。これは、１．５Ｐａ以上の真空度では、グラファイト状物質が成長できないことを示しており、上述したグラファイトからなるフィン部の成長時の真空度は、１．５Ｐａ以下である必要がある。なお、基板温度６２０℃，７７０℃においても、上述同様に、フィン状のグラフェン構造（フィン部）が形成されることが確認されている。前述した結果とともに総合的に考察すると、基板は、６００〜９５０℃の範囲に加熱すればよいものと考えられる。

さらに、成長原料（分子線源）としてエチレンを用いた場合には、エタノールを用いた場合と同様にコイル（材料分解装置）の温度を一定温度以上にしないと、触媒能のない基板表面に炭素を堆積できない。この温度を調べるため、前述の実験と同様に酸化膜を形成したＳｉ基板上に、基板温度６５０℃エチレン供給量０．２ｓｃｃｍの条件で、コイルの温度を変えて表面へのグラファイト状物質の堆積量を評価した。この評価により、図１２に示す結果が得られた。

図１２に示すように、エチレンを用いてフィン状のグラフェン構造を作製するためには、１８００℃程度以上の温度が必要であることがわかる。コイルの温度は、エチレンを分解するために重要な温度であり、温度が高ければ高いほど分解効率が高くなる。ただし、輻射熱で成長基板温度が上昇して最適温度に設定できなくなり、また、成長用の真空槽が損傷する可能性もあり、加えて、コイルを構成するタングステンの融点は３４２２℃であるので、コイルの温度は１８００℃以上３４００℃以下の温度の中で許容できる温度に設定する必要がある。

以上に説明した製造方法によれば、グラフェンで構成するフィン構造を備えている製造用基板を作製することが可能になり、前述した実施の形態における電界効果トランジスタに必要なフィン状のグラフェンを提供することが可能になる。例えば、上述したように製造した製造用基板の上に形成されたフィン部からなるチャンネル領域に対するゲート電極を形成し、また、ゲート電極を挟んでチャンネル領域に接続されたソース電極およびドレイン電極を形成すればよい。

以上に説明したように、本発明によれば、フィン型の電界効果トランジスタのチャンネル部分について、シリコンプロセスの加工限界を超える細さを実現できる新規材料を提供することができる。さらに、この新規材料として従来提案されているナノチューブなどの物質のように、線幅が細くなると電極との接触面積が減少するなどの欠点が克服できる新規材料が提供できる。

ところで、非特許文献３には、グラフェンナノリボンを用い、この幅を小さくすることなどの調製により、チェンネル部分について所望のバンドギャップに調整することが示されている。しかしながら、グラフェンナノリボンは、基板平面上に形成したグラフェン層を微細加工などにより細い線幅の構造に形成することで得ているので、平面方向の素子のサイズは、ナノリボンの加工精度で決定される線幅の最小サイズよりも小さくすることができず、微細化するには物理的な限界があった。本発明によれば、上述したようなグラフェンナノリボンによる制限はなく、鉛直方向の幅の調整により所望のバンドギャップに調整でき、層数だけでフィン部の平面方向の線幅が決定できるので、微小なサイズのまま様々なバンドギャップのナノリボンを形成できる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、エタノールまたはエチレンを熱で分解して生成した分子線を用いてフィン部を作製するようにしたが、これに限るものではなく、エタノールやエチレン以外の炭化水素を熱で分解して生成した分子線を用いるようにしてもよい。

また、平行層グラフェンをゲート電極として用いることも可能である。このように構成することで、フィン部に基板側から空乏層を広げることができ、物質としてのフィン部の幅はそのままで、基板から離れる方向の電流が流れるチャンネル幅を狭くすることができる。チャンネル幅を調整できればフィン部のバンドギャップを可変できるようになる。この平行層グラフェンによるゲート電極と、ソース電極およびドレイン電極に挟まれたゲート電極とを、同時に制御することによって、所望のバンドギャップの電界効果トランジスタとして動作させることができるようになる。

１０１…基板、１０２…チャンネル領域、１０３…ゲート絶縁層、１０４…ゲート電極、１０５…ソース電極、１０６…ドレイン電極。

Claims (16)

1. 基板の上に形成されたグラフェンからなるフィン状のチャンネル領域と、
   ゲート電極および前記ゲート電極を挟んで前記チャンネル領域に接続されたソース電極およびドレイン電極と
   を少なくとも備えることを特徴とする電界効果トランジスタ。
2. 請求項１記載の電界効果トランジスタにおいて、
   前記基板の上に前記基板の平面に平行に形成されたグラフェン層を備え、
   前記チャンネル領域は、前記グラフェン層より突出してフィン状に形成されたグラフェンから構成されていることを特徴とする電界効果トランジスタ。
3. 請求項２記載の電界効果型トランジスタにおいて、
   前記ソース電極およびドレイン電極は、前記グラフェン層と絶縁分離して形成されていることを特徴とする電界効果トランジスタ。
4. 請求項２または３記載の電界効果型トランジスタにおいて、
   前記グラフェン層より前記ゲート電極が構成されていることを特徴とする電界効果トランジスタ。
5. 請求項１〜４のいずれか１項に記載の電界効果トランジスタにおいて、
   前記チャンネル領域は、１〜４のいずれかの層数のグラフェンから構成されていることを特徴とする電界効果トランジスタ。
6. 請求項１〜５のいずれか１項に記載の電界効果トランジスタにおいて、
   前記チャンネル領域は、基板から離れる方向の幅が１００ｎｍ以下であるグラフェンから構成されていることを特徴とする電界効果トランジスタ。
7. 基板の上に前記基板の平面に平行に形成されたグラフェン層と、
   一部の前記グラフェン層より突出してフィン状に形成されたグラフェンからなるフィン部と
   を備えることを特徴とする製造用基板。
8. 基板の上に前記基板の平面に平行にグラフェン層を形成する第１工程と、
   炭化水素を熱分解して生成した分子線を加熱した前記基板の上に供給し、一部の前記グラフェン層より突出してフィン状に成長したグラフェンからなるフィン部を形成する第２工程と
   を少なくとも備えることを特徴とする製造用基板の製造方法。
9. 請求項８記載の製造用基板の製造方法において、
   前記炭化水素は、エタノールまたはエチレンであることを特徴とする製造用基板の製造方法。
10. 請求項９記載の製造用基板の製造方法において、
    前記炭化水素は、エタノールであり、
    前記第２工程では、６００〜９５０℃の範囲に加熱した前記基板の上に前記分子線を供給することを特徴とする製造用基板の製造方法。
11. 請求項１０記載の製造用基板の製造方法において、
    前記第２工程は、７９９．９３２×１０^-3Ｐａ以下の減圧状態で行うことを特徴とする製造用基板の製造方法。
12. 請求項１０または１１記載の製造用基板の製造方法において、
    前記第２工程では、ガスの熱分解温度を１６００℃以上とすることを特徴とする製造用基板の製造方法。
13. 請求項８記載の製造用基板の製造方法において、
    前記炭化水素は、エチレンであり、
    前記第２工程では、６００〜９５０℃の範囲に加熱した前記基板の上に前記分子線を供給することを特徴とする製造用基板の製造方法。
14. 請求項１３記載の製造用基板の製造方法において、
    前記第２工程は、１．５Ｐａ以下の減圧状態で行うことを特徴とする製造用基板の製造方法。
15. 請求項１３または１４記載の製造用基板の製造方法において、
    前記第２工程では、ガスの熱分解温度を１８００℃以上とすることを特徴とする製造用基板の製造方法。
16. 請求項８〜１５のいずれか１項に記載の製造用基板の製造方法により前記製造用基板を製造する工程と、
    前記製造用基板の上に形成された前記フィン部からなるチャンネル領域に対するゲート電極を形成する工程と、
    前記ゲート電極を挟んで前記チャンネル領域に接続された前記ソース電極およびドレイン電極を形成する工程と
    を少なくとも備えることを特徴とする電界効果トランジスタの製造方法。