JP4074276B2 - 半導体装置 - Google Patents
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Description
図1は、本発明の第1の実施形態に係る半導体集積回路1の構成を示す概略図である。半導体集積回路1は、データ配信装置2と回路ブロック群3とを備えている。
図9は、本発明の第2の実施形態に係る半導体集積回路10の構成を示す概略図である。半導体集積回路10は、制御部11と伝送回路12とを備えている。
第3の実施形態は、第2の実施形態で示した伝送方式を第1の実施形態に適用したものである。
Claims (4)
- 回路ブロックに第1データを転送する半導体装置であって、
前記第1データを記憶する記憶回路と、
前記第1データをセットするシフトレジスタと、
前記セットされた第1データを前記回路ブロックに転送する転送回路と、
転送終了を示す第1信号が入力される第1入力端子と、
前記第1信号に基づいて前記シフトレジスタをリセットするためのリセット信号を生成するリセット信号生成回路と、
前記シフトレジスタがリセットされた後、前記第1データを再度前記シフトレジスタにセットするためのセット信号を生成するセット信号生成回路と、
前記再度セットされた第1データを外部に出力する出力回路と
を具備することを特徴とする半導体装置。 - 外部から入力される第2データを受け取り、且つ前記シフトレジスタに供給する入力回路をさらに具備し、
前記シフトレジスタは、前記第2データをセットすることを特徴とする請求項1記載の半導体装置。 - 前記記憶回路は、前記第1データの数に対応した複数の記憶素子を含み、
前記シフトレジスタは、前記複数の記憶素子に対応して夫々設けられ且つ直列に接続された複数のフリップフロップと、少なくとも1つの前記フリップフロップに対応して設けられ且つ前記リセット信号を伝送する複数の第1バッファ回路と、少なくとも1つの前記フリップフロップに対応して設けられ且つ前記セット信号を伝送する複数の第2バッファ回路とを含むことを特徴とする請求項1又は2記載の半導体装置。 - 前記リセット信号生成回路は、前記第1信号が入力された場合に、前記リセット信号を活性化し、一方前記リセット信号が前記各フリップフロップに伝送された後に、前記リセット信号を非活性化し、
前記セット信号生成回路は、前記リセット信号が非活性化された場合に、前記セット信号を活性化し、一方前記セット信号が前記各フリップフロップに伝送された後に、前記セット信号を非活性化することを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
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