JP5071168B2 - 歪み補償係数更新装置および歪み補償増幅器 - Google Patents
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Description
特許文献1および2は、増幅器における歪み補償係数の更新に用いる誤差信号に対して平均化処理を行うことで、ノイズの影響を低減する方法に関し、特許文献3は、マイクロコンピュータにおける簡易平均値算出回路に関する。
一般に、HPA14は、非線形モード(クラスB、A−B、C)で動作し、その出力信号には所望の成分と望ましくない成分が含まれる。所望の成分とは、フィードバックに有用な信号S(t)であり、望ましくない成分とは、非線形増幅に起因する異なる相互変調生成物およびノイズである。
処理に用いられる歪み補償係数の更新精度を向上させることができる。
図1は、実施形態の歪み補償増幅器の構成例を示している。この歪み補償増幅器は、図7に示した歪み補償増幅器において、LUT16、加算器19、および更新部20をLUT101、加算器102、および更新部103に置き換えた構成を有する。図7の構成要素と同じ符号を有する構成要素の動作については、図7の場合と同様である。
(付記1)前置歪み補償処理前の送信信号と増幅後の信号とに基いて算出した訂正値と、歪み補償係数とを加算部により加算して、前記前置歪み補償処理に用いる歪み補償係数を更新する歪み補償係数更新装置において、
前記加算部により加算して得られた歪み補償係数のうち、少なくとも最下位のビットから所定数のビットを含まず、最上位のビットから所定数のビットを含む部分を、前記前置歪み補償処理前の送信信号に乗算されるべき係数として抽出して出力する出力部、
を備えたことを特徴とする歪み補償係数更新装置。
(付記2)前記加算部により加算して得られた前記歪み補償係数を記憶する記憶部をさらに備え、
前記出力部による抽出は、該記憶部に記憶された歪み補償係数に対して行われ、前記加算部による加算に用いられる前記歪み補償係数は、該記憶部に記憶された歪み補償係数を読み出して用いられる、
ことを特徴とする付記1記載の歪み補償係数更新装置。
(付記3)前記最下位のビットから所定数のビットの値は、前記加算部による複数回の加算を繰り返した後に平均化される、
ことを特徴とする付記1記載の歪み補償係数更新装置。
(付記4)前置歪み補償処理前の送信信号と、増幅後の信号とに基いて訂正値を算出する更新部と、
得られた訂正値と歪み補償係数を加算する加算部と、
前記加算部により加算して得られた前記歪み補償係数を記憶し、該歪み補償係数のうち、少なくとも最下位のビットから所定数のビットを含まず、最上位のビットから所定数のビットを含む部分を抽出して出力する記憶部と、
前記記憶部から出力された部分を、前記前置歪み補償処理前の送信信号に乗算する乗算部と、
前記乗算部により乗算して得られた信号を増幅し、前記増幅後の信号を出力する増幅部と、
を備えたことを特徴とする歪み補償増幅器。
(付記5)前置歪み補償処理前の送信信号を生成する生成部と、
前記前置歪み補償処理前の送信信号と、増幅後の信号とに基いて訂正値を算出する更新部と、
得られた訂正値と歪み補償係数を加算する加算部と、
前記加算部により加算して得られた前記歪み補償係数を記憶し、該歪み補償係数のうち、少なくとも最下位のビットから所定数のビットを含まず、最上位のビットから所定数のビットを含む部分を抽出して出力する記憶部と、
前記記憶部から出力された部分を、前記前置歪み補償処理前の送信信号に乗算する乗算部と、
前記乗算部により乗算して得られた信号を増幅し、前記増幅後の信号を送信する増幅部と、
を備えたことを特徴とする基地局装置。
(付記6)前置歪み補償処理前の送信信号と、増幅後の信号とに基いて訂正値を算出し、
得られた訂正値と歪み補償係数を加算して歪み補償係数を更新し、
前記加算部により加算して得られた歪み補償係数のうち、少なくとも最下位のビットから所定数のビットを含まず、最上位のビットから所定数のビットを含む部分を、前記前置歪み補償処理前の送信信号に乗算されるべき係数として抽出する、
ことを特徴とする歪み補償係数更新方法。
(付記7)前置歪み補償処理前の送信信号と増幅後の信号とに基いて算出した訂正値と、歪み補償係数とを加算部により加算して、前記前置歪み補償処理に用いる歪み補償係数を更新する歪み補償係数更新装置において、
複数の歪み補償係数に対応する複数の訂正値のそれぞれについて訂正値の平均値を計算する複数の平均化処理部と、
前記複数の平均化処理部のうち、更新対象の歪み補償係数に対応する訂正値の平均値を計算する平均化処理部を選択し、選択された平均化処理部により計算される平均値を、前記更新対象の歪み補償係数に加算されるべき訂正値として出力するセレクタと、
を備えたことを特徴とする歪み補償係数更新装置。
12 デジタル/アナログ変換器
13 RFI−Q変調器
14 高出力増幅器
15 アドレス計算部
16、101 参照テーブル
17、18 遅延部
19、102 加算器
20、103 更新部
22 減算器
23 アナログ/デジタル変換器
24 RFI−Q復調器
401、402、403 スペクトル
501、503 セレクタ
502−1、502−2、502−N 平均化処理部
601 基地局装置
602 送信データ生成部
603 歪み補償増幅器
604 アンテナ
Claims (4)
- 前置歪み補償処理前の送信信号と増幅後の信号とに基いて算出した第1ビット数の訂正値と、更新前の前記第1ビット数の歪み補償係数とを加算部により加算して、前記前置歪み補償処理に用いる前記第1ビット数の歪み補償係数を更新する歪み補償係数更新装置において、
前記加算部により加算して得られた更新後の前記第1ビット数の歪み補償係数のうち、少なくとも最下位のビットから所定数のビットを含まず、最上位のビットから所定数のビットを含む前記第1ビット数よりもビット数の小さい第2ビット数の部分を、前記前置歪み補償処理前の送信信号に乗算されるべき係数として抽出して出力する出力部、
を備えたことを特徴とする歪み補償係数更新装置。 - 前記加算部により加算して得られた前記歪み補償係数を記憶する記憶部をさらに備え、
前記出力部による抽出は、該記憶部に記憶された歪み補償係数に対して行われ、前記加算部による加算に用いられる前記歪み補償係数は、該記憶部に記憶された歪み補償係数を読み出して用いられる、
ことを特徴とする請求項1記載の歪み補償係数更新装置。 - 前置歪み補償処理前の送信信号と、増幅後の信号とに基いて第1ビット数の訂正値を算出する更新部と、
得られた前記第1ビット数の訂正値と、更新前の前記第1ビット数の歪み補償係数を加算する加算部と、
前記加算部により加算して得られた更新後の前記第1ビット数の歪み補償係数を記憶し、該歪み補償係数のうち、少なくとも最下位のビットから所定数のビットを含まず、最上位のビットから所定数のビットを含む前記第1ビット数よりもビット数の小さい第2ビット数の部分を抽出して出力する記憶部と、
前記記憶部から出力された部分を、前記前置歪み補償処理前の送信信号に乗算する乗算部と、
前記乗算部により乗算して得られた信号を増幅し、前記増幅後の信号を出力する増幅部と、
を備えたことを特徴とする歪み補償増幅器。 - 前置歪み補償処理前の送信信号を生成する生成部と、
前記前置歪み補償処理前の送信信号と、増幅後の信号とに基いて第1ビット数の訂正値を算出する更新部と、
得られた前記第1ビット数の訂正値と、更新前の前記第1ビット数の歪み補償係数を加算する加算部と、
前記加算部により加算して得られた更新後の前記第1ビット数の歪み補償係数を記憶し、該歪み補償係数のうち、少なくとも最下位のビットから所定数のビットを含まず、最上位のビットから所定数のビットを含む前記第1ビット数よりもビット数の小さい第2ビット数の部分を抽出して出力する記憶部と、
前記記憶部から出力された部分を、前記前置歪み補償処理前の送信信号に乗算する乗算部と、
前記乗算部により乗算して得られた信号を増幅し、前記増幅後の信号を送信する増幅部と、
を備えたことを特徴とする基地局装置。
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