JP5067650B2 - 半導体記憶装置 - Google Patents
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Description
図3は、本発明の第1の実施形態のMRAMの構成を示す図であり、具体的には、第1の実施形態のMRAMのメモリセル10の等価回路図である。第1の実施形態のMRAMの一つの特徴は、メモリアレイの各メモリセル10に磁気抵抗素子J0、J1から得られる信号を増幅するためのインバータが内蔵されている点にある。以下、第1の実施形態のMRAMのメモリセル10を詳細に説明する。
セル節点N1の電位がNMOSトランジスタMN1とPMOSトランジスタMP1で構成されたインバータで増幅されてメモリセル10の外に出力される。読み出しが行われるメモリセルは、読み出しワード線RWLとNMOSトランジスタMN2で選択される。磁気トンネル接合の高抵抗と低抵抗の差は数10%程度であり、これがMRAMを速くできない原因であったが、メモリセル内部で信号を増幅することにより、読み出しの高速化が可能となる。
図20〜図23は、本発明の第2の実施形態のMRAMの構成を示す図である。各メモリセルに増幅手段としてインバータが集積化されている第1の実施形態とは異なり、第2の実施形態では、図23に示されているように、磁気抵抗素子J0、J1から得られる信号を増幅するサブセンスアンプ回路30が複数のメモリセル20ごとに一つ設けられている。図23には、4つのメモリセル20毎に一つのサブセンスアンプ回路30が設けられている構成が図示されている。サブセンスアンプ回路30は、メモリセル20が配置されているメモリアレイ内に行列に配置されている。
図24は、本発明の第3の実施形態のMRAMの構成を示すブロック図である。第3の実施形態のMRAMは、第2の実施形態とほぼ同様の構成を有している。同一列の複数のメモリセル20Aが一のサブセンスアンプ回路30Aに接続され、更に、同一列の複数のサブセンスアンプ回路30Aが、一のセンスアンプ回路26に接続されている。
11:電源端子
12、13:接地端子
21:書き込みビット線セレクタ
22:ビット線ドライバ回路
23:読み出しワード線デコーダ
24:書き込みワード線デコーダ
25:プルアップ線デコーダ
26:センスアンプ回路
27:データラッチ
28:アドレス一致検出回路
29:リードデータセレクタ
30、30A:サブセンスアンプ回路
MN1〜MN7、MN11、MN21、MN22:NMOSトランジスタ
MP1〜MP7、MP16、MP21:PMOSトランジスタ
MD1:Nチャネルディプレッショントランジスタ
J0、J1:磁気抵抗素子
Claims (4)
- 行列に並べられたメモリセルを備えるメモリセルアレイと、
センスアンプ回路
とを具備し、
前記メモリセルのそれぞれは、
データを記憶する少なくとも一の磁気抵抗素子と、
前記磁気抵抗素子に電流が流されることによって生成される電位を増幅するインバータとを備え、
前記センスアンプ回路は、前記インバータの出力に応答して、前記磁気抵抗素子に記憶された前記データを識別する
半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記少なくとも一の磁気抵抗素子は、複数であり、且つ直列に接続され、
前記インバータの入力は、前記複数の磁気抵抗素子の接続点であるセル節点に接続された
半導体記憶装置。 - 請求項2に記載の半導体記憶装置であって、
前記メモリセルアレイは、
第1書き込みビット線と、
第2書き込みビット線と、
前記センスアンプ回路に接続された読み出しビット線
とを更に備え、
前記メモリセルのそれぞれは、
前記セル節点と前記第1書き込みビット線との間に接続された第1スイッチ素子と、
前記セル節点と前記第2書き込みビット線との間に接続された第2スイッチ素子
とを備え、
前記インバータの出力は、前記読み出しビット線に接続されている
半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
更に、
書き込みアドレスによって選択された前記メモリセルの磁気抵抗素子に書き込みデータを書き込む書き込み回路と、
前記センスアンプ回路から出力される出力データをラッチするように構成されたデータラッチと、
前記データラッチにラッチされているデータを外部に出力する出力回路と、
前記書き込みアドレスと読み出しアドレスの一致を検出するアドレス一致検出回路
とを具備し、
前記データラッチは、前記読み出しアドレスと前記書み込みアドレスの一致に応答して
前記書き込み回路から前記書き込みデータをラッチする
半導体記憶装置。
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