JP5242467B2 - 不揮発性メモリおよび再構成可能な回路 - Google Patents
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Description
本発明の第1実施形態による不揮発性メモリを図10(a)、10(b)、10(c)を参照して説明する。本実施形態の不揮発性メモリは、少なくとも1個の不揮発性メモリセル(以下、単にメモりセルともいう)を有し、その構成を図10(a)に示す。このメモリセル1は、直列接続された、抵抗変化型メモリ(ReRAM(Resistive Random Access Memory))4と、ダイオード6とを備えている(図10(a))。ReRAM4の一端が電源VDDに接続され、他端がダイオード6のカソードに接続され、ダイオード6のアノードが接地されている。ReRAM4とダイオード6の接続ノードが出力端子5となり、この出力端子5からメモリセル1の出力Voutが出力される。したがって、出力端子5から見てダイオード6は逆バイアス接続状態になっている。
次に、メモリセル1の第1実施例を製造する場合の断面図を図17に示す。この第1実施例のメモリセル1は、シリコン基板上のPウェル6aと、このPウェル6a中につくられたN型ドープ層6bを用いて逆バイアスのダイオード6を構成している。このダイオード6上に出力端子5となる配線層が設けられ、この配線層5上にReRAM4が設けられている。このReRAM4は、例えばPtからなる電極4a、4cと、これらの電極4a、4c間に設けられた例えば、TiO2/TiNの積層構造の抵抗変化層4bと、を有している。ReRAM4上には電源電圧VDDが印加される配線2が設けられている。この第1実施例のメモリセル1は、配線層中に形成される。この第1実施例のメモリセル1は、トランジスタ一個分以下の面積で構成することができる。SRAMは一般的にトランジスタ6個から構成されるので、従来のFPGA中の、回路情報を記憶するSRAMを本実施例のメモリセル1に置き換えることで、FPGAの面積を削減することができる。
また、メモリセル1の第2実施例を製造した場合の断面図を図18に示す。この第2実施例のメモリセル1は、シリコン基板上に設けられた層間絶縁膜内形成される。メモリセル1は、接地電源が印加される配線層3と、この配線層3上に、P型半導体層6aおよびN型半導体層6bがこの順序で積層されたダイオード6と、ダイオード6上に設けられ、出力端子となる配線層5と、配線層5上に、電極4a、抵抗変化層4b、電極4cがこの順序で積層されたReRAM4と、ReRAM4上に設けられ電源電圧VDDが印加される配線層2と、を備えている。この第2実施例も第1実施例と同様に、回路情報を記憶するSRAMの代わりに用いるとFPGAの面積を削減することができる。
図19(a)にダイオード6として、ダイオード接続されたnMOSFETを用いた場合のメモリセル1の第3実施例を示し、図19(b)に第3実施例のメモリセル1を製造した場合の断面図を示す。ダイオード接続されたnMOSFETにおけるダイオード特性は、トランジスタのチャネル長やチャネル幅によって変化させることができる。そのため、ReRAMの特性に合わせた設計が容易になるというメリットがある。図19(b)に示すように、この第3実施例においては、ダイオード6は、P型半導体基板に離間して設けられたN型のソース領域61およびドレイン領域62と、ソース領域61とドレイン領域62との間のチャネルとなる半導体領域63上に形成されたゲート絶縁膜64と、ゲート絶縁膜64上に形成されたゲート電極65と、ゲート電極65の側部に形成された絶縁体からなるゲート側壁66と、を備えている。ゲート電極65およびソース領域61は、接地電源に接続される配線3に、プラグ67および68を介してそれぞれ接続される。ドレイン領域62は、出力端子となる配線5にプラグ69を介して接続される。配線5上には、電極4a、抵抗変化層4b、電極4cの積層構造を有するReRAM4が設けられ、このReRAM4上に、電源電圧VDDが印加される配線2が設けられる。この第3実施例においても、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、回路情報を記憶するSRAMの代わりに用いるとFPGAの面積を削減することができる。
次に、図20(a)にダイオード6として、ダイオード接続されたpMOSFETを用いた第4実施例を示し、図20(b)に第4実施例のメモリセル1を製造した場合の断面図を示す。ダイオード接続されたpMOSFETにおけるダイオード特性は、トランジスタのチャネル長やチャネル幅によって変化させることができる。そのため、ReRAMの特性に合わせた設計が容易になるというメリットがある。図20(b)に示すように、この第4実施例においては、ダイオード6は、N型半導体基板に離間して設けられたP型のソース領域61およびドレイン領域62と、ソース領域61とドレイン領域62との間のチャネルとなる半導体領域63上に形成されたゲート絶縁膜64と、ゲート絶縁膜64上に形成されたゲート電極65と、ゲート電極65の側部に形成された絶縁体からなるゲート側壁66と、を備えている。ゲート電極65およびソース領域61は、出力端子となる配線5に、プラグ67および69を介してそれぞれ接続される。ドレイン領域62は、接地電源に接続される配線3にプラグ68を介して接続される。配線5上には、電極4a、抵抗変化層4b、電極4cの積層構造を有するReRAM4が設けられ、このReRAM4上に、電源電圧VDDが印加される配線2が設けられる。
次に、メモリセル1の第5実施例の回路図を図21(a)に示し、製造した場合の断面図を図21(b)に示す。この第5実施例のメモリセル1は、ダイオード6の代わりに、ゲートに外部からの制御電圧Vaが印加されるnMOSFET7を用いた構成となっている。この制御電圧Vaの値によって、nMOSFETの伝導度を調整することが可能となり、ReRAM4やnMOSFET7の設計をさらに容易化することができる。この第5実施例のnMOSFET7は、図21(b)に示すように、P型半導体基板に離間して設けられたN型のソース領域71およびドレイン領域72と、ソース領域71とドレイン領域72との間のチャネルとなる半導体領域73上に形成されたゲート絶縁膜74と、ゲート絶縁膜74上に形成されたゲート電極75と、ゲート電極75の側部に形成された絶縁体からなるゲート側壁76と、を備えている。ゲート電極75は、制御電圧Vaが印加される配線77に接続される。ソース領域71は、接地電源に接続される配線3に、プラグ78を介して接続される。ドレイン領域72は、出力端子となる配線5にプラグ79を介して接続される。配線5上には、電極4a、抵抗変化層4b、電極4cの積層構造を有するReRAM4が設けられ、このReRAM4上に、電源電圧VDDが印加される配線2が設けられる。
次に、メモリセル1の第6実施例の回路図を図22(a)に示し、製造した場合の断面図を図22(b)に示す。この第6実施例のメモリセル1は、ダイオード6の代わりに、ゲートに外部からの制御電圧Vaが印加されるpMOSFET7を用いた構成となっている。この制御電圧Vaの値によって、pMOSFETの伝導度を調整することが可能となり、ReRAM4やMOSFET7の設計をさらに容易化することができる。この第6実施例のpMOSFET7は、図22(b)に示すように、N型半導体基板に離間して設けられたP型のソース領域71およびドレイン領域72と、ソース領域71とドレイン領域72との間のチャネルとなる半導体領域73上に形成されたゲート絶縁膜74と、ゲート絶縁膜74上に形成されたゲート電極75と、ゲート電極75の側部に形成された絶縁体からなるゲート側壁76と、を備えている。ゲート電極65は、制御電圧Vaが印加される配線77に接続される。ソース領域71は、出力端子となる配線5に、プラグ78を介して接続される。ドレイン領域72は、接地電源に接続される配線3にプラグ79を介して接続される。配線5上には、電極4a、抵抗変化層4b、電極4cの積層構造を有するReRAM4が設けられ、このReRAM4上に、電源電圧VDDが印加される配線2が設けられる。
次に、第7実施例のメモリセル1の回路図を図23(a)に示し、製造した場合の断面図を図23(b)に示す。この第7実施例のメモリセル1は、図19(a)、19(b)に示す第3実施例のメモリセル1において、nMOSFET6の基板電圧として、外部からの制御電圧Vbを与えている。この制御電圧Vbによって、nMOSFETの伝導度を調整することができる。このような構成にすることによって、ReRAM4やnMOSFET6の設計をさらに容易化することができる。この第7実施例においては、制御電圧Vbが印加されるための基板コンタクト610が基板に設けられ、この基板コンタクト610はプラグ611を介して、制御電圧Vbが印加される配線612に接続される。
次に、第8実施例のメモリセル1の回路図を図24(a)に示し、製造した場合の断面図を図24(b)に示す。この第7実施例のメモリセル1は、図20(a)、20(b)に示す第4実施例のメモリセル1において、pMOSFET6の基板電圧として、外部からの制御電圧Vbを与えている。この制御電圧Vbによって、pMOSFETの伝導度を調整することができる。このような構成にすることによって、ReRAM4やpMOSFET6の設計をさらに容易化することができる。この第8実施例においては、制御電圧Vbが印加されるための基板コンタクト610が基板に設けられ、この基板コンタクト610はプラグ611を介して、制御電圧Vbが印加される配線612に接続される。
次に、本発明の第2実施形態による不揮発性メモリを、図33を参照して説明する。本実施形態の不揮発性メモリは、少なくとも1個の不揮発性メモリセル1を有し、このメモリセル1は、図10(a)に示す第1実施形態のメモリセルにプログラム用トランジスタ50を設けた構成となっている。このトランジスタ50は、一端がビット線BLに接続され、他端がReRAM4とダイオード6との共通接続ノード、すなわち出力端子5に接続され、ゲートがワード線WLに接続される。この第2実施形態のメモリセル1も図10(b)、10(c)で説明した第1実施形態のメモリセルと同様の動作をさせることにより、出力電圧VoutをVH、VLとすることができ、FPGAの回路情報を記憶するSRAMの代わりとして使用することができる。
次に、メモリセル1の第1実施例を製造した場合の断面図を図36に示す。この第1実施例のメモリセル1におけるプログラム用トランジスタ50は、P型半導体基板に離間して設けられたN型のソース領域501およびドレイン領域502と、ソース領域501とドレイン領域502との間のチャネルとなる半導体領域503上に形成されたゲート絶縁膜504と、ゲート絶縁膜504上に形成されたゲート電極505と、ゲート電極505の側部に形成された絶縁体からなるゲート側壁506と、を備えている。ゲート電極505はワード線WLに接続され、ソース領域501はプラグ507を介してビット線BLに接続される。ドレイン502はプラグ508を介して出力端子5となる配線5に接続される。配線5の下方に接地電源に接続される配線3が設けられ、この配線3と配線5との間に、P型半導体層6aおよびN型半導体層6bがこの順序で積層されたダイオード6が設けられている。配線5上には、電極4a、抵抗変化層4b、電極4cの積層構造を有するReRAM4が設けられ、このReRAM4上に、電源電圧VDDが印加される配線2が設けられる。
次に、メモリセル1の第2実施例を製造した場合の断面図を図37に示す。この第2実施例のメモリセル1におけるプログラム用トランジスタ50は、Pウェル領域に離間して設けられたN型のソース領域501およびドレイン領域502と、ソース領域501とドレイン領域502との間のチャネルとなるPウェル領域503上に形成されたゲート絶縁膜504と、ゲート絶縁膜504上に形成されたゲート電極505と、ゲート電極505の側部に形成された絶縁体からなるゲート側壁506と、を備えている。ゲート電極505はワード線WLに接続され、ソース領域501はプラグ507を介してビット線BLに接続される。ドレイン502はプラグ508を介して出力端子5となる配線5に接続される。また、この配線5は、Pウェル領域に形成された素子分離領域51を挟んで、トランジスタ50と反対側のPウェル領域に形成されたN型半導体領域52に接続されている。Pウェル領域とN型半導体領域52とでダイオード6が形成される。また、配線5上には、電極4a、抵抗変化層4b、電極4cの積層構造を有するReRAM4が設けられ、このReRAM4上に、電源電圧VDDが印加される配線2が設けられる。
次に、メモリセル1の第3実施例を製造した場合の断面図を図38に示す。この第3実施例のメモリセル1におけるプログラム用トランジスタ50は、P型半導体基板に離間して設けられたN型のソース領域501およびドレイン領域502と、ソース領域501とドレイン領域502との間のチャネルとなる半導体領域503上に形成されたゲート絶縁膜504と、ゲート絶縁膜504上に形成されたゲート電極505と、ゲート電極505の側部に形成された絶縁体からなるゲート側壁506と、を備えている。ゲート電極505はワード線WLに接続され、ソース領域501はプラグ507を介してビット線BLに接続される。ドレイン502はプラグ508を介して出力端子5となる配線5に接続される。また、配線5上には、電極4a、抵抗変化層4b、電極4cの積層構造を有するReRAM4が設けられ、このReRAM4上に、電源電圧VDDが印加される配線2が設けられる。そして、更にこの配線5は、上記P型半導体基板に形成された素子分離領域51を挟んで、トランジスタ50と反対側の半導体基板の領域に形成されたダイオード接続されたnMOSFET55のドレイン552に接続されている。このMOSFET55は、P型半導体基板に離間して設けられたN型のソース領域551およびドレイン領域552と、ソース領域551とドレイン領域552との間のチャネルとなる半導体領域553上に形成されたゲート絶縁膜554と、ゲート絶縁膜554上に形成されたゲート電極555と、ゲート電極555の側部に形成された絶縁体からなるゲート側壁556と、を備えている。ゲート電極555はプラグ557を介して、接地電源に接続される配線3に接続される。また、この配線3は、プラグ558を介してソース領域551にも接続される。
次に、本発明の第3実施形態による不揮発性メモリを、図42乃至図43(b)を参照して説明する。本実施形態の不揮発性メモリは、少なくとも1個の不揮発性メモリセル1を有し、このメモリセル1は、図33に示す第2実施形態のメモリセルにおいて、ダイオード6の代わりにReRAMを設けた構成となっている(図42)。すなわち、直列接続された2つのReRAM4A、4Bを有し、ReRAM4Aの一端に電源電圧VDDが印加され、他端が出力端子5に接続される。ReRAM4Bの一端は出力端子5に接続され、他端は接地される。トランジスタ50は、一端がビット線BLに接続され、他端がReRAM4とダイオード6との共通接続ノード、すなわち出力端子5に接続され、ゲートがワード線WLに接続される。
次に、第3実施形態に係るメモリセル1の一実施例を製造した場合の断面図を図46に示す。この実施例のメモリセル1は、ReRAM4A、4Bを配線層中に形成し、プログラム用のトランジスタ50をシリコン基板上に形成する。プログラム用トランジスタ50は、P型半導体基板に離間して設けられたN型のソース領域501およびドレイン領域502と、ソース領域501とドレイン領域502との間のチャネルとなる半導体領域503上に形成されたゲート絶縁膜504と、ゲート絶縁膜504上に形成されたゲート電極505と、ゲート電極505の側部に形成された絶縁体からなるゲート側壁506と、を備えている。ゲート電極505はワード線WLに接続され、ソース領域501はプラグ507を介してビット線BLに接続される。ドレイン502はプラグ508を介して出力端子5となる配線5に接続される。配線5の下方に接地電源に接続される配線3が設けられ、この配線3と配線5との間に、電極4Ba、抵抗変化層4Bb、電極4Bcがこの順序で積層されたReRAM4Bが設けられている。配線5上には、電極4Aa、抵抗変化層4Ab、電極4Acがこの順序で積層されたReRAM4Aが設けられ、このReRAM4A上に、電源電圧VDDが印加される配線2が設けられる。
1a 不揮発性メモリセル
1b 不揮発性メモリセル
2 配線
3 配線
4 ReRAM
4A ReRAM
4B ReRAM
5 出力端子
6 ダイオード
Claims (6)
- 駆動電圧が印加される第1の端子に一端が接続され第2の端子に他端が接続される抵抗変化型メモリと、
前記第2の端子にカソードが接続され、接地電位が印加される第3の端子にアノードが接続されるダイオードと、
前記第2の端子に入力端子が接続されるインバータと、
前記インバータの出力を受けるパストランジスタと、
ソースおよびドレインの一方が前記第2の端子に接続されるプログラム用MOSFETと、
を備えているメモリセルを少なくとも1個有することを特徴とする不揮発性メモリ。 - 前記プログラム用MOSFETのソースおよびドレインの他方が接続される第1の配線と、
前記プログラム用MOSFETのゲートが接続される第2の配線と、
前記第1の配線を駆動する第1のドライバと、
前記第2の配線を駆動する第2のドライバと、
を更に備えたことを特徴とする請求項1記載の不揮発性メモリ。 - 前記ダイオードは、半導体基板上に形成されたP型半導体層と、前記P型半導体層上に形成されたN型半導体層とを有し、
前記抵抗変化型メモリは、前記N型半導体層上に形成された第1電極と、前記第1電極上に形成された抵抗変化層と、前記抵抗変化層上に形成された第2電極とを備えていることを特徴とする請求項1または2記載の不揮発性メモリ。 - 前記ダイオードは、ダイオード接続されたnMOSFETまたはpMOSFETであることを特徴とする請求項1または2記載の不揮発性メモリ。
- 請求項1記載の不揮発性メモリのメモリセルを少なくとも2個有し、
前記少なくとも2個の前記メモリセルの出力のうちのいずれかの出力を選択して出力するマルチプレクサを更に備えていることを特徴とする再構成可能な回路。 - 回路情報を記憶するメモリを有するFPGAを備え、
前記FPGAの回路情報を記憶するメモリは、請求項1記載の不揮発性メモリであることを特徴とする再構成可能な回路。
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