JP4287768B2 - 半導体記憶装置 - Google Patents
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Description
これにより、起動時に、1対のビット線に印加する電圧に高低差をもたせると、メモリセル内の第1,第2のアクセストランジスタのドレインリーク電流を利用し、メモリセルの第1,第2の内部ノード間に電位差を発生させることが可能になり、メモリセルのデータを任意に初期化することができる。
図1は、本発明の第1の実施形態に係る半導体記憶装置であるスタティックランダムアクセスメモリ(以下、「SRAM」と記載する)の回路図である。同図に示すように、半導体記憶装置は、メモリセル1を行列状に配置したメモリセルアレイ2を備えている。各メモリセル1は、電源端子−接地間にpチャネル型電界効果トランジスタTp(抵抗用素子)とnチャネル型電界効果トランジスタTn(ドライブトランジスタ)とを、各々内部ノード1c,1dを介して直列に接続してなるインバータ1a,1b(第1,第2のインバータ)と、各インバータ1a,1bの内部ノード1c,1d(第1,第2の内部ノード)と1対のビット線BIT,NBITとを接続する配線にそれぞれ介設され、ゲートがワード線WLに接続されたアクセストランジスタ5,5(第1,第2のアクセストランジスタ)とを備えている。各インバータ1a,1bの内部ノード1c,1d(出力端子)は、互いに他方のインバータ1b,1aのゲート(入力端子)に接続されている。
図2(a),(b)は、本発明の第2の実施形態に係る半導体記憶装置であるSRAMの回路図、及び細部説明図である。図2(a)においては、図1に示す第1の実施形態のSRAMと同じ要素については、同じ符号を用い、説明を省略する。
図3(a),(b)は、本発明の第3の実施形態に係る半導体記憶装置であるSRAMのバイアス回路の2つの構成例を示す回路図である。図3(a),(b)において、図1に示す第1の実施形態のSRAM中の要素と同じ要素については同じ符号を用い、説明を省略する。本実施形態のSRAMのメモリセルアレイ及び制御回路のバイアス回路7以外の部分の構成は、図1に示すとおりである。
図4は、本発明の第4の実施形態に係る半導体記憶装置であるSRAMの回路図である。図4においては、図2(a),(b)に示す第2の実施形態のSRAMと同じ要素については、同じ符号を用い、説明を省略する。
図5は、本発明の第5の実施形態に係る半導体記憶装置であるSRAMの回路図である。図5においては、図4に示す第4の実施形態のSRAMと同じ要素については、同じ符号を用い、説明を省略する。
図6は、本発明の第6の実施形態に係る半導体記憶装置であるSRAMの回路図である。図6においては、図4に示す第4の実施形態のSRAMと同じ要素については、同じ符号を用い、説明を省略する。
図7は、本発明の第7の実施形態に係る半導体記憶装置であるSRAMの回路図である。図7においては、図6に示す第6の実施形態のSRAMと同じ要素については、同じ符号を用い、説明を省略する。
図8は、本発明の第8の実施形態に係る半導体記憶装置であるSRAMのメモリセルアレイの回路図である。図8においては、図6に示す第6の実施形態のSRAMと同じ要素については、同じ符号を用い、説明を省略する。また、制御回路の図示も省略されているが、図6の制御回路11が配置されていることが前提である。
図9は、本発明の第9の実施形態に係る半導体記憶装置であるSRAMの回路図である。図9においては、図2(a),(b)に示す第2の実施形態のSRAMと同じ要素については、同じ符号を用い、説明を省略する。
3 ワード線
4 ワード線ドライバ
5 アクセストランジスタ
6 ビット線
7 バイアス回路
10 メモリセル電源
12 制御回路電源
21 初期化制御回路
25 論理ゲート
27 プリチャージ/イコライズ回路
28 論理ゲート
29 基板電位制御回路
30 ドライブトランジスタ
33 センスアンプ
34 遅延回路
37 コラムデコーダ
39 ロウデコーダ
40 スイッチングトランジスタ
41 配線
42 配線
Tp pチャネル型電界効果トランジスタ(負荷用素子)
Tn nチャネル型電界効果トランジスタ(ドライブトランジスタ)
Claims (20)
- 複数のメモリセルが、行列状に配置されたメモリセルアレイと、
上記メモリセルアレイの列に沿って配置された各メモリセルに接続される1対のビット線と、
上記メモリセルアレイの行に沿って配置された各メモリセルに接続されるワード線と、
上記メモリセルアレイの各メモリセルに電源電位を供給するためのメモリセル電源端子と、
上記メモリセルアレイの各メモリセルの動作を制御する制御回路と、
上記メモリセル電源端子とは電気的に分離して設けられ、上記制御回路に電源電位を供給する制御回路電源端子とを備え、
上記各メモリセルは、
抵抗用素子及びドライブトランジスタがそれぞれ第1,第2の内部ノードを介して直列に接続され、かつ、互いの出力が入力となる1対の第1,第2のインバータと、上記第1,第2の内部ノードと上記1対のビット線との間にそれぞれ介設された第1,第2のアクセストランジスタとを有し、
上記制御回路は、起動時、上記制御回路電源端子から上記制御回路に電源電位を導入した後に、上記ワード線を不活性にした状態で上記メモリセル電源端子から上記メモリセルアレイに電源電位を導入することにより初期化動作を行う,半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
起動時に初期化信号を受けたとき、上記制御回路に上記電源電位を導入した後、上記メモリセルアレイに上記電源電位を導入する前に、上記1対のビット線のうちいずれか一方のみを上記接地電位よりも高電位に固定するビット線電位固定手段をさらに備えている,半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
上記ビット線電位固定手段は、上記1対のビット線のうち特定の一方のみを選択的に上記高電位に固定する,半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
起動時に初期化信号を受けたとき、上記制御回路に上記電源電位を導入した後、上記メモリセルアレイに上記電源電位を導入する前に、上記1対のビット線のうちいずれか一方を上記接地電位よりも高電位に固定する一方、他方を上記接地電位に固定するビット線電位固定手段をさらに備えている,半導体記憶装置。 - 請求項4に記載の半導体記憶装置において、
上記ビット線電位固定手段は、上記1対のビット線のうち特定の一方を上記高電位に選択的に固定する一方、他方を上記接地電位に選択的に固定する,半導体記憶装置。 - 請求項2〜5のうちいずれか1つに記載の半導体記憶装置において、
上記制御回路の電源電位と接地電位との中間電位を発生させる中間電位発生回路をさらに備え、
上記ビット線電位固定手段によって固定される上記高電位は、上記中間電位発生回路が発生する中間電位である,半導体記憶装置。 - 請求項6に記載の半導体記憶装置において、
上記中間電位発生回路は、ゲート−ドレイン間が短絡されたpチャネル型電界効果トランジスタとnチャネル型電界効果トランジスタとを直列に接続して構成されるトランジスタ列を、各ビット線ごとに配置して構成されている,半導体記憶装置。 - 請求項6に記載の半導体記憶装置において、
上記中間電位発生回路は、ゲート−ドレイン間が短絡されたpチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタとを直列に接続して構成されるトランジスタ列を、各ビット線ごとに配置して構成されている,半導体記憶装置。 - 請求項4に記載の半導体記憶装置において、
上記ビット線電位固定手段は、プリチャージ回路と共有されている,半導体記憶装置。 - 請求項4に記載の半導体記憶装置において、
上記ビット線電位固定手段は、センスアンプ回路と共有されている,半導体記憶装置。 - 請求項3に記載の半導体記憶装置において、
上記メモリセルアレイの基板領域にフォワードバイアスを印加する基板電位制御回路をさらに備えている,半導体記憶装置。 - 請求項3に記載の半導体記憶装置において、
上記メモリセルのドライブトランジスタ及びアクセストランジスタは、nチャネル型電界効果トランジスタであり、
上記メモリセルの一方のドライブトランジスタ及びアクセストランジスタの基板領域にフォワードバイアスを印加する基板電位制御回路をさらに備えている,半導体記憶装置。 - 請求項11に記載の半導体記憶装置において、
上記1対のビット線間に配置され、上記メモリセルアレイの初期化の状態を検出するセンスアンプを備え、
上記基板電位制御回路は、上記メモリセルアレイの初期化の状態に応じて、上記メモリセルアレイの基板領域に印加するフォワードバイアス量を制御する,半導体記憶装置。 - 請求項3に記載の半導体記憶装置において、
初期化信号に応じ、初期化信号を受けたときから所定の遅延時間だけ経過したときに上記メモリセルアレイに電源電位を導入する遅延手段をさらに備えている半導体記憶装置。 - 請求項14に記載の半導体記憶装置において、
上記1対のビット線間に配置され、上記メモリセルアレイの初期化の状態を検出するセンスアンプと、
上記メモリセルアレイの初期化の状態に応じて、上記メモリセルアレイの基板領域に印加するフォワードバイアス量を制御する基板電位制御回路と、
上記基板電位制御回路のフォワードバイアス量と、上記遅延手段の上記遅延時間とを設定する設定手段と
をさらに備えている半導体記憶装置。 - 請求項3に記載の半導体記憶装置において、
上記メモリセル内のドライブトランジスタは、nチャネル型電界効果トランジスタであり、
上記ドライブトランジスタのソース電位をフローティング状態と接地状態とに制御する基板電位制御回路をさらに備えている半導体記憶装置。 - 請求項3に記載の半導体記憶装置において、
上記ビット線電位固定手段は、上記メモリセルアレイの列単位で、特定のメモリセルに接続された1対のビット線の一方の電位を上記高電位に他方の電位を接地電位に固定する,半導体記憶装置。 - 請求項3に記載の半導体記憶装置において、
上記ビット線電位固定手段は、上記メモリセルアレイの行単位で、特定のメモリセルに接続された1対のビット線の一方の電位を上記高電位に他方の電位を接地電位に固定する,半導体記憶装置。 - 請求項3に記載の半導体記憶装置において、
上記ビット線電位固定手段は、上記メモリセルアレイの行及び列単位で、特定のメモリセルに接続された1対のビット線の一方の電位を上記高電位に他方の電位を接地電位に固定する,半導体記憶装置。 - 請求項2〜19のうちいずれか1つに記載の半導体記憶装置において、
上記ビット線電位固定手段によるビット線の電位固定時に、ワード線をフローティング状態にするワード線電位開放手段をさらに備えている,半導体記憶装置。
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