JP5063212B2 - 複数コンポーネントシステム - Google Patents
複数コンポーネントシステム Download PDFInfo
- Publication number
- JP5063212B2 JP5063212B2 JP2007166383A JP2007166383A JP5063212B2 JP 5063212 B2 JP5063212 B2 JP 5063212B2 JP 2007166383 A JP2007166383 A JP 2007166383A JP 2007166383 A JP2007166383 A JP 2007166383A JP 5063212 B2 JP5063212 B2 JP 5063212B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- reset
- component
- reset signal
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Debugging And Monitoring (AREA)
- Retry When Errors Occur (AREA)
- Developing Agents For Electrophotography (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
Description
なお、以下の実施形態としては、機械などの制御などに用いられるPLC(プログラマブル・ロジック・コントローラ)を例に説明するが、本発明は、これのみに限るものではなく、夫々が少なくともCPUを備えた複数のコンポーネントからなる任意のシステムに適用可能である。
11 リセットスイッチ
20 LAN
30 シリアル
40 CF
21,31,41 CPU
22,32,42 状態検出手段
23,33,43 判定回路
24,34,44 メモリ
25 LAN I/F
25 シリアルI/F
25 CF I/F
26,36,46 リセット信号発生回路
50 PCIバス
Claims (2)
- 少なくともCPUを備えたコンポーネントが共通バスで相互に接続されてなる複数コンポーネントシステムであって、
スイッチ操作によってリセット信号を発生し、前記共通バスとは別設のリセット線を通して、前記コンポーネント夫々に供給する第1のリセット信号発生手段を前記コンポーネントとは別に設け、
前記コンポーネント夫々には、前記CPUからの所定の信号の検知を基に前記CPUの状態を正常か異常かを検出する状態検出手段を設けるとともに、前記状態検出手段の検出結果に応じて、前記CPUのリセットの可否を判定する判定手段を設け、
前記判定手段は、前記状態検出手段からの信号を基に前記CPUが正常状態にあると判定する場合、前記第1のリセット信号発生手段からの前記リセット信号による前記CPUのリセットを禁止し、前記状態検出手段からの信号を基に前記CPUが異常状態にあると判定する場合、前記第1のリセット信号発生手段からの前記リセット信号によって前記CPUをリセットし、
さらに、前記コンポーネント夫々の前記CPUは、正常状態であるとき生存情報を出力して、前記共通バスを介して他の前記コンポーネントに供給するとともに、他の前記コンポーネントからの前記生存情報を前記共通バスを介して取得することにより、他の前記コンポーネントでの前記CPUが正常状態にあるか否かを判定し、
前記コンポーネント毎に、前記CPUが他の前記コンポーネントでの前記CPUを前記生存情報を基に異常状態にあると判定したとき、リセット信号を発生して前記コンポーネント夫々の前記判定手段に前記リセット線を通して供給する第2のリセット信号発生手段を前記コンポーネントに設け、
前記コンポーネントの前記CPUは夫々、正常状態にあるとき、CPUが異常状態となったコンポーネントでのCPUでの処理結果のデータを前記共通バスを介して取得し、しかる後、前記第2のリセット信号発生手段から前記リセット信号を発生させる
ことを特徴とする複数コンポーネントシステム。 - 請求項1において、
前記状態検出手段は、前記CPUからの所定の周期信号毎にカウントをリセットして初期値からのカウントを繰り返し、前記CPUが異常状態になると、前記所定の周期信号が供給されなくなってカウントがオーバーフローして前記CPUが異常状態であることを検出する
ことを特徴とする複数コンポーネントシステム。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007166383A JP5063212B2 (ja) | 2007-06-25 | 2007-06-25 | 複数コンポーネントシステム |
EP08252138A EP2012217B1 (en) | 2007-06-25 | 2008-06-20 | Multi-component system |
DE602008003063T DE602008003063D1 (de) | 2007-06-25 | 2008-06-20 | System mit mehreren Komponenten |
AT08252138T ATE485555T1 (de) | 2007-06-25 | 2008-06-20 | System mit mehreren komponenten |
CN2008101318054A CN101334746B (zh) | 2007-06-25 | 2008-06-24 | 多组件*** |
US12/215,063 US7861115B2 (en) | 2007-06-25 | 2008-06-24 | Multi-component system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007166383A JP5063212B2 (ja) | 2007-06-25 | 2007-06-25 | 複数コンポーネントシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009003862A JP2009003862A (ja) | 2009-01-08 |
JP5063212B2 true JP5063212B2 (ja) | 2012-10-31 |
Family
ID=39735218
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007166383A Expired - Fee Related JP5063212B2 (ja) | 2007-06-25 | 2007-06-25 | 複数コンポーネントシステム |
Country Status (6)
Country | Link |
---|---|
US (1) | US7861115B2 (ja) |
EP (1) | EP2012217B1 (ja) |
JP (1) | JP5063212B2 (ja) |
CN (1) | CN101334746B (ja) |
AT (1) | ATE485555T1 (ja) |
DE (1) | DE602008003063D1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101770268B (zh) * | 2009-12-28 | 2014-06-11 | 中兴通讯股份有限公司 | 智能终端复位方法及装置 |
US20130074187A1 (en) * | 2010-07-26 | 2013-03-21 | Ki Yong Kim | Hacker virus security-integrated control device |
US9690645B2 (en) * | 2012-12-04 | 2017-06-27 | Hewlett Packard Enterprise Development Lp | Determining suspected root causes of anomalous network behavior |
CN103530197B (zh) * | 2013-10-29 | 2017-06-13 | 浙江宇视科技有限公司 | 一种检测及解决Linux***死锁的方法 |
US10606702B2 (en) * | 2016-11-17 | 2020-03-31 | Ricoh Company, Ltd. | System, information processing apparatus, and method for rebooting a part corresponding to a cause identified |
JP6750489B2 (ja) | 2016-12-06 | 2020-09-02 | 株式会社リコー | 電子機器、画像形成装置、制御方法、およびプログラム |
CN109426321A (zh) * | 2017-08-29 | 2019-03-05 | 深圳市三诺数字科技有限公司 | 一种充电复位电路及电子设备 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS589488A (ja) * | 1981-07-09 | 1983-01-19 | Pioneer Electronic Corp | 複数の中央演算処理装置を有するシステムの中央演算処理装置の復帰機構 |
JPS6377244A (ja) * | 1986-09-19 | 1988-04-07 | Nippon Denso Co Ltd | 通信制御装置 |
US5086505A (en) * | 1989-06-30 | 1992-02-04 | Motorola, Inc. | Selective individual reset apparatus and method |
JPH04295956A (ja) * | 1991-03-25 | 1992-10-20 | Oki Electric Ind Co Ltd | テレメータ装置 |
EP0509479B1 (en) * | 1991-04-16 | 1998-10-14 | Nec Corporation | Multiprocessor system |
JPH0573344A (ja) * | 1991-09-12 | 1993-03-26 | Mitsubishi Electric Corp | 計算機システム |
JP2729121B2 (ja) * | 1991-11-21 | 1998-03-18 | 甲府日本電気株式会社 | 演算処理装置 |
JPH05216855A (ja) * | 1992-02-04 | 1993-08-27 | Fujitsu Ltd | マルチcpu制御方式 |
JP3240679B2 (ja) * | 1992-04-09 | 2001-12-17 | 富士通株式会社 | マルチcpuシステムのリセット方式 |
JP3684590B2 (ja) * | 1994-04-25 | 2005-08-17 | カシオ計算機株式会社 | リセット制御装置及びリセット制御方法 |
GB2290891B (en) * | 1994-06-29 | 1999-02-17 | Mitsubishi Electric Corp | Multiprocessor system |
JPH09319467A (ja) | 1996-05-29 | 1997-12-12 | Hitachi Ltd | バス接続システム |
JP3266841B2 (ja) | 1997-12-15 | 2002-03-18 | 株式会社日立製作所 | 通信制御装置 |
US6393590B1 (en) * | 1998-12-22 | 2002-05-21 | Nortel Networks Limited | Method and apparatus for ensuring proper functionality of a shared memory, multiprocessor system |
JP3266192B2 (ja) * | 1999-01-06 | 2002-03-18 | 日本電気株式会社 | 動作監視方法とそのシステム |
JP4230147B2 (ja) * | 1999-08-30 | 2009-02-25 | 三菱電機株式会社 | プログラマブルコントローラシステムおよびプログラマブルコントローラシステムのリセット制御方法 |
US20020152425A1 (en) * | 2001-04-12 | 2002-10-17 | David Chaiken | Distributed restart in a multiple processor system |
US6912670B2 (en) * | 2002-01-22 | 2005-06-28 | International Business Machines Corporation | Processor internal error handling in an SMP server |
US7137020B2 (en) * | 2002-05-17 | 2006-11-14 | Sun Microsystems, Inc. | Method and apparatus for disabling defective components in a computer system |
JP2004005280A (ja) | 2002-05-31 | 2004-01-08 | Omron Corp | プログラマブルコントローラ及びcpuユニット |
US20050086460A1 (en) * | 2003-10-15 | 2005-04-21 | Chang-Shu Huang | Apparatus and method for wakeup on LAN |
GB2415799A (en) * | 2004-06-30 | 2006-01-04 | Nec Technologies | Independent processor resetting in a multiprocessor system |
JP4529767B2 (ja) * | 2005-04-04 | 2010-08-25 | 株式会社日立製作所 | クラスタ構成コンピュータシステム及びその系リセット方法 |
US8176302B2 (en) * | 2005-10-25 | 2012-05-08 | Nxp B.V. | Data processing arrangement comprising a reset facility |
-
2007
- 2007-06-25 JP JP2007166383A patent/JP5063212B2/ja not_active Expired - Fee Related
-
2008
- 2008-06-20 EP EP08252138A patent/EP2012217B1/en active Active
- 2008-06-20 AT AT08252138T patent/ATE485555T1/de not_active IP Right Cessation
- 2008-06-20 DE DE602008003063T patent/DE602008003063D1/de active Active
- 2008-06-24 CN CN2008101318054A patent/CN101334746B/zh not_active Expired - Fee Related
- 2008-06-24 US US12/215,063 patent/US7861115B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20090013221A1 (en) | 2009-01-08 |
JP2009003862A (ja) | 2009-01-08 |
CN101334746B (zh) | 2011-11-16 |
EP2012217A1 (en) | 2009-01-07 |
EP2012217B1 (en) | 2010-10-20 |
ATE485555T1 (de) | 2010-11-15 |
CN101334746A (zh) | 2008-12-31 |
US7861115B2 (en) | 2010-12-28 |
DE602008003063D1 (de) | 2010-12-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5063212B2 (ja) | 複数コンポーネントシステム | |
US9170569B2 (en) | Method for electing an active master device from two redundant master devices | |
JP6145987B2 (ja) | プログラマブルコントローラ、プログラマブルコントローラのデータバックアップ方法、プログラマブルコントローラの起動方法 | |
WO2013018183A1 (ja) | システム制御装置、電力制御方法及び電子システム | |
JP5332257B2 (ja) | サーバシステム、サーバ管理方法、およびそのプログラム | |
JP4983806B2 (ja) | 二重化タイマを用いたシステム監視装置、および監視方法 | |
JP2505299B2 (ja) | 多重化システムの無応答判定方式 | |
US10719117B2 (en) | Control apparatus configured to control clock signal generation, method for controlling the same, storage medium, and computer system | |
JP4816186B2 (ja) | 制御モジュール | |
JPH02281343A (ja) | Cpu動作の監視方式 | |
JP2015176349A (ja) | 情報処理装置、故障検出方法及びプログラム | |
JP6540142B2 (ja) | ベースボード管理コントローラ、情報処理システム及びベースボード管理コントローラの処理実行方法 | |
JP2016009499A (ja) | 相互接続を管理する方法およびシステム | |
JP6376142B2 (ja) | データ処理装置 | |
JP2000347706A (ja) | プラント制御装置 | |
JP2008107922A (ja) | マイコン評価用ボード、及びオンボード書込制御方法 | |
JPH01310422A (ja) | マイクロコンピュータのリセット回路 | |
JP2007065890A (ja) | エラー情報収集機能を備えた処理装置、およびエラー情報収集方法 | |
JP3757407B2 (ja) | 制御装置 | |
JPH09297637A (ja) | 複数給電処理装置 | |
JP2006178614A (ja) | フォルトトレラント・コンピュータとそのバス選択制御方法 | |
JPH0540510A (ja) | 制御装置 | |
JPH1031656A (ja) | マルチプロセッサシステムのバス調停方式 | |
WO2015177869A1 (ja) | 通信装置及びトークン管理方法及びプログラム | |
JPH01292562A (ja) | マルチcpuシステム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100526 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120511 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120522 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120702 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120724 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120807 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5063212 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150817 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |