JPH01292562A

JPH01292562A - マルチｃｐｕシステム

Info

Publication number: JPH01292562A
Application number: JP63123517A
Authority: JP
Inventors: Akira Oba; 章大庭
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-05-20
Filing date: 1988-05-20
Publication date: 1989-11-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明はボード化された複数のＣＰＵがシステムバスを
介して互いに接続されて成り、各種の制御を行なうよう
にしたマルチＣＰＵシステムの改良に関する。

（従来の技術）第３図は、この種の従来のマルチＣＰＵシステムの一例
を示すブロック図である。第３図において、メインＣＰ
ＵＩと、複数のサブＣＰＵ２゜３．４と、コモンメモリ
５と、ｌ１０６はボード化されており、システムバス７
を介して互いに接続されている。また、メインＣＰＵＩ
、各サブＣＰＵ２，３．４のボード上には、ウォッチド
ッグタイマ（以下、ＷＤＴと記する）診断回路ＩＡ。

２Ａ、３Ａ、４Ａがそれぞれ設けられている。ここで、
メインＣＰＵＩは、コモンメモリ５に記憶されているデ
ータを用いて、各サブＣＰＵ２゜３．４の動作を管理す
るものである。また、サブＣＰＵ２，３．４は、メイン
ＣＰＵＩからの指令に従って、ＣＲＴ、ＦＤ、ＨＤ、　
　プリンタ等の周辺装置を制御するものである。さらに
、ｌ１０６は、外部とのデータの入出力を行なうもので
ある。

一方、ＷＤＴ診断回路ＩＡ、２Ａ、３Ａ、４Ａは、メイ
ンＣＰＵＩ、各サブＣＰＵ２，３．４のプログラムのバ
グやノイズおよび部品の故障等のハードウェアに起因す
る暴走を検知するためのものであり、その簡単な一例を
第４図に示す。すなわち、ＣＰＵが正常に動作している
時には、プログラムにより一定時間間隔でパルスが出力
される。

そして、このパルスを、当該一定時間よりも長い幅のパ
ルスを出力するモノステーブルマルチバイブレータへ入
力することによって、何んらかの理由でＣＰＵのプログ
ラムが暴走した時には、ＣＰＵからパルスが出力されな
くなるため、ＷＤＴ回路からは異常信号が出力される。

第５図は、この場合のタイミングチャートを示すもので
ある。

上述のように、従来のマルチＣＰＵシステムにおいては
、メインＣＰＵＩは他のサブＣＰＵ２゜３．４の動作管
理を行なっていることから、ＷＤＴ診断機能を備えて他
のサブＣＰＵ２，３゜４の異常（プログラム暴走）を−
早く検知し、該当するサブＣＰＵをリセットする等の対
策をとる必要がある。そして、このための方法として現
状では、メインＣＰＵＩが各サブＣＰＵ２，３．４のボ
ードからの異常信号の有無を周期的に診断する方法があ
るが、この方法では診断の周期分だけ異常の検知が遅れ
ることになる。一方、各サブＣＰＵ２，３．４のボード
からの異常信号を、メインＣＰＵＩに直接伝える方法も
ある。しかしこの方法では、システムバス７が標準バス
の場合には、そのための信号ラインが無いことから、外
部に専用の信号ラインを増設する必要があり、またシス
テムバス７が非標準バスの場合にも、サブＣＰＵの数だ
けシステムバス７の信号ラインを増設する必要があり、
いずれの場合もシステムの構築上余り効率的ではない。

（発明が解決しようとする課題）以上のように、従来のマルチＣＰＵシステムでは、サブ
ＣＰＵの異常を−早く検知できなかったり、またシステ
ムバスの信号ラインを増設しなければならずシステムの
構築上効率的でないという問題があった。

本発明の目的は、システムバスに余計な信号ラインを増
設することなく、サブＣＰＵの異常を−早く検知するこ
とが可能な効率的で信頼性の高いマルチＣＰＵシステム
を提供することにある。

［発明の構成］（課題を解決するだめの手段）上記の目的を達成するために本発明では、少なくともボ
ード化された複数のＣＰＵがシステムバスを介して互い
に接続されて成り、各ＣＰＵのうち、メインとなるＣＰ
Ｕによってそれ以外のサブとなるＣＰｔＪの動作を管理
することにより、各種の制御を行なうようにしたマルチ
ＣＰＵシステムにおいて、メインＣＰＵおよびサブＣＰＵに、自己のプログラム暴
走診断用の信号を出力する機能をそれぞれ持たせると共
に、メインＣＰＵから直接入力されるプログラム暴走診
断用信号を基に、プログラムの暴走を検知すると異常信
号を出力するメインＣＰＵプログラム暴走診断手段と、
サブＣＰＵからシステムバスを介して入力されるプログ
ラム暴走診断用信号を基に、プログラムの暴走を検知す
ると異常信号を出力するサブＣＰＵプログラム暴走診断
手段と、メインＣＰＵプログラム暴走診断手段から異常
信号が入力されるとメインＣＰＵをリセットするための
リセット信号を出力するリセット手段と、サブＣＰＵプ
ログラム暴走診断手段から異常信号が入力されると該当
するサブＣＰＵをリセットするための割込み信号をメイ
ンＣＰＵに出力する割込手段とを、メインＣＰＵのボー
ド上に備えるようにしている。

（作用）従って、本発明のマルチＣＰＵシステムにおいては、サ
ブＣＰＵからのプログラム暴走診断用信号は、システム
バスを通してサブＣＰＵプログラム暴走診断手段に入力
される。そして、サブＣＰＵにプログラム暴走が発生し
た時には、サブＣＰＵプログラム暴走診断手段から異常
信号が出力され、これにより割込手段からは該当するサ
ブＣＰＵをリセットするだめの割込み信号がメインＣＰ
Ｕに出力され、メインＣＰＵはこの割込み信号を割込み
ラインへ入力することによって、該当するサブＣＰＵが
即座にリセットされることになる。

（実施例）以下、本発明の一実施例について図面を参照して説明す
る。

第１図は、本発明によるマルチＣＰＵシステムの構成例
を示すブロック図であり、第３図と同一要素には同一符
号を付してその説明を省略し、ここでは異なる部分につ
いてのみ述べる。すなわち第１図は、第３図における各
サブＣＰＵ２，３゜４のＷＤＴ診断回路２Ａ、３Ａ、４
Ａを、メインＣＰＵＩのＷＤＴ診断回路ＩＡと共に、メ
インＣＰＵＩのボード上に設けるようにしたものである
。

第２図は、第１図におけるメインＣＰＵボードの詳細を
示すブロック図であり、第１図と同一要素には同一符号
を付して示している。すなわち第２図の如く、メインＣ
Ｐ　ＵＷＤ　Ｔ診断回路ＩＡと、サブＣＰ　ＵＷＤ　Ｔ
診断回路２Ａ、３Ａ、４Ａと、リセット回路１１と、割
込コントローラ１２と、メインＣＰＵ本体１３と、シス
テムバスインタフェース１４とから構成している。

ここで、メインＣＰ　ＵＷＤ　Ｔ診断回路ＩＡは第４図
に示す構成を有し、メインＣＰＵ本体１３から直接入力
されるプログラム暴走診断用のパルス信号を基に、プロ
グラムの暴走を検知すると異常信号を出力するものであ
る。各サブＣＰＵＷＤＴ診断回路２Ａ、３Ａ、４Ａも同
様に第４図に示す構成をそれぞれ有し、サブＣＰＵ２，
３．４からシステムバス７、システムバスインタフェー
ス１４を介して入力されるプログラム暴走診断用のパル
ス信号を基に、プログラムの暴走を検知すると異常信号
を出力するものである。また、リセット回路１１は、メ
インＣＰ　ＵＷＤ　Ｔ診断回路ＩＡから異常信号が入力
されると、メインＣＰＵをリセットするためのリセット
信号を出力するもので−ある。さらに、割込コントロー
ラ１２は、サブＣＰ　ＵＷＤ　Ｔ診断回路２Ａ、３Ａ、
４Ａから異常信号が入力されると、該当するサブＣＰＵ
をリセットするための割込み信号をメインＣＰＵ本体１
３に出力するものである。

次に、以上の如く構成したマルチＣＰＵシステムの作用
について説明する。

第１図において、サブＣＰＵ２，３．４からのプログラ
ム暴走診断用のパルス信号は、システムバス７を通して
メインＣＰＵＩをアクセスすることで、システムバスイ
ンタフェース１４によってパルス信号が作られ、サブＣ
ＰＵＷＤＴ診断回路２Ａ、３Ａ、４Ａにそれぞれ入力さ
れる。そして、いずれかのサブＣＰＵ、例えばサブＣＰ
Ｕ２にプログラム暴走が発生した時には、サブＣＰ　Ｕ
ＷＤ　Ｔ診断回路’２　Ａから異常信号か割込みコント
ローラ１２に入力される。これにより、割込コントロー
ラ１２からはその旨の割込み信号がメインＣＰＵ本体１
３に入力され、メインＣＰＵ本体１３はこの割込み信号
を割込みラインへ入力することによって、該当するサブ
ＣＰＵ２が即座にリセットされることになる。また、サ
ブＣＰＵ３または４にプログラム暴走が発生した時にも
、上述と同様にしてサブＣＰＵ３または４が即座にリセ
ットされる。

上述したように、本実施例のマルチＣＰＵシス−１〇　
　− テムでは、サブＣＰＵ２，３．４は、自己のプログラム
暴走診断用のパルス信号を、システムバス７を通してメ
インＣＰＵＩをアクセスすることで入力できるため、従
来のようにシステムバス７に専用の信号ラインを増設し
たり、あるいはサブＣＰＵの数だけ信号ラインを増設す
る必要が無くなる。これにより、極めて効率良くシステ
ム全体を構築することが可能となる。また、各サブＣＰ
Ｕ２，３．４のＷＤＴ診断回路２Ａ、３Ｂ。

４ＡをメインＣＰＵＩのボード上に設けているため、サ
ブＣＰＵ２，３．４のいずれかにプログラム暴走の異常
が発生した時には、これを−早くメインＣＰＵＩに伝え
、異常に対して即座に対応することが可能となる。

尚、上記実施例では各ＣＰＵＩ〜４のＷＤＴ診断回路Ｉ
Ａ〜４Ａを第４図のような構成によって実現したが、こ
れ以外の構成によって実現してもよいことは言うまでも
ない。

［発明の効果］以上説明したように本発明によれば、システムバスに余
計な信号ラインを増設することなく、サブＣＰＵの異常
を−早く検知することが可能な効率的で極めて信頼性の
高いマルチＣＰＵシステムが提供できる。

【図面の簡単な説明】

第１図は本発明によるマルチＣＰＵシステムの一実施例
を示すブロック図、第２図は同実施例におけるメインＣ
ＰＵボードの詳細を示すブロック図、第３図は従来のマ
ルチＣＰＵシステムの一例を示すブロック図、第４図は
ＷＤＴ診断回路の一例を示す構成図、第５図は第４図に
おけるＷＤＴ診断動作のタイムチャート図である。１・・・メインＣＰＵ１１Ａ・・・メインＣＰＵＷＤＴ
暴走診断回路、２，３．４・・・サブＣＰＵ。２Ａ、３Ａ、４Ａ・・・サブＣＰ　ＵＷＤ　Ｔ診１析回
路、５・・コモンメモリ、６・・・Ｉｌｏ、７・・・シ
ステムバス、１１・・・リセット回路、１２・・・割込
コントローラ、１３・・・メインＣＰＵ本体、１４・・
・システムバスインタフェース。出願人代理人　弁理士　鈴江武彦、、ｚ　ｔ−＜１ｈ−４’、、　Ｋ

Claims

【特許請求の範囲】　少なくともボード化された複数のＣＰＵがシステムバ
スを介して互いに接続されて成り、前記各ＣＰＵのうち
、メインとなるＣＰＵによってそれ以外のサブとなるＣ
ＰＵの動作を管理することにより、各種の制御を行なう
ようにしたマルチＣＰＵシステムにおいて、前記メイン
ＣＰＵおよびサブＣＰＵに、自己のプログラム暴走診断
用の信号を出力する機能をそれぞれ持たせると共に、前記メインＣＰＵから直接入力されるプログラム暴走診
断用信号を基に、プログラムの暴走を検知すると異常信
号を出力するメインＣＰＵプログラム暴走診断手段と、
前記サブＣＰＵから前記システムバスを介して入力され
るプログラム暴走診断用信号を基に、プログラムの暴走
を検知すると異常信号を出力するサブＣＰＵプログラム
暴走診断手段と、前記メインＣＰＵプログラム暴走診断
手段から異常信号が入力されると前記メインＣＰＵをリ
セットするためのリセット信号を出力するリセット手段
と、前記サブＣＰＵプログラム暴走診断手段から異常信
号が入力されると該当するサブＣＰＵをリセットするた
めの割込み信号を前記メインＣＰＵに出力する割込手段
とを、前記メインＣＰＵのボード上に備えたことを特徴
とするマルチＣＰＵシステム。