TWI460726B - Semiconductor integrated circuit and manufacturing method thereof - Google Patents

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Description

半導體積體電路及其製造方法
本發明關於半導體積體電路及其製造方法，特別關於可實現高製造良品率之同時，可補償CMOS．SRAM之MOS電晶體之臨限值電壓之變動的有用之技術。
半導體裝置之微細化引起之短通道效應，伴隨著MOS電晶體之臨限值電壓之下降，次臨限漏電流(sub－threshold leak current)之增加變為更加顯著。MOS電晶體之臨限值電壓以下之特性為次臨限特性。MOS矽表面為弱反轉狀態之漏電流稱為次臨限漏電流。減低此種漏電流的方法習知者有基板偏壓技術。對形成有MOS電晶體之半導體基板(CMOS之情況下稱為阱)施加特定之基板偏壓，可以減低次臨限漏電流。
於下述非專利文獻1記載：於主動模態與待機模態切換基板偏壓。於主動模態，對CMOS之NMOS之P阱施加的NMOS基板偏壓Vbn，係被設定為施加於NMOS之N型源極的接地電壓Vss(0伏特(V))。又，對CMOS之PMOS之N阱施加的PMOS基板偏壓Vbp，係被設定為施加於PMOS之P型源極的電源電壓Vdd(1.8伏特(V))。於減低次臨限漏電流的待機模態，相對於CMOS之NMOS之N型源極上被施加的接地電壓Vss(0伏特(V))，施加於P阱的NMOS基板偏壓Vbn，係被設定為逆 偏壓之負電壓(－1.5V)。又，相對於CMOS之PMOS之P型源極上被施加的電源電壓Vdd(1.8V)，施加於N阱的PMOS基板偏壓Vbp，係被設定為逆偏壓之正電壓(3.3V)。
又，於SRAM(靜態隨機存取記憶體)，強烈要求高速化及低消費電力化。欲減低SRAM之消費電力時，降低電源電壓乃最單純、有效之方法。但是，低電源電壓下電晶體之動作必要之動作餘裕度會降低，動作成為不穩定。
於下述專利文獻1揭示：針對構成SRAM格的電晶體之基板偏壓，藉由寫入/讀出之動作加以控制，達成寫入時之高速化及讀出時之低消費電力化的技術。於下述專利文獻2揭示：和上述專利文獻1同樣，對應於寫入/讀出及記憶保持之各動作加以控制基板偏壓，於各個動作設為最適當之基板偏壓，而提升各動作之性能的技術。於下述專利文獻3揭示：待機時藉由控制SRAM記憶格的基板偏壓，而減低漏電流的技術。
非專利文獻1：Hiroyuki Mizuno et al,“A 18uA－Standby－Current 1.8V 200MHz Microprocessor width Self Substrate－Biased Data－Retention Mode”,1999 IEEE International Solid－State Circuits Conference Digest of TECHNICAL PAPPERS,pp.280－281,468.
專利文獻1：特開平11－39879號公報專利文獻2：特開2004－349530號公報專利文獻3：特開2003－132683號公報
上述非專利文獻1揭示之習知基板偏壓技術，係藉由半導體裝置之微細化所導致MOS電晶體之臨限值電壓降低，來減低待機模態之次臨限漏電流者。但是，隨著半導體裝置之更微細化，MOS電晶體之臨限值電壓於晶片間之誤差(變動)成為顯著。亦即，MOS電晶體之臨限值電壓過低時，半導體積體電路進行數位輸入信號或類比數輸入信號之信號處理的主動模態之動作消費電力會顯著增加。反之，MOS電晶體之臨限值電壓過高時，半導體積體電路進行數位輸入信號或類比數輸入信號之信號處理的主動模態之動作速度會顯著降低。結果，MOSLSI之製造時MOS電晶體之臨限值電壓之製程餘裕度(process window)變為極窄，MOSLSI之製造良品率顯著降低。
另外，本發明之前，本發明人從事內藏有SRAM的系統LSI之開發。欲減低SRAM記憶格之消費電力時，SRAM記憶格係由CMOS構成。亦即，於記憶格，驅動MOS係以降壓NMOS構成，負荷MOS係以升壓PMOS構成，記憶格之資訊記憶節點與資料線間之傳送MOS係由較PMOS更容易獲得高電導之NMOS構成。
另外，本發明之前，本發明人碰到以下問題：亦即CMOS構成之SRAM之製程誤差導致傳送NMOS之臨限值電壓過低時，來自SRAM記憶格之正常讀出變為不可能， 負荷PMOS之臨限值電壓之絕對值過低時，對SRAM記憶格之正常寫入變為不可能的問題。反之，CMOS構成的SRAM之NMOS或PMOS之臨限值電壓過高時，SRAM之低電源電壓動作變為不可能。結果，SRAM製造時，CMOS之NMOS或PMOS之臨限值電壓製程視窗變為極窄，CMOS．SRAM之製造良品率顯著降低。
又，於LSI(大型積體電路)，為達成低消費電力化，或為達成LSI中之電晶體之微細化，有降低LSI之電源電壓的傾向。例如於90nm之製程中，以電源電壓1.2V動作之LSI被製造。但是，電源電壓降低時，SRAM之寫入、讀出動作時之動作穩定性變差，動作變困難。構成記憶格之各電晶體之驅動能力、亦即電流降低時，寫入/讀出之穩定性極動作速度之各性能會降低。於上述專利文獻1及專利文獻2，藉由控制構成記憶格之電晶體之基板偏壓，適當設定記憶格內之電晶體之驅動能力，而提升記憶格之寫入、讀出動作時之動作穩定性。但是，上述專利文獻1及專利文獻2記載之技術，需要變更基板偏壓。另外，現在之SRAM之寫入、讀出之存取動作要求，低速SRAM約於10ns完了，高速SRAM約於1ns完了，但是此種高速存取動作被要求之情況下，採用上述專利文獻1及專利文獻2記載之基板偏壓之變更技術乃困難之狀況。其理由為，具有大的寄生電阻或大的寄生容量的基板偏壓欲於短時間內變化為所要值乃極為困難之事情。另外，反之，基板偏壓之變化完了後存取動作開始時，現在之 SRAM成為無法容許之存取速度。而且現在之SRAM記憶格之佈局中，全部記憶格之基板節點由1個阱構成，全為共通之電連接。另外，分割該基板節點的絕緣區域成為大的晶片佔有面積，導致LSI晶片面積增大之問題。另外，具有大寄生容量的基板節點的基板偏壓之變化，伴隨著大容量充放電之大電力消費問題。
上述專利文獻3藉由控制SRAM記憶格之電晶體之基板偏壓，使電晶體之臨限值電壓Vth上升，而實現非動作時之消費電力之降低。但是，經由本發明之前之本發明人檢討發現，90nm製程以下之微細化製程極難適用上述專利文獻3之技術。亦即，90nm製程以下之微細化製程中，臨限值電壓Vth更降低時，各電晶體之臨限值電壓Vth之誤差變大。因此，SRAM全體漏電流變大，不僅待機時，就連寫入或讀出之電路動作時，漏電流增大引起之消費電力變大問題更為明顯。
因此，本發明目的在於可達成高的製造良品率之同時，可補償CMOS．SRAM之MOS電晶體之臨限值電壓之變動。
本發明上述及其他目的以及特徵可由本說明書之記載及圖面加以理解。
簡單說明本發明之代表性概要如下。
亦即，本發明之代表性半導體積體電路，係於CMOS ．SRAM採用主動基板偏壓技術。於主動基板偏壓技術中，於半導體積體電路之SRAM之資訊保持動作、寫入動作與讀出動作之其中任一主動模態中，使基板偏壓被施加於MOS電晶體之基板。於該主動基板偏壓技術中，首先，MOS電晶體之臨限值電壓被測定。臨限值電壓之變動大時，調整基板偏壓之位準，而將該變動控制成為特定誤差範圍內。相對於MOS電晶體之源極被施加的動作電壓，於MOS電晶體之基板(阱)，係被施加逆偏壓或極淺順偏壓的基板偏壓。如此則，藉由採用主動基板偏壓技術，可達成高製造良品率之同時，可補償CMOS．SRAM之MOS電晶體之臨限值電壓之變動。
首先，說明本發明之代表性實施形態之概要如下。代表性實施形態之概要說明中，附加符號被參照之圖面參照符號，僅表示含於該構成要素者之一例而已。
(1)本發明之代表性實施形態之半導體積體電路Chip，係於晶片內部包含有CMOS內藏SRAM。上述CMOS內藏SRAM之記憶格，係包含有：一對驅動NMOSQn1、Qn2，一對負荷PMOSQp1、Qp2，及一對傳送NMOSQn3、Qn4。上述半導體積體電路係包含有內藏SRAM用控制開關Cnt_SW，其於至少資訊保持動作、寫入動作與讀出動作之其中任一主動模態中，對上述CMOS內藏SRAM之多數PMOSQp1、Qp2之N阱與多數 NMOSQn1、Qn2、Qn3、Qn4之P阱，分別供給PMOS基板偏壓Vbp與NMOS基板偏壓Vbn。上述半導體積體電路另外包含有內藏SRAM用控制記憶體Cnt_MM1、MM2，其儲存內藏SRAM用控制資訊Cnt_Sg1、Sg2，用於表示：是否由上述內藏SRAM用控制開關對上述CMOS內藏SRAM之上述多數PMOS之上述N阱與上述多數NMOS之上述P阱，分別供給上述PMOS基板偏壓與上述NMOS基板偏壓(參照圖1)。
因此，依上述實施形態，上述CMOS內藏SRAM之上述PMOS與上述NMOS之臨限值電壓為過低之值時，將上述控制記憶體內儲存之上述控制資訊設為低臨限值狀態。如此則，由經由上述控制記憶體內儲存之上述控制資訊加以控制的上述控制開關，使相對於源極動作電壓呈現逆偏壓的上述PMOS基板偏壓與上述NMOS基板偏壓，分別被供給至上述CMOS內藏SRAM之上述PMOS之上述N阱與上述NMOS之上述P阱。結果，可使上述CMOS內藏SRAM之上述PMOS與上述NMOS之臨限值電壓，由過低之值增加為適當之值。
上述CMOS內藏SRAM之上述PMOS與上述NMOS之臨限值電壓為適當之值時，將上述控制記憶體內儲存之上述控制資訊設為適當臨限值狀態。如此則，由經由上述控制記憶體內儲存之上述控制資訊加以控制的上述控制開關，使和源極動作電壓呈現大略同一電壓位準的上述PMOS基板偏壓與上述NMOS基板偏壓，分別被供給至上 述CMOS內藏SRAM之上述PMOS之上述N阱與上述NMOS之上述P阱。結果，可使上述CMOS內藏SRAM之上述PMOS與上述NMOS之臨限值電壓，維持於適當值，主動模態之動作消費電力亦可維持於適當值。
上述CMOS內藏SRAM之上述PMOS與上述NMOS之臨限值電壓為過高之值時，將上述控制記憶體內儲存之上述控制資訊設為高臨限值狀態。如此則，由經由上述控制記憶體內儲存之上述控制資訊加以控制的上述控制開關，使相對於源極動作電壓呈現順偏壓的上述PMOS基板偏壓與上述NMOS基板偏壓，分別被供給至上述CMOS內藏SRAM之上述PMOS之上述N阱與上述NMOS之上述P阱。結果，可使上述CMOS內藏SRAM之上述PMOS與上述NMOS之臨限值電壓，由過高之值降低為適當之值，可提升主動模態之動作速度。
如此則，依據本發明，可達成高製造良品率之同時，可補償CMOS．SRAM之MOS電晶體之臨限值電壓之變動。
較佳實施形態之半導體積體電路中，上述控制記憶體為非揮發性記憶體。上述CMOS內藏SRAM之上述PMOS與上述NMOS之其中至少一方之臨限值電壓為低或高的辨識資訊，係可以儲存於上述控制記憶體之上述非揮發性記憶體(參照圖6)。
依據上述較佳實施形態，上述CMOS內藏SRAM之上述PMOS與上述NMOS之其中至少一方之臨限值電壓為 低或高的辨識僅需進行1次，如此即可補償上述CMOS內藏SRAM之上述PMOS與上述NMOS之臨限值電壓之變動。
更佳實施形態之半導體積體電路中，於上述CMOS內藏SRAM之上述PMOS之源極，被供給第1動作電壓Vdd，於上述驅動NMOS之源極被供給第2動作電壓Vss。上述半導體積體電路包含有：第1電壓產生部CP_P，用於產生較上述第1動作電壓高位準的上述PMOS基板偏壓；及第2電壓產生部CP_N，用於產生較上述第2動作電壓低位準的上述NMOS基板偏壓(參照圖13)。
依據上述更佳實施形態，可以減少的動作電壓端子產生上述PMOS基板偏壓與上述NMOS基板偏壓。
具體之一實施形態之半導體積體電路中，於上述CMOS內藏SRAM之上述PMOS之源極被供給第1動作電壓，於上述驅動NMOS之源極被供給第2動作電壓。相對於上述CMOS內藏SRAM之上述PMOS之上述源極被供給的上述第1動作電壓，被供給至上述N阱的上述PMOS基板偏壓係被設為逆偏壓。相對於上述CMOS內藏SRAM之上述NMOS之上述源極被供給的上述第2動作電壓，被供給至上述P阱的上述NMOS基板偏壓係被設為逆偏壓。設為較上述第1動作電壓高位準的上述PMOS基板偏壓，係被供給至上述N阱，據以使具有上述N阱的上述PMOS被控制為高臨限值電壓、低漏電流狀態。設為較上述第2動作電壓低位準的上述NMOS基板偏壓，係被供給 至上述P阱，據以使具有上述P阱的上述NMOS被控制為高臨限值電壓、低漏電流狀態(參照圖5)。
另一具體之一實施形態之半導體積體電路中，於上述CMOS內藏SRAM之上述PMOS之源極被供給第1動作電壓，於上述驅動NMOS之源極被供給第2動作電壓。相對於上述CMOS內藏SRAM之上述PMOS之上述源極被供給的上述第1動作電壓，被供給至上述N阱的上述PMOS基板偏壓係被設為順偏壓。相對於上述CMOS內藏SRAM之上述NMOS之上述源極被供給的上述第2動作電壓，被供給至上述P阱的上述NMOS基板偏壓係被設為順偏壓。設為較上述第1動作電壓低位準的上述PMOS基板偏壓，係被供給至上述N阱，據以使具有上述N阱的上述PMOS被控制為低臨限值電壓、高漏電流狀態。設為較上述第2動作電壓高位準的上述NMOS基板偏壓，係被供給至上述P阱，據以使具有上述P阱的上述NMOS被控制為低臨限值電壓、高漏電流狀態(參照圖17、18)。
另一具體之一實施形態之半導體積體電路中，上述控制開關包含：第1控制開關P_Cnt，用於對上述CMOS內藏SRAM之上述PMOS之上述N阱供給上述PMOS基板偏壓；及第2控制開關N_Cnt，用於對上述CMOS內藏SRAM之上述NMOS之上述P阱供給上述NMOS基板偏壓。上述控制記憶體包含：第1控制記憶體Cnt_MM1，及第2控制記憶體Cnt_MM2。上述第1控制記憶體係儲存第1控制資訊Cnt_Sg1，用於表示：至少於上述主 動模態之間，是否由上述第1控制開關對上述CMOS內藏SRAM之上述PMOS之上述N阱，供給上述PMOS基板偏壓。上述第2控制記憶體係儲存第2控制資訊Cnt_Sg2，用於表示：至少於上述主動模態之間，是否由上述第2控制開關對上述CMOS內藏SRAM之上述NMOS之上述P阱，供給上述NMOS基板偏壓(參照圖1)。
依上述另一具體之一實施形態，可針對上述CMOS內藏SRAM之上述PMOS與上述NMOS之雙方的MOS電晶體之臨限值電壓之獨立之變動，進行獨立之補償(參照圖2)。
再另一具體之一實施形態之半導體積體電路中，於晶片內部包含：第1感測電路Idd_Sense，用於感測上述CMOS內藏SRAM之上述PMOS的漏電流特性；及第2感測電路Iss_Sense，用於感測上述CMOS內藏SRAM之上述NMOS的漏電流特性；及控制單元Cont。上述控制單元，在測定之上述PMOS與上述NMOS的漏電流和過去值比較而變化為特定之容許範圍以上時，係將新的控制資訊儲存於上述控制記憶體(參照圖21)。
依上述再另一具體之一實施形態，LSI之長時間之過度應力引起之隨時間變化等，所導致之上述CMOS內藏SRAM之上述PMOS與上述NMOS之臨限值電壓之變動，可被補償。
另一具體之一實施形態之半導體積體電路中，上述CMOS內藏SRAM之上述多數PMOS，係SOI構造的 PMOS。上述CMOS內藏SRAM之上述多數NMOS，係SOI構造的NMOS。上述多數PMOS之源極與汲極、及上述多數NMOS之源極與汲極，係被形成於上述SOI構造之絕緣膜之上的矽中。上述多數PMOS之上述N阱N＿Well及上述多數NMOS之上述P阱P_Well，係被形成於上述SOI構造之上述絕緣膜之下的矽基板P_Sub中(參照圖22)。
依上述另一具體之一實施形態，可降低汲極與阱之間的容量，可提供高速、低消費電力之SRAM。
(2)另一觀點之半導體積體電路，係於晶片內部含有內藏SRAM。上述內藏SRAM之記憶格，係含有：一對驅動MOSQn1、Qn2，一對負荷元件Qp1、Qp2，及一對傳送MOSQn3、Qn4。上述半導體積體電路包含有控制開關Cnt_SW，其對上述內藏SRAM之多數MOSQn1、Qn2、Qn3、Qn4之阱供給MOS基板偏壓Vbn。上述半導體積體電路另外包含有控制記憶體Cnt_MM1、MM2，其儲存控制資訊Cnt_Sg1、Sg2，用於表示：至少於資訊保持動作、寫入動作與讀出動作之其中任一主動模態中，是否由上述控制開關對上述內藏SRAM之上述多數MOS之上述阱供給上述MOS基板偏壓(參照圖1)。
依據上述實施形態，可達成高製造良品率之同時，可補償SRAM之MOS電晶體之臨限值電壓之變動。
較佳實施形態之半導體積體電路中，上述控制記憶體為非揮發性記憶體。上述內藏SRAM之上述MOS之臨限 值電壓為低或高的辨識資訊，係可以儲存於上述控制記憶體之上述非揮發性記憶體(參照圖6)。
更佳實施形態之半導體積體電路中，於上述內藏SRAM之上述MOS之源極被供給動作電壓。上述半導體積體電路包含：電壓產生部，用於產生較上述動作電壓高位準的上述MOS基板偏壓。
依據上述更佳實施形態，可以減少的動作電壓端子產生上述MOS基板偏壓。
具體之一實施形態之半導體積體電路中，於上述內藏SRAM之上述MOS之源極被供給動作電壓。相對於上述內藏SRAM之上述MOS之上述源極被供給的上述動作電壓，被供給至上述阱的上述MOS基板偏壓係被設為逆偏壓。設為較上述動作電壓高位準的上述MOS基板偏壓，係被供給至上述阱，據以使具有上述阱的上述MOS被控制為高臨限值電壓、低漏電流狀態(參照圖5)。
另一具體之一實施形態之半導體積體電路中，於上述內藏SRAM之上述MOS之源極被供給動作電壓。相對於上述MOS電路之上述MOS之上述源極被供給的上述動作電壓，被供給至上述阱的上述MOS基板偏壓係被設為順偏壓。設為較上述動作電壓低位準的上述PMOS基板偏壓，係被供給至上述阱，據以使具有上述阱的上述MOS被控制為低臨限值電壓、高漏電流狀態(參照圖17、18)。
另一具體之一實施形態之半導體積體電路中，於晶片 內部包含：感測電路，用於感測上述內藏SRAM之上述MOS的漏電流特性；及控制單元。上述控制單元，在測定之上述MOS的漏電流比較過去值變化為特定之容許範圍以上時，係將新的控制資訊儲存於上述控制記憶體(參照圖21)。
依上述另一具體之一實施形態，LSI之長時間之過度應力引起之隨時間變化等，所導致之內藏SRAM之MOS之臨限值電壓之變動可被補償。
另一具體之一實施形態之半導體積體電路中，上述內藏SRAM之上述多數MOS，係SOI構造的MOS。上述多數MOS之源極與汲極，係形成於上述SOI構造之絕緣膜之上之矽。上述多數MOS之上述阱P_Well，係形成於上述SOI構造之上述絕緣膜之下的矽基板P_Sub中(參照圖22)。
依上述另一具體之一實施形態，可降低汲極與阱之間的容量，可提供高速、低消費電力之SRAM。
(3)本發明另一實施形態之半導體積體電路之製造方法，係包含準備晶圓之步驟(圖23之步驟91)者，該晶圓為包含：含有CMOS內藏SRAM(SRAM Cells)、控制開關Cnt_SW、及控制記憶體Cnt_MM的半導體積體電路之晶片Chip者。於上述CMOS內藏SRAM之至少資訊保持動作、寫入動作與讀出動作之其中任一主動模態中，上述控制開關，係對上述CMOS內藏SRAM之PMOS(Qp1)之N阱(N_We11)與NMOS(Qn1)之P阱(P_ Well)，分別供給PMOS基板偏壓(Vbp)與NMOS基板偏壓(Vbn)。上述控制記憶體，係非揮發性記憶體，係將控制資訊Cnt_Sg1、Sg2以非揮發性儲存者，該控制資訊Cnt_Sg1、Sg2用於表示：至少於上述主動模態之間，是否由上述控制開關對上述CMOS內藏SRAM之上述PMOS之上述N阱與上述NMOS之上述P阱，分別供給上述PMOS基板偏壓與上述NMOS基板偏壓。
上述製造方法包含：測定步驟(圖23之步驟92、93)，用於測定上述CMOS內藏SRAM之上述PMOS與上述NMOS之至少其中一方之臨限值電壓。
上述製造方法包含：判斷步驟(圖23之步驟94、96)，用於判斷上述測定之上述臨限值電壓是否低於目標。
上述製造方法包含：儲存步驟(圖23之步驟94、96)，以上述判斷結果作為上述控制資訊而以非揮發性儲存於上述控制記憶體。
較佳實施形態之半導體積體電路之製造方法，係包含：測定步驟(圖23之步驟92)，用於測定上述CMOS內藏SRAM之上述PMOS之臨限值電壓。
上述製造方法包含：測定步驟(圖23之步驟93)，用於測定上述CMOS內藏SRAM之上述NMOS之臨限值電壓。
上述製造方法包含：判斷步驟(圖23之步驟94)，用於判斷上述測定之上述PMOS之上述臨限值電壓是否低於目標。
上述製造方法包含：判斷步驟(圖23之步驟96)，用於判斷上述測定之上述NMOS之上述臨限值電壓是否低於目標。
上述製造方法包含：儲存步驟(圖23之步驟95)，以上述PMOS之上述判斷結果作為上述控制資訊而以非揮發性儲存於上述控制記憶體。
上述製造方法包含：儲存步驟(圖23之步驟97)，以上述PMOS之上述判斷結果作為上述控制資訊而以非揮發性儲存於上述控制記憶體。
(實施形態之說明)
以下更詳細說明實施形態。
(半導體積體電路之構成)
圖1為本發明之一實施形態之半導體積體電路之電路圖。如圖1所示，半導體積體電路之晶片Chip，係包含SRAM(靜態隨機存取記憶體)。以n行及m列配置成為矩陣狀的多數格Cell00~Cellnm之各個，係1位元之SRAM記憶格。又，半導體積體電路之晶片Chip，係包含：補償SRAM之特性變動(誤差)用的控制記憶體Cnt_MM1、MM2；及控制開關Cnt_SW。控制開關Cnt_SW係包含：PMOS控制部P_Cnt與NMOS控制部N_Cnt。
(SRAM記憶格之構成)
例如1位元之SRAM記憶格Cell00，係包含：源極連接於電源電壓Vdd的PMOS之Qp1、Qp2；源極連接於接地電壓Vss的NMOS之Qn1、Qn2；及閘極連接於字元線WL0的NMOS之Qn3、Qn4。PMOS之Qp1、Qp2係作為一對負荷電晶體動作，NMOS之Qn1、Qn2係作為一對驅動電晶體動作，NMOS之Qn3、Qn4係作為一對傳送電晶體動作。負荷PMOS之Qp1之汲極與驅動NMOS之Qn1之汲極，係被連接於一方之記憶保持節點N1，負荷PMOS之Qp2之汲極與驅動NMOS之Qn2之汲極，係被連接於另一方之記憶保持節點N2。負荷PMOS之Qp1之閘極與驅動NMOS之Qn1之閘極，係被連接於另一方之記憶保持節點N2，負荷PMOS之Qp2之閘極與驅動NMOS之Qn2之閘極，係被連接於一方之記憶保持節點N1。結果，藉由字元線WL0為非選擇位準的低位準，而於一對傳送MOS電晶體Qn3、Qn4為OFF(非導通)期間的資訊保持模態，可使一對之記憶保持節點N1、N2之記憶資訊被保持。
於資訊寫入模態，藉由字元線WL0被驅動為選擇位準的高位準，而使一對傳送MOS電晶體Qn3、Qn4成為ON(導通)狀態。一對資料線DL0、/DL0之資訊，可藉由一對傳送MOS電晶體Qn3、Qn4被寫入一對記憶保持節點N1、N2。
於資訊讀出模態，藉由字元線WL0被驅動為選擇位準的高位準，而使一對傳送MOS電晶體Qn3、Qn4成為 ON(導通)狀態。保持於一對記憶保持節點N1、N2的一對保持資料，可藉由一對傳送MOS電晶體Qn3、Qn4被讀出至一對資料線DL0、/DL0。
(SRAM記憶格之動作界限)
圖2為和SRAM記憶格之NMOS之臨限值電壓Vth(N)與PMOS之臨限值電壓之絕對值| Vth(P)|間的誤差相關的，SRAM記憶格之電氣特性圖。圖中，橫軸表示NMOS之臨限值電壓Vth(N)，縱軸表示PMOS之臨限值電壓之絕對值| Vth(P)|。圖中亦表示SRAM記憶格之讀出動作之界限線Lim_Rd與寫入動作之界限線Lim_Wr。圖中，區域Re1、Re2、Re3、Re4構成之菱形，係表示SRAM記憶格之NMOS之臨限值電壓Vth(N)與PMOS之臨限值電壓之絕對值| Vth(P)|間的誤差之分布。
(讀出動作之界限)
SRAM記憶格之臨限值電壓分布位於圖2之讀出動作之界限線Lim_Rd之下的位置時，來自SRAM記憶格之正常讀出為可能，SRAM記憶格之臨限值電壓分布位於圖2之讀出動作之界限線Lim_Rd之上的位置時，來自SRAM記憶格之正常讀出成為不可能。SRAM記憶格之臨限值電壓分布位於圖2之讀出動作之界限線Lim_Rd之上，係如區域Re2或區域Re4所示，對應於NMOS之臨 限值電壓Vth(N)過低之狀態。又，區域Re4亦成為PMOS之臨限值電壓之絕對值| Vth(P)|過低之狀態。區域Re2為PMOS之臨限值電壓之絕對值| Vth(P)|成為適當值之狀態。如區域Re2或區域Re4所示，NMOS之臨限值電壓Vth(N)過低時，於SRAM記憶格之讀出動作，會產生一對記憶保持節點N1、N2之一方低位準之記憶資訊的破壞。此乃因為，NMOS之臨限值電壓Vth(N)之降低，導致一對傳送MOS電晶體Qn3、Qn4之電流過大而引起者。亦即，來自資料線DL0、/DL0之電流介由傳送MOS電晶體而流入低位準之記憶保持節點，因而產生低位準之記憶資訊之破壞。因此，於圖2之區域Re2或區域Re4，位於讀出動作之界限線Lim_Rd之上的MOSLSI之晶片，在本發明之前係作為不良品被丟棄。
(寫入動作之界限)
SRAM記憶格之臨限值電壓分布位於圖2之寫入動作之界限線Lim_Wr之上的位置時，來自SRAM記憶格之正常寫入為可能，SRAM記憶格之臨限值電壓分布位於圖2之寫入動作之界限線Lim_Wr之下的位置時，來自SRAM記憶格之正常寫入成為不可能。SRAM記憶格之臨限值電壓分布位於圖2之寫入動作之界限線Lim_Wr之下，係如區域Re3或區域Re4所示，對應於PMOS之臨限值電壓之絕對值| Vth(P)|過低之狀態。又，區域Re4亦成為NMOS之臨限值電壓Vth(N)過低之狀態。 區域Re3為NMOS之臨限值電壓Vth(N)成為適當值之狀態。如區域Re3或區域Re4所示，PMOS之臨限值電壓之絕對值| Vth(P)|過低時，於SRAM記憶格之寫入動作，無法進行對記憶保持節點之低位準之寫入。此乃因為，PMOS之臨限值電壓之絕對值| Vth(P)|之降低，導致一對負荷PMOSQp1、Qp2之電流過大而引起者。亦即，於SRAM記憶格之寫入時，一對資料線DL0、/DL0之資訊，係介由一對傳送MOS電晶體Qn3、Qn4被傳送至一對記憶保持節點N1、N2。特別是藉由低位準側資訊之傳送，新的資訊可被寫入SRAM記憶格。但是，因為一對負荷PMOSQp1、Qp2之電流過大，而使低位準側資訊無法被傳送。因此，於圖2之區域Re3或區域Re4，位於寫入動作之界限線Lim_Wr之下的MOSLSI之晶片，在本發明之前係作為不良品被丟棄。
(控制記憶體與控制開關)
於本發明之一實施形態之半導體積體電路之晶片Chip，補償SRAM之特性誤差用的控制記憶體Cnt_MM1、MM2與控制開關Cnt_SW，係執行極為重要之補償功能。
於本發明之一實施形態，在補償SRAM之特性誤差之前，由晶圓篩選出應被補償之晶片。該應被補償之晶片，係區域Re2、Re4之中位於讀出動作之界限線Lim_Rd之上的低臨限值電壓Vth(N)之晶片，及圖2之區域Re3 、Re4之中位於寫入動作之界限線Lim_Wr之下的低臨限值電壓| Vth(P)|之晶片。
(對控制記憶體之寫入)
於晶圓篩選被篩選出之低臨限值電壓Vth(N)之晶片的控制記憶體Cnt_MM2，被寫入NMOS低臨限值電壓資訊，於晶圓篩選被篩選出之低臨限值電壓| Vth(P)|之晶片的控制記憶體Cnt_MM1，係被寫入PMOS低臨限值電壓資訊。於該低臨限值電壓資訊被寫入的MOSLSI之晶片Chip之動作開始初期，Cnt_MM1、Cnt_MM2之輸出信號Cnt_Sg1、Cnt_Sg2係例如成為L(低)位準之接地電壓Vss(GND)。
(控制開關之構成)
首先，PMOS控制部P_Cnt係由PMOS之Qpc_1、PMOS之Qpc_2、反相器Inv_p構成。於PMOS控制部P_Cnt，於PMOS之Qpc_1之源極被施加電源電壓Vdd，於PMOS之Qpc_2之源極被施加高於電源電壓Vdd的N阱偏壓Vp_1。PMOS之Qpc_1之汲極與PMOS之Qpc_2之汲極，係被連接於SRAM記憶格的負荷PMOSQp1、Qp2之N阱N_Well。
NMOS控制部N_Cnt係由NMOS之Qnc_1、NMOS之Qnc_2、反相器Inv_n構成。於NMOS控制部P_Cnt，於NMOS之Qnc_1之源極被施加接地電壓Vss，於 NMOS之Qnc_2之源極被施加低於接地電壓Vss的P阱偏壓Vn_1。NMOS之Qnc_1之汲極與NMOS之Qnc_2之汲極，係被連接於SRAM記憶格的驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之P阱P_Well。
(控制開關對基板偏壓之控制)
控制記憶體Cnt_MM1、Cnt_MM2之輸出信號Cnt_Sg1、Cnt_Sg2成為H(高)位準時，PMOS控制部P_Cnt之PMOS之Qpc_1成為ON狀態，NMOS控制部N_Cnt之NMOS之Qnc_1成為ON狀態。如此則，電源電壓Vdd作為PMOS基板偏壓Vbp被施加於SRAM記憶格的負荷PMOSQp1、Qp2之N阱N_We11，接地電壓Vss作為NMOS基板偏壓Vbn被施加於SRAM記憶格的驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之P阱P_Well。另外，於SRAM記憶格的負荷PMOSQp1、Qp2之源極與驅動NMOSQn1、Qn2之源極，分別被供給電源電壓Vdd與接地電壓Vss。因此，於SRAM記憶格的負荷PMOSQp1、Qp2之源極與N阱N_Well，被共通施加電源電壓Vdd，於SRAM記憶格的驅動NMOSQn1、Qn2之源極與P阱P_Well，被共通施加接地電壓Vss。
控制記憶體Cnt_MM1之輸出信號Cnt_Sg1由H位準變為L(低)位準時，PMOS控制部P_Cnt之PMOS之Qpc_2成為ON狀態。如此則，以高於電源電壓Vdd的N阱偏壓Vp_1作為PMOS基板偏壓Vbp被施加於SRAM 記憶格的負荷PMOSQp1、Qp2之N阱N_Well。另外，於SRAM記憶格的負荷PMOSQp1、Qp2之源極被供給電源電壓Vdd，因此，相對於被施加於SRAM記憶格的負荷PMOSQp1、Qp2之源極的電源電壓Vdd，施加於N阱N_Well的高的N阱偏壓Vp_1成為逆偏壓。結果，SRAM記憶格的負荷PMOSQp1、Qp2可由低臨限值電壓被控制為高臨限值電壓| Vth(P)|。
控制記憶體Cnt_MM2之輸出信號Cnt_Sg2由H位準變為L(低)位準時，NMOS控制部N_Cnt之NMOS之Qnc_2成為ON狀態。如此則，以低於接地電壓Vss的P阱偏壓Vn_1作為NMOS基板偏壓Vbn，而被施加於SRAM記憶格的驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之P阱P_Well。另外，於SRAM記憶格的驅動NMOSQn1、Qn2之源極被供給接地電壓Vss，因此，相對於被施加於SRAM記憶格的驅動NMOSQn1、Qn2之源極的接地電壓Vss，施加於P阱P_Well的低的P阱偏壓Vn_1成為逆偏壓。結果，SRAM記憶格的驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4可由低臨限值電壓被控制成為高臨限值電壓Vth(N)。
圖3為控制記憶體Cnt_MM1、Cnt_MM2之輸出信號Cnt_Sg1、Cnt_Sg2之位準變化引起的，SRAM記憶格之負荷PMOSQp1、Qp2之PMOS基板偏壓Vbp與驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之NMOS基板偏壓Vbn之變化圖。由圖3之左至右變化，可使SRAM記 憶格的負荷PMOSQp1、Qp2由低臨限值電壓被控制為高臨限值電壓| Vth(P)|，使SRAM記憶格的驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4由低臨限值電壓被控制成為高臨限值電壓Vth(N)。
圖4為控制記憶體Cnt_MM1、Cnt_MM2之輸出信號Cnt_Sg1、Cnt_Sg2之位準變化引起的，於圖2和讀出動作之界限線Lim_Rd與寫入動作之界限線Lim_Wr接近的區域Re2、Re3、Re4所對應晶片Chip2、Chip3、Chip4之上被施加之基板偏壓Vbp、Vbn之變化圖。於圖2和讀出動作之界限線Lim_Rd與寫入動作之界限線Lim_Wr不接近的區域Re1所對應晶片Chip1，NMOS之臨限值電壓Vth(N)與PMOS之臨限值電壓之絕對值| Vth(P)|係成為適當值。因此，於區域Re1所對應晶片Chip1，PMOS基板偏壓Vbp被設為電源電壓Vdd，NMOS基板偏壓Vbn被設為接地電壓Vss。於圖2和讀出動作之界限線Lim_Rd接近的區域Re2、Re4所對應晶片Chip2、Chip4，其之NMOS之臨限值電壓Vth(N)成為低臨限值電壓狀態。於彼等晶片Chip2、Chip4，控制記憶體Cnt_MM2之輸出信號Cnt_Sg2成為L位準。因此，以低於接地電壓Vss位準(－0.5V)的NMOS基板偏壓Vbn被施加之SRAM記憶格的驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4可由低臨限值電壓被控制成為高臨限值電壓Vth(N)。於圖2和寫入動作之界限線Lim_Wr接近的區域Re3、Re4所對應晶片Chip3、Chip4，其之 PMOS之臨限值電壓之絕對值| Vth(P)|成為低臨限值電壓狀態。於彼等晶片Chip3、Chip4，控制記憶體Cnt_MM1之輸出信號Cnt_Sg1成為L位準。因此，以高於電源電壓Vdd(1.2V)位準(1.7V)的PMOS基板偏壓Vbp被施加之SRAM記憶格的一對負荷PMOSQp1、Qp2可由低臨限值電壓被控制成為高臨限值電壓| Vth(P)|。
圖5為針對使用圖4之控制記憶體Cnt_MM1、MM2與控制開關Cnt_SW的晶片施加基板偏壓，使晶片動作時之有效臨限值電壓被控制成為適當值之結果，表示成為MOSLSI之製造良品率提升之模樣圖。如圖所示，於圖2和讀出動作之界限線Lim_Rd接近的區域Re2、Re4所對應晶片Chip2、Chip4，動作開始後NMOS之臨限值電壓Vth(N)有效增加△Vth(N)。因此，於晶片Chip2、Chip4之全部之SRAM記憶格可進行正常讀出動作。又，於圖2和寫入動作之界限線Lim_Wr接近的區域Re3、Re4所對應晶片Chip3、Chip4，動作開始後PMOS之臨限值電壓之絕對值| Vth(P)|有效增加△Vth(P)。因此，於晶片Chip3、Chip4之全部之SRAM記憶格可進行正常寫入動作。
(控制記憶體之例)
圖6為圖1所示LSI之晶片Chip之控制記憶體Cnt_MM1、MM2之構成例電路圖。圖6(a)為最單純之控制記憶體Cnt_MM1、MM2之構成例。該控制記憶體Cnt _MM1、MM2，由在電源電壓Vdd與接地電源GND之間串接之溶斷構件(huse)FS及電阻R構成。圖6(b)為稍微複雜之控制記憶體Cnt_MM1、MM2之構成例。該控制記憶體Cnt_MM1、MM2，係由在電源電壓Vdd與接地電源GND之間串接之PMOS之Qmp_1、溶斷構件FS、電阻R、NMOS之Qmn_1、4個反相器Inv_m1．．．m4、及CMOS類比開關SW_m1構成。欲切斷圖6(a)之控制記憶體Cnt_MM1、MM2之溶斷構件FS時，藉由施加切斷用之高電源電壓Vdd而使溶斷構件FS溶斷。欲切斷圖6(b)之控制記憶體Cnt_MM1、MM2之溶斷構件FS時，藉由施加高位準控制信號St之同時，施加切斷用之高電源電壓Vdd而使溶斷構件FS溶斷。圖6(a)之控制記憶體Cnt_MM1、MM2，溶斷構件FS切斷後，其後之LSI之晶片Chip之動作開始之初期時輸出信號Cnt_Sg成為低位準之接地電源GND。反之，圖6(a)之控制記憶體Cnt_MM1、MM2，溶斷構件FS於圖9之流程未被切斷時，其後之LSI之晶片Chip之動作開始初期時輸出信號Cnt_Sg成為高位準之電源電壓Vdd。圖6(b)之控制記憶體Cnt_MM1、MM2，溶斷構件FS切斷後，響應於H位準之起動信號St而使動作開始初期時之控制記憶體Cnt_MM1、MM2之閂鎖輸出信號Cnt_Sg成為低位準之接地電源GND。反之，圖6(b)之控制記憶體Cnt_MM1、MM2，溶斷構件FS未被切斷時，響應於H位準之起動信號St而使動作開始初期時之控制記憶體Cnt_MM1、 MM2之閂鎖輸出信號Cnt_Sg成為高位準之電源電壓Vdd。
(SRAM記憶格之臨限值電壓測定)
圖7為晶圓上配置之本發明之一實施形態之半導體積體電路的，多數個晶片Chip之SRAM記憶格之臨限值電壓測定之說明圖。如圖所示，圖1之半導體積體電路的晶片Chip，除SRAM以外，另包含：作為非揮發性記憶體之EEPROM，及中央處理單元CPU。作為非揮發性記憶體之EEPROM，係由快閃記憶體構成之同時，含有本發明之一實施形態中極為重要的SRAM之特性誤差補償用之控制記憶體Cnt_MM1、MM2。
於圖1之半導體積體電路的晶片Chip，連接有外部測試裝置ATE。外部測試裝置ATE，係包含：電源Vs，用於對晶片Chip供給電源電壓Vdd與接地電壓Vss；電流計Amtr，用於測定流入晶片Chip之電流；及控制單元Cont，用於對晶片Chip之EEPROM進行寫入。外部測試裝置ATE，係由流入電流計Amtr之全部SRAM格的總漏電流之電流值，將1個晶片Chip分類為圖2之4個區域Re1、Re2、Re3、Re4之1個區域。於被分類為區域Re2之晶片Chip之EEPROM之控制記憶體Cnt_MM1，被寫入NMOS低臨限值電壓資訊。於被分類為區域Re3之晶片Chip之EEPROM之控制記憶體Cnt_MM2，被寫入PMOS低臨限值電壓資訊。於被分類為區域Re4之晶片 Chip之EEPROM之控制記憶體Cnt_MM1與控制記憶體Cnt_MM2，被寫入NMOS低臨限值電壓資訊與PMOS低臨限值電壓資訊。
圖23為包含圖1所示半導體積體電路之晶圓測試與晶圓處理的流程之半導體積體電路之製造方法說明圖。
首先，於圖23之步驟91開始晶圓測試之後，於SRAM記憶格之負荷PMOS之電流測定步驟92，藉由LSI之晶片Chip之電源電壓Vdd與接地電壓Vss事先被連接的圖7所示外部測試裝置ATE，測定1個LSI之晶片Chip之PMOS之漏電流。
之後，於SRAM記憶格之驅動NMOS與傳送MOS之電流測定步驟93，藉由LSI之晶片Chip之電源電壓Vdd與接地電壓Vss事先被連接的圖7所示外部測試裝置ATE，測定1個LSI之晶片Chip之NMOS之漏電流。
於判斷步驟94，係藉由外部測試裝置ATE，判斷於步驟92測定之PMOS之漏電流是否大於設計目標值。於判斷步驟94，外部測試裝置ATE判斷測定之PMOS之漏電流大於設計目標值時，晶片Chip之SRAM記憶格之PMOS電晶體之臨限值電壓Vth大幅低於設計目標值。
此情況下，欲使SRAM記憶格之PMOS電晶體之臨限值電壓Vth由低Vth變更為高Vth，於步驟95，切斷作為圖1之控制記憶體Cnt_MM1之非揮發性記憶體元件的溶斷構件FS，而於PMOS電晶體施加基板偏壓。反之，於判斷步驟94，外部測試裝置ATE判斷測定之PMOS之漏 電流小於設計目標值時，晶片Chip之SRAM記憶格之PMOS電晶體之臨限值電壓Vth高於設計目標值。此情況下，無須變更為SRAM記憶格之PMOS電晶體高Vth，而移行至次一LSI之晶片Chip之SRAM記憶格之PMOS電晶體之漏電流測定步驟92及判斷步驟94之處理。
於判斷步驟96，藉由外部測試裝置ATE判斷於步驟93測定之NMOS之漏電流是否大於設計目標值。於判斷步驟96，外部測試裝置ATE判斷測定之NMOS之漏電流大於設計目標值時，表示晶片Chip之SRAM記憶格之NMOS電晶體之臨限值電壓Vth大幅低於設計目標值。此情況下，欲使SRAM記憶格之NMOS電晶體之臨限值電壓Vth由低Vth變更為高Vth，而於步驟97，切斷作為圖1之控制記憶體Cnt_MM2之非揮發性記憶體元件的溶斷構件FS，而於NMOS電晶體施加基板偏壓。反之，於判斷步驟96，外部測試裝置ATE判斷測定之NMOS之漏電流小於設計目標值時，表示晶片Chip之SRAM記憶格之NMOS電晶體之臨限值電壓Vth高於設計目標值。此情況下，無須變更為SRAM記憶格之NMOS電晶體高Vth，而移行至次一LSI之晶片Chip之SRAM記憶格之NMOS電晶體之漏電流測定步驟93及判斷步驟96之處理。
圖23所示包含多數晶片之LSI晶圓測試結束之後，1片晶圓之多數晶片之各個控制記憶體Cnt_MM1、MM2之溶斷構件FS，係被設為切斷狀態，或非切斷狀態。
(SRAM記憶格之臨限值電壓之更佳之測定)
圖8為圖1所示半導體積體電路之晶片Chip之SRAM記憶格Cell00之內部漏電流之路徑說明圖。該漏電流為，MOS電晶體之閘極/源極電壓低於臨限值電壓Vth時，流入汲極之次臨限漏電流(threshold leak current)。首先，於負荷PMOSQp1、Qp2之OFF側之PMOS流入負荷漏電流leak_LD，於傳送NMOSQn3、Qn4之一方流入傳送漏電流leak_TR，於驅動NMOSQn1、Qn2之OFF側之NMOS流入驅動漏電流leak_DR。彼等次臨限漏電流之大小，在MOS電晶體之臨限值電壓越小時，變為越大。負荷PMOSQp1、Qp2之OFF側之PMOS流入之負荷漏電流leak_LD，在PMOS之臨限值電壓之絕對值| Vth(P)|越小時，變為越大。傳送NMOSQn3、Qn4之一方流入的傳送漏電流leak_TR及驅動NMOSQn1、Qn2之OFF側之NMOS流入的驅動漏電流leak_DR，在NMOS之臨限值電壓Vth(N)越小時，變為越大。
圖8之SRAM記憶格Cell00內部之負荷漏電流leak_LD、傳送漏電流leak_TR、驅動漏電流leak_DR，係響應於SRAM記憶格內部之電源電壓Vdd位準與接地電壓Vss位準，而具有複雜之依存性。
圖9為圖1所示半導體積體電路之晶片Chip之SRAM記憶格內部之漏電流相對於格內部之電源電壓位準與接地電壓Vss位準之依存性說明圖。圖10為包含內部電源電壓產生部Vdd_Gen、內部接地電壓產生部Vss_ Gen之本發明之一實施形態之半導體積體電路說明圖，可由外部電源電壓Ext_Vdd、外部接地電壓Ext_Vss產生SRAM記憶格之內部電源電壓Vdd、內部接地電壓Vss。於圖9左側之通常動作模態Norm，SRAM記憶格之內部電源電壓Vdd被設為1.2V(伏特)、內部接地電壓Vss被設為0V。於該通常動作模態Norm，對應於PMOS之臨限值電壓之絕對值| Vth(P)|與NMOS之臨限值電壓Vth(N)之值，而流入負荷漏電流leak_LD、傳送漏電流leak_TR、驅動漏電流leak_DR。
於圖9中央之PMOS之臨限值電壓之測定期間Test_PMOS，SRAM記憶格之內部電源電壓Vdd被維持於1.2V(伏特)，格內部之接地電壓Vss，係藉由圖10之內部接地電壓產生部Vss_Gen而由0V上升至0.5V。相對於此，介由SRAM外部之NMOS控制部N_Cnt之NMOSQnc_1，以被設為0V之外部接地電壓Vss作為NMOS基板偏壓Vbn，而被施加於SRAM記憶格之驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之P阱P_Well。結果，SRAM記憶格之驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之臨限值電壓被控制為高臨限值電壓Vth(N)，因此，NMOS之傳送漏電流leak_TR、驅動漏電流leak_DR被減低至實質上可忽視之位準。因此，於圖9中央之PMOS之臨限值電壓之測定期間Test_PMOS，只要測定SRAM記憶格陣列之總漏電流，即可測定SRAM記憶格陣列之負荷PMOSQp1、Qp2之總負荷漏電流leak _LD。
於圖9右側之NMOS之臨限值電壓之測定期間Test_NMOS，SRAM記憶格之內部接地電壓Vss被維持於0V，記憶格內部之電源電壓Vdd，係藉由圖10之內部電源電壓產生部Vdd_Gen而由1.2V降低至0.7V。相對於此，介由SRAM外部之PMOS控制部P_Cnt之NMOSQpc_1，以被設為1.2V之外部電源電壓Vdd作為PMOS基板偏壓Vbp，而被施加於SRAM記憶格之負荷PMOSQp1、Qp2之N阱N_Well。結果，SRAM記憶格之負荷PMOSQp1、Qp2之臨限值電壓之絕對值被控制為高臨限值電壓| Vth(P)|，因此，PMOS之傳送漏電流leak_LD被減低至實質上可忽視之位準。因此，於圖9右側之NMOS之臨限值電壓之測定期間Test_NMOS，只要測定SRAM記憶格陣列之總漏電流，即可測定驅動NMOSQn1、Qn2之總負荷漏電流leak_DR與傳送NMOSQn3、Qn4之總負荷漏電流leak_TR之電流之和。
(SRAM記憶格之佈局)
圖11為圖1所示半導體積體電路之SRAM記憶格之元件平面構造之佈局圖。於圖11，表示3個SRAM記憶格Cell00、Cell01、Cell02。於圖11中央被配置N阱N_Well，於N阱N_Well被配置SRAM記憶格Cell00之一對負荷PMOSQp1、Qp2。於圖11左側被配置一方之P阱P_Well，於一方之P阱P_Well被配置SRAM記憶格 Cell00之一方之驅動NMOSQn1與一方之傳送NMOSQn3。一方之負荷PMOSQp1之汲極與一方之驅動NMOSQn1之汲極與另一方之負荷PMOSQp2之閘極，被電連接於作為一方之記憶保持節點N1的配線區域(虛線N1)。於圖11右側被配置另一方之P阱P_Well，於另一方之P阱P_Well被配置SRAM記憶格Cell00之另一方之驅動NMOSQn2與另一方之傳送NMOSQn4。另一方之負荷PMOSQp2之汲極與另一方之驅動NMOSQn2之汲極與一方之負荷PMOSQp1之閘極，被電連接於作為一方之記憶保持節點N2的配線區域(虛線N2)。
圖12為對圖11所示半導體積體電路之SRAM記憶格之N阱N_Well與P阱P_Well，供給PMOS基板偏壓Vbp與NMOS基板偏壓Vbn之說明圖。於圖12左側上下配置，用於供給PMOS基板偏壓Vbp與NMOS基板偏壓Vbn之金屬配線。於該金屬配線連接基板偏壓供給格BBSUP，於基板偏壓供給格BBSUP連接通常之SRAM記憶格CELL。圖12所示通常之SRAM記憶格CELL，係和圖11所示SRAM記憶格Cell00完全相同構成。
於基板偏壓供給格BBSUP中央之N阱N_Well形成接觸孔，藉由該接觸孔使中央之N阱N_Well電連接於橫向配置之PMOS基板偏壓Vbp(虛線)。基板偏壓供給格BBSUP中央之N阱N_Well與通常之SRAM記憶格CELL中央之N阱N_Well，係構成為一體。因此，可由圖12左側之金屬配線，對通常之SRAM記憶格CELL中 央之N阱N_Well，供給PMOS基板偏壓Vbp。
於基板偏壓供給格BBSUP左側之P阱P_Well形成接觸孔，藉由該接觸孔使左側之P阱P_Well電連接於橫向配置之NMOS基板偏壓Vbn(虛線)。基板偏壓供給格BBSUP左側之P阱P_Well與通常之SRAM記憶格CELL左側之P阱P_Well，係構成為一體。因此，可由圖12左側之金屬配線，對通常之SRAM記憶格CELL左側之P阱P_Well，供給NMOS基板偏壓Vnp。
於基板偏壓供給格BBSUP右側之P阱P_Well形成接觸孔，藉由該接觸孔使右側之P阱P_Well電連接於橫向配置之NMOS基板偏壓Vnp(虛線)。基板偏壓供給格BBSUP右側之P阱P_Well與通常之SRAM記憶格CELL左側之P阱P_Well，係構成為一體。因此，可由圖12左側之金屬配線，對通常之SRAM記憶格CELL左側之P阱P_Well，供給NMOS基板偏壓Vnp。
(單晶片(on chip)電壓產生部)
圖13為本發明之另一實施形態之半導體積體電路之電路圖。
圖13之半導體積體電路，其和圖1之半導體積體電路之不同點在於包含正電壓產生部CP_P與負電壓產生部CP_N。正電壓產生部CP_P，係藉由被供給電源電壓Vdd而產生高於電源電壓Vdd之N阱偏壓Vp_1。所產生之高於電源電壓Vdd之N阱偏壓Vp_1，可被供給至 SRAM記憶格的負荷PMOSQp1、Qp2之N阱N_Well。負電壓產生部CP_N，係藉由被供給接地電壓Vss而產生低於接地電壓Vss之P阱偏壓Vn_1。所產生之低於接地電壓Vss之P阱偏壓Vn_1，可被供給至SRAM記憶格之驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之P阱P_Well。結果，相較於圖1之半導體積體電路，圖13之半導體積體電路更能減少外部端子數。正電壓產生部CP_P與負電壓產生部CP_N，可由充電泵電路構成，亦可由開關調整器(switching regulator)等之DC/DC轉換器構成。
(更複雜之基板偏壓控制)
圖14為本發明之另一實施形態之半導體積體電路之電路圖。
圖14之半導體積體電路，其和圖1之半導體積體電路之不同點在於：是否對SRAM記憶格之PMOS與NMOS施加N阱偏壓Vp_1、Vn_1，係可控制記憶體Cnt_MM1、MM2獨立設定。另外，控制記憶體Cnt_MM1、Cnt_MM2之輸出信號Cnt_Sg1、Cnt_Sg2亦為多數位元。結果，被施加於SRAM記憶格之PMOS與NMOS的N阱偏壓Vp_1、Vn_1，亦成為多值電壓。
圖15為於圖14之半導體積體電路中，對應於SRAM記憶格之PMOS與NMOS之臨限值電壓之值，使施加於SRAM記憶格之PMOS與NMOS的PMOS基板偏壓Vbp與 NMOS基板偏壓Vbn之值被控制的圖。
圖16為圖14之半導體積體電路之控制開關Cnt_SW的PMOS控制部P_Cnt與NMOS控制部N_Cnt之構成圖。
如圖16(a)所示，控制開關Cnt_SW的PMOS控制部P_Cnt，係藉由構成圖14之控制記憶體Cnt_MM1的控制記憶體Cnt_MM11、MM12加以控制。如圖16(b)所示，控制開關Cnt_SW的NMOS控制部N_Cnt，係藉由構成圖14之控制記憶體Cnt_MM2的控制記憶體Cnt_MM21、MM22加以控制。如圖16(a)所示，PMOS控制部P_Cnt，係包含藉由控制記憶體Cnt_MM11、MM12加以控制的PMOSQpc_1、Qpc_2、Qpc_3、Qpc_4。又，PMOS控制部P_Cnt，係包含正電壓產生部CP_P、反相器Inv_p1、Inv_p2、分壓電阻Rp1、Rp2、Rp3。於分壓電阻Rp1之一端，被供給半導體積體電路之輸出入單元用電源電壓Vdd_IO之2.5V，於分壓電阻Rp3之另一端，被供給SRAM記憶格用的電源電壓Vdd之1.2V。如圖16(b)所示，NMOS控制部N_Cnt，係包含藉由控制記憶體Cnt_MM21、MM22加以控制的NMOSQnc_1、Qnc_2、Qnc_3、Qnc_4。又，NMOS控制部N_Cnt，係包含負電壓產生部CP_N、反相器Inv_n1、Inv_n2、分壓電阻Rn1、Rn2。於分壓電阻Rn1之一端，被供給接地電壓Vss之0V，於分壓電阻Rn2之另一端，被供給負的電源電壓Vdd之－0.8V。
藉由圖7說明之SRAM記憶格之臨限值電壓測定，假設圖14之半導體積體電路之SRAM記憶格之PMOSQp1、Qp2之臨限值電壓之絕對值| Vth(P)|被判斷為大略0.3V。PMOS之臨限值電壓之絕對值| Vth(P)|為大略0.3V時，PMOS之漏電流成為100之極大狀態。欲減低該PMOS之極大漏電流時，於控制記憶體Cnt_MM11以非揮發性寫入“1”，於控制記憶體Cnt_MM12以非揮發性寫入‘‘0”。藉由圖7說明之SRAM記憶格之臨限值電壓測定，假設圖14之半導體積體電路之SRAM記憶格之NMOSQn1、Qn2、Qn3、Qn4之臨限值電壓Vth(N)被判斷為大略0.3V。NMOS之臨限值電壓Vth(N)為大略0.3V時，NMOS之漏電流成為100之極大狀態。欲減低該NMOS之極大漏電流時，於控制記憶體Cnt_MM21以非揮發性寫入“1”，於控制記憶體Cnt_MM22以非揮發性寫入“0”。
如此則，於圖16(a)的PMOS控制部P_Cnt，PMOSQpc_1、Qpc_2、Qpc_3、Qpc_4分別被控制成為OFF、ON、ON、OFF。分壓電阻Rp1、Rp2間的2V之分壓電壓介由PMOSQpc_3而被供給至正電壓產生部CP_P之輸入。可以獲得正電壓產生部CP_P之輸出的2V之電壓，其作為介由PMOSQpc_2被供給至SRAM記憶格的負荷PMOSQp1、Qp2之N阱N_Well之PMOS基板偏壓Vbp。於SRAM記憶格的負荷PMOSQp1、Qp2之源極，被施加1.2V之電源電壓Vdd，因此負荷PMOSQp1、 Qp2被控制為高臨限值電壓、低漏電流狀態。
又，於圖16(b)的NMOS控制部N_Cnt，NMOSQnc_1、Qnc_2、Qnc_3、Qnc_4分別被控制成為ON、OFF、OFF、ON。負的電源電壓Vdd之－0.8V之電壓介由NMOSQnc_4而被供給至負電壓產生部CP_N之輸入。可以獲得負電壓產生部CP_N之輸出的－0.8V之電壓，其作為介由NMOSQnc_1被供給至SRAM記憶格之驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之P阱P_Well之NMOS基板偏壓Vbn。於SRAM記憶格的驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之源極，被施加0V之接地電壓Vss，因此驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4被控制為高臨限值電壓、低漏電流狀態。
藉由圖7說明之SRAM記憶格之臨限值電壓測定，假設圖14之半導體積體電路之SRAM記憶格之PMOSQp1、Qp2之臨限值電壓之絕對值| Vth(P)|被判斷為大略0.4V。PMOS之臨限值電壓之絕對值| Vth(P)|為大略0.4V時，PMOS之漏電流成為10之較大狀態。欲減低該PMOS之較大漏電流時，於控制記憶體Cnt_MM11以非揮發性寫入“1”，於控制記憶體Cnt_MM12以非揮發性寫入“0”。藉由圖7說明之SRAM記憶格之臨限值電壓測定，假設圖14之半導體積體電路之SRAM記憶格之NMOSQn1、Qn2、Qn3、Qn4之臨限值電壓Vth(N)被判斷為大略0.4V。NMOS之臨限值電壓Vth(N)為大略 0.4V時，NMOS之漏電流成為10之較大狀態。欲減低該NMOS之較大漏電流時，於控制記憶體Cnt_MM21以非揮發性寫入“1”，於控制記憶體Cnt_MM22以非揮發性寫入“0”。
如此則，於圖16(a)的PMOS控制部P_Cnt，PMOSQpc_1、Qpc_2、Qpc_3、Qpc_4分別被控制成為OFF、ON、OFF、ON。分壓電阻Rp2 、Rp3 間的1.6V之分壓電壓介由PMOSQpc_4而被供給至正電壓產生部CP_P之輸入。可以獲得正電壓產生部CP_P之輸出的1.6V之電壓，其作為介由PMOSQpc_2被供給至SRAM記憶格的負荷PMOSQp1、Qp2之N阱N_Well之PMOS基板偏壓Vbp。於SRAM記憶格的負荷PMOSQp1、Qp2之源極，被施加1.2V之電源電壓Vdd，因此負荷PMOSQp1、Qp2被控制為較高臨限值電壓、較低漏電流狀態。
又，於圖16(b)的NMOS控制部N_Cnt，NMOSQnc_1、Qnc_2、Qnc_3、Qnc_4分別被控制成為ON、OFF、ON、OFF。分壓電阻Rp1、Rp2間的－0.4V之電壓介由NMOSQnc_3而被供給至負電壓產生部CP_N之輸入。可以獲得負電壓產生部CP_N之輸出的－0.4V之電壓，其作為介由NMOSQnc_1被供給至SRAM記憶格之驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之P阱P_Well之NMOS基板偏壓Vbn。於SRAM記憶格的驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之源極，被 施加0V之接地電壓Vss，因此驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4被控制為較高臨限值電壓、較低漏電流狀態。
藉由圖7說明之SRAM記憶格之臨限值電壓測定，假設圖14之半導體積體電路之SRAM記憶格之PMOSQp1、Qp2之臨限值電壓之絕對值| Vth(P)|被判斷為大略0.5V。PMOS之臨限值電壓之絕對值|Vth(P)|為大略0.5V時，PMOS之漏電流成為1之較小狀態。此時，於控制記憶體Cnt_MM11以非揮發性寫入“0”。藉由圖7說明之SRAM記憶格之臨限值電壓測定，假設圖14之半導體積體電路之SRAM記憶格之NMOSQn1、Qn2、Qn3、Qn4之臨限值電壓Vth(N)被判斷為大略0.5V。NMOS之臨限值電壓Vth(N)為大略0.5V時，NMOS之漏電流成為1之較小狀態。此時，於控制記憶體Cnt_MM21以非揮發性寫入‘‘0”。
如此則，於圖16(a)的PMOS控制部P_Cnt，PMOSQpc_1、Qpc_2分別被控制成為ON、OFF。可以獲得1.2V之電源電壓Vdd，其作為介由PMOSQpc_1被供給至SRAM記憶格的負荷PMOSQp1、Qp2之N阱N_Well之PMOS基板偏壓Vbp。於SRAM記憶格的負荷PMOSQp1、Qp2之源極，被施加1.2V之電源電壓Vdd，因此於負荷PMOSQp1、Qp2未被施加基板偏壓。
又，於圖16(b)的NMOS控制部N_Cnt，NMOSQnc_1、Qnc_2分別被控制成為OFF、ON。可以 獲得0V之接地電壓Vss，其作為介由NMOSQnc_2被供給至SRAM記憶格之驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之P阱P_Well之NMOS基板偏壓Vbn。於SRAM記憶格的驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之源極，被施加0V之接地電壓Vss，因此於驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4未被施加基板偏壓。
(順偏壓之基板偏壓控制)
圖17為本發明之另一實施形態之半導體積體電路之電路圖。
圖17之半導體積體電路，其和圖14之半導體積體電路之不同點在於：判斷SRAM記憶格之PMOS與NMOS之臨限值電壓高時，施加順偏壓之基板偏壓以使高臨限值電壓變化為低臨限值電壓。
圖18為於圖17之半導體積體電路，對應於SRAM記憶格之PMOS與NMOS之臨限值電壓之值，使施加於SRAM記憶格之PMOS與NMOS的PMOS基板偏壓Vbp與NMOS基板偏壓Vbn之值被控制的圖。
圖19為圖17之半導體積體電路之控制開關Cnt_SW的PMOS控制部P_Cnt與NMOS控制部N_Cnt之構成圖。
如圖19(a)所示，控制開關Cnt_SW的PMOS控制部p_Cnt，係藉由構成圖17之控制記憶體Cnt_MM11、 MM12加以控制。如圖19(b)所示，控制開關Cnt_SW的NMOS控制部N_Cnt，係藉由構成圖17之控制記憶體Cnt_MM21、MM22加以控制。如圖19(a)所示，PMOS控制部P_Cnt，係包含藉由控制記憶體Cnt_MM11、MM12加以控制的PMOSQpc_1、Qpc_2、Qpc_3、Qpc_4。又，PMOS控制部P_Cnt，係包含正電壓產生部CP_P、反相器Inv_p1、Inv_p2、分壓電阻Rp1、Rp2、Rp3。於分壓電阻Rp1之一端，被供給半導體積體電路之輸出入單元用電源電壓Vdd_IO之2.5V，於分壓電阻Rp3之另一端，被供給SRAM記憶格用的基準電壓Vref之0.9V。如圖19(b)所示，NMOS控制部N_Cnt，係包含藉由控制記憶體Cnt_MM21、MM22加以控制的NMOSQnc_1、Qnc_2、Qnc_3、Qnc_4。又，NMOS控制部N_Cnt，係包含負電壓產生部CP_N、正電壓產生部CP_P、反相器Inv_n1、Inv_p1、AND電路AND_n1、NAND電路NAND_n1、分壓電阻Rn1、Rn2。於分壓電阻Rn1之一端，被供給電源電壓Vdd之1.2V，於分壓電阻Rn2之另一端，被供給接地電壓Vss之0V。
藉由圖7說明之SRAM記憶格之臨限值電壓測定，假設圖17之半導體積體電路之SRAM記憶格之PMOSQp1、Qp2之臨限值電壓之絕對值| Vth(P)|被判斷為大略0.25V。PMOS之臨限值電壓之絕對值| Vth(P)|為大略0.25V之低臨限值電壓時，低臨限值電壓值之PMOS之漏電流成為1000之極大狀態。欲減低該低臨限值電壓值 之PMOS之極大漏電流時，於控制記憶體Cnt_MM11以非揮發性寫入“1”，於控制記憶體Cnt_MM12以非揮發性寫入“0”。藉由圖7說明之SRAM記憶格之臨限值電壓測定，假設圖17之半導體積體電路之SRAM記憶格之NMOSQn1、Qn2、Qn3、Qn4之臨限值電壓Vth(N)被判斷為大略0.25V。NMOS之臨限值電壓Vth(N)為大略0.25V之低臨限值電壓時，低臨限值電壓之NMOS之漏電流成為1000之極大狀態。欲減低該低臨限值電壓之NMOS之極大漏電流時，於控制記憶體Cnt_MM21以非揮發性寫入“1”，於控制記憶體Cnt_MM22以非揮發性寫入“0”。
如此則，於圖19(a)的PMOS控制部P_Cnt，PMOSQpc_1、Qpc_2、Qpc_3、Qpc_4分別被控制成為OFF、ON、ON、OFF。分壓電阻Rp1、Rp2間的1.7V之分壓電壓介由PMOSQpc_3而被供給至正電壓產生部CP_P之輸入。可以獲得正電壓產生部CP_P之輸出的1.7V之電壓，其作為介由PMOSQpc_2被供給至SRAM記憶格的負荷PMOSQp1、Qp2之N阱N_Well之PMOS基板偏壓Vbp。於SRAM記憶格的負荷PMOSQp1、Qp2之源極，被施加1.2V之電源電壓Vdd，因此負荷PMOSQp1、Qp2被控制為高臨限值電壓、低漏電流狀態。
又，於圖19(b)的NMOS控制部N_Cnt，NMOSQnc_1、Qnc_2、PMOSQpc_1分別被控制成為ON、OFF、OFF。可以獲得負的基準電壓Vref之－0.5V 之電壓，其作為介由NMOSQnc_1被供給至SRAM記憶格之驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之P阱P_Well之NMOS基板偏壓Vbn。於SRAM記憶格的驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之源極，被施加0V之接地電壓Vss，因此驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4被控制為高臨限值電壓、低漏電流狀態。
藉由圖7說明之SRAM記憶格之臨限值電壓測定，假設圖17之半導體積體電路之SRAM記憶格之PMOSQp1、Qp2之臨限值電壓之絕對值| Vth(P)|被判斷為大略0.4V之較高臨限值電壓。PMOS之臨限值電壓之絕對值| Vth(P)|為大略0.4V之較高臨限值電壓時，較高臨限值電壓之PMOS之漏電流成為30之較小狀態。此時，於控制記憶體Cnt_MM11以非揮發性寫入“1”，於控制記憶體Cnt_MM12以非揮發性寫入“1”。藉由圖7說明之SRAM記憶格之臨限值電壓測定，假設圖17之半導體積體電路之SRAM記憶格之NMOSQn1、Qn2、Qn3、Qn4之臨限值電壓Vth(N)被判斷為大略0.4V之較高臨限值電壓。NMOS之臨限值電壓Vth(N)為大略0.4V之較高臨限值電壓時，較高臨限值電壓之NMOS之漏電流成為30之較小狀態。此時，於控制記憶體Cnt_MM21以非揮發性寫入“0”，於控制記憶體Cnt_MM22以非揮發性寫入“1”。
如此則，於圖19(a)的PMOS控制部P_Cnt， PMOSQpc_1、Qpc_2、Qpc_3、Qpc_4分別被控制成為OFF、ON、OFF、ON。分壓電阻Rp2、Rp3間的1.2V之分壓電壓介由PMOSQpc_4而被供給至正電壓產生部CP_P之輸入。可以獲得正電壓產生部CP_P之輸出的1.2V之電壓，其作為介由PMOSQpc_2被供給至SRAM記憶格的負荷PMOSQp1、Qp2之N阱N_Well之PMOS基板偏壓Vbp。於SRAM記憶格的負荷PMOSQp1、Qp2之源極，被施加1.2V之電源電壓Vdd，因此於負荷PMOSQp1、Qp2未被施加基板偏壓。
又，於圖19(b)的NMOS控制部N_Cnt，NMOSQnc_1、Qnc_2、PMOSQpc_1分別被控制成為OFF、ON、OFF。可以獲得0V之接地電壓Vss，其作為介由NMOSQnc_2被供給至SRAM記憶格之驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之P阱P_Well之NMOS基板偏壓Vbn。於SRAM記憶格的驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之源極，被施加0V之接地電壓Vss，因此於驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4未被施加基板偏壓。
藉由圖7說明之SRAM記憶格之臨限值電壓測定，假設圖17之半導體積體電路之SRAM記憶格之PMOSQp1、Qp2之臨限值電壓之絕對值| Vth(P)|被判斷為大略0.5V之高臨限值電壓。PMOS之臨限值電壓之絕對值| Vth(P)|為大略0.5V之高臨限值電壓時，高臨限值電壓之PMOS之漏電流成為1之小狀態。此時，於控制記憶 體Cnt_MM11以非揮發性寫入“0”。藉由圖17說明之SRAM記憶格之臨限值電壓測定，假設圖17之半導體積體電路之SRAM記憶格之NMOSQn1、Qn2、Qn3、Qn4之臨限值電壓Vth(N)被判斷為大略0.5V之高臨限值電壓。NMOS之臨限值電壓Vth(N)為大略0.5V之高臨限值電壓時，高臨限值電壓之NMOS之漏電流成為1之小狀態。此時，於控制記憶體Cnt_MM21以非揮發性寫入“1”，於控制記憶體Cnt_MM22以非揮發性寫入‘‘0”。
如此則，於圖19(a)的PMOS控制部P_Cnt，PMOSQpc_1、Qpc_2分別被控制成為ON、OFF。可以獲得0.9V之V參照信號RE F，其作為介由PMOSQpc_1被供給至SRAM記憶格的負荷PMOSQp1、Qp2之N阱N_Well之PMOS基板偏壓Vbp。於SRAM記憶格的負荷PMOSQp1、Qp2之源極，被施加1.2V之電源電壓Vdd，因此於負荷PMOSQp1、Qp2之N阱被施加順偏壓之基板偏壓。結果，負荷PMOSQp1、Qp2由高臨限值電壓被控制為低臨限值電壓。
又，於圖19(b)的NMOS控制部N_Cnt，NMOSQnc_1、Qnc_2、PMOSQpc_1分別被控制成為OFF、OFF、ON。分壓電阻Rn1、Rn2間的0.3V之分壓電壓被供給至正電壓產生部CP_P之輸入。可以獲得正電壓產生部CP_P之輸出的0.3V之電壓，其作為介由NMOSQpc_1被供給至SRAM記憶格之負荷PMOSQp1、Qp2之N阱N_Well之PMOS基板偏壓Vbp。於SRAM 記憶格的驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之源極，被施加0V之接地電壓Vss，因此於驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4之P阱P_Well被施加順偏壓之基板偏壓。結果，驅動NMOSQn1、Qn2、傳送NMOSQn3、Qn4由高臨限值電壓被控制為低臨限值電壓。
(單晶片之漏電流測定與經時變化之補償)
圖20及圖21為本發明之另一實施形態之半導體積體電路之電路圖。圖20及圖21之MOSLSI之晶片，係構成為可以單晶片進行SRAM記憶格之PMOS與NMOS之漏電流測定者。圖20及圖21之MOSLSI之晶片，係於晶圓製造階段進行SRAM記憶格之PMOS與NMOS之漏電流測定。依據該晶圓製造階段之漏電流測定結果，對非揮發性記憶體元件之EEPROM之控制記憶體Cnt_MM1、MM2進行非揮發性寫入。結果，晶圓製造階段之SRAM記憶格之PMOS與NMOS之臨限值電壓之誤差(變動)，如上述說明，可以被補償。
但是，SRAM記憶格之PMOS與NMOS之臨限值電壓之值，會受到LSI之長時間之過度應力引起之隨時間變化而變動。於圖21所示之MOSLSI之晶片，控制單元Cont，係依據儲存於非揮發性記憶體元件之EEPROM之維修程式，以單晶片方式定期進行SRAM記憶格之PMOS與NMOS之漏電流測定。PMOS之漏電流，係藉由外部電源Ext_Vdd與PMOS之源極間連接的第1感測電路Idd_ Sense進行測定，NMOS之漏電流，係藉由外部接地Ext_Vss與NMOS之源極間連接的第2感測電路Iss_Sense進行測定。控制單元Cont，在測定之PMOS與NMOS之漏電流和過去值比較變化為特定之容許範圍以上時，係將新的補償資料以非揮發性寫入非揮發性記憶體元件之EEPROM之控制記憶體Cnt_MM1、MM2。結果，LSI之長時間過度應力所引起隨時間變化而導致之核心(core)CMOS邏輯電路Core的PMOS與NMOS之臨限值電壓之變動可被補償。
於圖20之MOSLSI之晶片，於外部電源Ext_Vdd與SRAM之內部電源電壓Vdd之間被連接電源開關Vdd_SW，於外部接地Ext_Vss與SRAM之內部接地電壓Vss之間被連接接地開關Vss_SW。電源開關Vdd_SW包含PMOSQp10、Qp11、Qp12，接地開關Vss_SW包含NMOSQn10、Qn11、Qn12。電源開關Vdd_SW之PMOSQp10係由控制信號ON_Vdd進行ON/OF控制，接地開關Vss_SW之NMOSQn10係由控制信號ON_Vss進行ON/OF控制。電源開關Vdd_SW之PMOSQp11係二極體連接，接地開關Vss_SW之NMOSQn11係二極體連接。電源開關Vdd_SW之PMOSQp12之閘極係連接於接地電壓Vss，接地開關Vss_SW之NMOSQn12之閘極係連接於電源電壓Vdd。
在SRAM記憶格之資訊保持動作或寫入動作或讀出動作之通常動作期間，被供給至電源開關Vdd_SW之 PMOSQp10的控制信號ON_Vdd係被設為L位準，被供給至接地開關Vss_SW之NMOSQn10的控制信號ON_Vss係被設為H位準。因此，在通常動作期間，電源開關Vdd_SW之PMOSQp10與接地開關Vss_SW之NMOSQn10係被控制為ON狀態。
在進行SRAM記憶格之PMOS之漏電流測定的PMOS漏電流測定期間，被供給至電源開關Vdd_SW之PMOSQp10的控制信號ON_Vdd係被設為L位準，被供給至接地開關Vss_SW之NMOSQn10的控制信號ON_Vss係被設為H位準。因此，在PMOS漏電流測定期間，電源開關Vdd_SW之PMOSQp10係被控制為ON狀態，接地開關Vss_SW之NMOSQn10係被控制為OFF狀態。因此，藉由接地開關Vss_SW之NMOSQn11、Qn12之較高阻抗，使SRAM內部接地電壓Vss之電壓位準由0V之外部接地電壓Ext_Vss上升至約0.5V之電壓。另外，藉由電源開關Vdd_SW之PMOSQp10之較低阻抗，使SRAM內部電源電壓Vdd之電壓位準被設為1.2V之外部電源電壓Ext_Vdd之位準。因此，於圖20之MOSLSI，藉由電源開關Vdd_SW之PMOSQp10被控制為ON狀態，接地開關Vss_SW之NMOSQn10被控制為OFF狀態，如此則，和圖9之測定期間Test_PMOS同樣，可進行SRAM記憶格陣列之負荷PMOSQp1、Qp2之總負荷漏電流之測定。
在進行SRAM記憶格之NMOS之漏電流測定的NMOS 漏電流測定期間，被供給至電源開關Vdd_SW之PMOSQp10的控制信號ON_Vdd係被設為H位準，被供給至接地開關Vss_SW之NMOSQn10的控制信號ON_Vss係被設為H位準。因此，在PMOS漏電流測定期間，電源開關Vdd_SW之PMOSQp10係被控制為OFF狀態，接地開關Vss_SW之NMOSQn10係被控制為ON狀態。因此，藉由接地開關Vss_SW之NMOSQp10之較低阻抗，使SRAM內部接地電壓Vss之電壓位準被設為0V之外部接地電壓Ext_Vss之位準。另外，藉由電源開關Vdd_SW之PMOSQp11、Qp12之較高阻抗，使SRAM內部電源電壓Vdd之電壓位準被由1.2V之外部電源電壓Ext_Vdd降至約0.7V之位準。因此，於圖20之MOSLSI，藉由電源開關Vdd_SW之PMOSQp10被控制為OFF狀態，接地開關Vss_SW之NMOSQn10被控制為ON狀態，如此則，和圖9之測定期間Test_NMOS同樣，可進行SRAM記憶格陣列之驅動NMOSQn1、Qn2之總驅動漏電流與傳送NMOSQn3、Qn4之總傳送漏電流之和之測定。
(SOI裝置)
圖22為本發明之另一實施形態之半導體積體電路之斷面構造圖。於圖22之MOSLSI採用SOI(Silicon－On－Insulator)構造。
如圖22所示，SOI構造，係於下層具有例如P型矽基板P_Sub。於下層之P型矽基板P_Sub表面形成例如 N阱N_Well與P阱P_Well。又，於N阱N_Well與P阱P_Well之間形成ST I(Shallow Trench Isolation)層作為絕緣物元件分離區域。
於形成有N阱N_Well與P阱P_Well之矽基板P_Sub表面，形成薄的絕緣膜(Isolation)。
又，於該薄的絕緣膜之上被形成矽層。於矽層左側形成PMOSQp1之高雜質濃度之P型源極區域、P型汲極區域及控制成為超低摻雜量的N型通道區域。於矽層右側形成NMOSQn1之高雜質濃度之N型源極區域、N型汲極區域及控制成為超低摻雜量的P型通道區域。
薄的絕緣膜之氧化膜，係被埋入矽層，因此稱該薄的絕緣膜為填埋氧化膜(Buried Oxide,BOX)。PMOSQp1之被控制成為超低摻雜量的N型通道區域，係完全被空乏化，NMOSQn1之被控制成為超低摻雜量的P型通道區域，亦完全被空乏化。因此，PMOSQp1與NMOSQn1稱為完全空乏化(fully－depleted,FD)之SOI電晶體。該完全空乏化之SOI電晶體的PMOSQp1與NMOSQn1之臨限值電壓，可藉由稱為背閘極(back gate)之薄絕緣膜正下方之N阱N_Well與P阱P_Well之基板偏壓加以控制。此種BOX FD－SOI電晶體可以大幅削減汲極與阱之間之接合容量，因而最適合使用於高速、低消費電力之CMOS．SRAM。
以上依據實施形態說明本發明，但本發明不限定於上述實施形態，在不脫離其要旨情況下可做各種變更實施。 例如本發明亦適用於包含SRAM之系統LSI。又，除SRAM之系統LSI以外，本發明亦廣泛適用於例如微處理器或基頻信號處理LSI之各種用途的半導體積體電路被以高製造良品率製造之同時，用於減輕主動模態之信號處理之動作消費電力及信號延遲量之變動等。
(發明效果)
簡單說明本發明之代表性效果如下。
亦即，依據本發明，可達成高製造良品率之同時，可補償CMOS．SRAM之MOS電晶體之臨限值電壓之變動。
Chip‧‧‧晶片
SRAM Cells‧‧‧SRAM記憶格
Qp1、Qp2‧‧‧負荷PMOS
Qn1、Qn2‧‧‧驅動NMOS
Qn3、Qn4‧‧‧傳送NMOS
WL0‧‧‧字元線
DL0、/DL0‧‧‧資料線
N_Well‧‧‧N阱
P_Well‧‧‧P阱
Cnt_MM‧‧‧控制記憶體
Cnt_SW‧‧‧控制開關
P_Cnt‧‧‧PMOS控制部
N_Cnt‧‧‧NMOS控制部
Qpc1、Qpc2‧‧‧PMOS
Qnc1、Qnc2‧‧‧NMOS
Vdd‧‧‧電源電壓
Vss‧‧‧接地電壓
Vp_1‧‧‧N阱偏壓
Vn_1‧‧‧P阱偏壓
Vbp‧‧‧PMOS基板偏壓配線
Vbn‧‧‧NMOS基板偏壓配線
圖1為本發明之一實施形態之半導體積體電路之電路圖。
圖2為和SRAM記憶格之NMOS之臨限值電壓與PMOS之臨限值電壓之變動相關的，SRAM記憶格之電氣特性圖。
圖3為圖1之控制記憶體之輸出信號之位準變化引起的，SRAM記憶格之負荷PMOS之PMOS基板偏壓與SRAM記憶格之驅動NMOS、傳送NMOS之NMOS基板偏壓之變化圖。
圖4為圖1之控制記憶體之輸出信號之位準變化引起的，和圖2之讀出動作之界限線及寫入動作之界限線近接之區域所對應晶片上被施加的基板偏壓之表示圖。
圖5為針對使用圖4之控制記憶體與控制開關的晶片施加基板偏壓，使晶片動作時之有效臨限值電壓被控制成為適當值之結果，以MOSLSI之製造良品率提升之模樣表示之圖。
圖6為圖1所示LSI之晶片之控制記憶體之構成例電路圖。
圖7為晶圓上配置之本發明之一實施形態之半導體積體電路的，多數個晶片之SRAM記憶格之臨限值電壓測定之說明圖。
圖8為圖1所示半導體積體電路之晶片之SRAM記憶格之內部漏電流之路徑說明圖。
圖9為圖1所示半導體積體電路之晶片之SRAM記憶格內部之漏電流相對於格內部之電源電壓與接地電壓Vss之依存性說明圖。
圖10為包含內部電源電壓產生部、內部接地電壓產生部之本發明之一實施形態之半導體積體電路說明圖，可由外部電源電壓、外部接地電壓產生SRAM記憶格之內部電源電壓、內部接地電壓。
圖11為圖1所示半導體積體電路之SRAM記憶格之元件平面構造之佈局圖。
圖12為對圖11所示半導體積體電路之SRAM記憶格之N阱與P阱，供給PMOS基板偏壓與NMOS基板偏壓之說明圖。
圖13為本發明之另一實施形態之半導體積體電路之 電路圖。
圖14為本發明之另一實施形態之半導體積體電路之電路圖。
圖15為於圖14之半導體積體電路，對應於SRAM記憶格之PMOS與NMOS之臨限值電壓之值，施加於SRAM記憶格之PMOS與NMOS的PMOS基板偏壓與NMOS基板偏壓之值被控制的圖。
圖16為圖14之半導體積體電路之控制開關的PMOS控制部與NMOS控制部之構成圖。
圖17為本發明之另一實施形態之半導體積體電路之電路圖。
圖18為於圖17之半導體積體電路，對應於SRAM記憶格之PMOS與NMOS之臨限值電壓之值，施加於SRAM記憶格之PMOS與NMOS的PMOS基板偏壓與NMOS基板偏壓之值被控制的圖。
圖19為圖17之半導體積體電路之控制開關的PMOS控制部與NMOS控制部之構成圖。
圖20為本發明之另一實施形態之半導體積體電路之電路圖。
圖21為本發明之另一實施形態之半導體積體電路之電路圖。
圖22為本發明之另一實施形態之半導體積體電路之電路圖。
圖23為包含圖1所示半導體積體電路之晶圓測試與 晶圓製程的流程之半導體積體電路之製造方法說明圖。
Chip‧‧‧晶片
SRAM Cells‧‧‧SRAM記憶格
Qp1、Qp2‧‧‧負荷PMOS
Qn1、Qn2‧‧‧驅動NMOS
Qn3、Qn4‧‧‧傳送NMOS
WL0‧‧‧字元線
DL0、/DL0‧‧‧資料線
DLm、/DLm‧‧‧資料線
N_Well‧‧‧N阱
P_Well‧‧‧P阱
Cnt_MM1、Cnt_MM2‧‧‧控制記憶體
Cnt_SW‧‧‧控制開關
Qpc1、Qpc2‧‧‧PMOS
Qnc1、Qnc2‧‧‧NMOS
Vdd‧‧‧電源電壓
Vss‧‧‧接地電壓
P_Cnt‧‧‧PMOS控制部
N_Cnt‧‧‧NMOS控制部
Vp_1‧‧‧N阱偏壓
Vn_1‧‧‧P阱偏壓
Vbp‧‧‧PMOS基板偏壓配線
Vbn‧‧‧NMOS基板偏壓配線
N1、N2‧‧‧記憶保持節點
Inv_n、Inv_p‧‧‧反相器
Cell00~Cell0M、Celln0~CellnM‧‧‧SRAM記憶格

Claims (31)

  1. 一種半導體積體電路，其特徵為：於晶片內部含有CMOS內藏SRAM，上述CMOS內藏SRAM之記憶格，係含有：一對驅動NMOS，一對負荷PMOS，及一對傳送NMOS，含有內藏SRAM用控制開關，至少於資訊保持動作、寫入動作與讀出動作之其中任一主動模態中，對上述CMOS內藏SRAM之多數PMOS之N阱與多數NMOS之P阱，分別供給PMOS基板偏壓與NMOS基板偏壓，另外含有內藏SRAM用控制記憶體，其儲存內藏SRAM用控制資訊，用於表示：是否由上述內藏SRAM用控制開關對上述CMOS內藏SRAM之上述多數PMOS之上述N阱與上述多數NMOS之上述P阱，分別供給上述PMOS基板偏壓與上述NMOS基板偏壓。
  2. 如申請專利範圍第1項之半導體積體電路，其中，上述控制記憶體為非揮發性記憶體，上述CMOS內藏SRAM之上述PMOS與上述NMOS之其中至少一方之臨限值電壓為低或高的辨識資訊，係可以儲存於上述控制記憶體之上述非揮發性記憶體。
  3. 如申請專利範圍第2項之半導體積體電路，其中，於上述CMOS內藏SRAM之上述PMOS之源極，被供給第1動作電壓，於上述驅動NMOS之源極，被供給第2動作電壓，含有：第1電壓產生部，用於產生較上述第1動作電 壓高位準的上述PMOS基板偏壓；及第2電壓產生部，用於產生較上述第2動作電壓低位準的上述NMOS基板偏壓。
  4. 如申請專利範圍第2項之半導體積體電路，其中，於上述CMOS內藏SRAM之上述PMOS之源極被供給第1動作電壓，於上述驅動NMOS之源極被供給第2動作電壓，相對於上述CMOS內藏SRAM之上述PMOS之上述源極被供給的上述第1動作電壓，被供給至上述N阱的上述PMOS基板偏壓係被設為逆偏壓，相對於上述CMOS內藏SRAM之上述NMOS之上述源極被供給的上述第2動作電壓，被供給至上述P阱的上述NMOS基板偏壓係被設為逆偏壓，設為較上述第1動作電壓高位準的上述PMOS基板偏壓，係被供給至上述N阱，據以使具有上述N阱的上述PMOS被控制為高臨限值電壓、低漏電流狀態，設為較上述第2動作電壓低位準的上述NMOS基板偏壓，係被供給至上述P阱，據以使具有上述P阱的上述NMOS被控制為高臨限值電壓、低漏電流狀態。
  5. 如申請專利範圍第2項之半導體積體電路，其中，於上述CMOS內藏SRAM之上述PMOS之源極被供給第1動作電壓，於上述驅動NMOS之源極被供給第2動作電壓，相對於上述CMOS內藏SRAM之上述PMOS之上述 源極被供給的上述第1動作電壓，被供給至上述N阱的上述PMOS基板偏壓係被設為順偏壓，相對於上述CMOS內藏SRAM之上述NMOS之上述源極被供給的上述第2動作電壓，被供給至上述P阱的上述NMOS基板偏壓係被設為順偏壓，設為較上述第1動作電壓低位準的上述PMOS基板偏壓，係被供給至上述N阱，據以使具有上述N阱的上述PMOS被控制為低臨限值電壓、高漏電流狀態，設為較上述第2動作電壓高位準的上述NMOS基板偏壓，係被供給至上述P阱，據以使具有上述P阱的上述NMOS被控制為低臨限值電壓、高漏電流狀態。
  6. 如申請專利範圍第2項之半導體積體電路，其中，上述控制開關包含：第1控制開關，用於對上述CMOS內藏SRAM之上述PMOS之上述N阱供給上述PMOS基板偏壓；及第2控制開關，用於對上述CMOS內藏SRAM之上述NMOS之上述P阱供給上述NMOS基板偏壓；上述控制記憶體包含：第1控制記憶體，其儲存第1控制資訊，用於表示：至少於上述主動模態之間，是否由上述第1控制開關對上述CMOS內藏SRAM之上述PMOS之上述N阱，供給上述PMOS基板偏壓；及第2控制記憶體，其儲存第2控制資訊，用於表示：至少於上述主動模態之間，是否由上述第2控制開關對上述CMOS內藏SRAM之上述NMOS之上述P阱，供給上述NMOS基板偏 壓。
  7. 如申請專利範圍第2項之半導體積體電路，其中，於晶片內部包含：第1感測電路，用於感測上述CMOS內藏SRAM之上述PMOS的漏電流特性；及第2感測電路，用於感測上述CMOS內藏SRAM之上述NMOS的漏電流特性；及控制單元；上述控制單元，在所測定之上述PMOS與上述NMOS的漏電流，和過去之值比較而變化為特定之容許範圍以上時，係將新的控制資訊儲存於上述控制記憶體。
  8. 如申請專利範圍第2項之半導體積體電路，其中，上述CMOS內藏SRAM之上述多數PMOS，係SOI構造的PMOS；上述CMOS內藏SRAM之上述多數NMOS，係SOI構造的NMOS；上述多數PMOS之源極與汲極、及上述多數NMOS之源極與汲極，係形成於上述SOI構造之絕緣膜之上之矽；上述多數PMOS之上述N阱及上述多數NMOS之上述P阱，係形成於上述SOI構造之上述絕緣膜之下的矽基板中。
  9. 一種半導體積體電路，其特徵為：於晶片內部含有內藏SRAM；上述內藏SRAM之記憶格，係含有：一對驅動MOS，一對負荷元件，及一對傳送MOS；另外含有：控制開關，用於對上述內藏SRAM之多數 MOS之阱供給MOS基板偏壓；及控制記憶體，其儲存內藏控制資訊，用於表示：至少於資訊保持動作、寫入動作與讀出動作之其中任一主動模態中，是否由上述控制開關對上述內藏SRAM之上述多數MOS之上述阱，供給上述MOS基板偏壓。
  10. 如申請專利範圍第9項之半導體積體電路，其中，上述控制記憶體為非揮發性記憶體，上述內藏SRAM之上述MOS之臨限值電壓為低或高的辨識資訊，係可以儲存於上述控制記憶體之上述非揮發性記憶體。
  11. 如申請專利範圍第10項之半導體積體電路，其中，於上述內藏SRAM之上述MOS之源極，被供給動作電壓，含有：電壓產生部，用於產生較上述動作電壓高位準的上述MOS基板偏壓。
  12. 如申請專利範圍第10項之半導體積體電路，其中，於上述內藏SRAM之上述MOS之源極被供給動作電壓，相對於上述內藏SRAM之上述MOS之上述源極被供給的上述動作電壓，被供給至上述阱的上述MOS基板偏壓係被設為逆偏壓， 設為較上述動作電壓高位準的上述MOS基板偏壓，係被供給至上述阱，據以使具有上述阱的上述MOS被控制為高臨限值電壓、低漏電流狀態。
  13. 如申請專利範圍第10項之半導體積體電路，其中，於上述內藏SRAM之上述MOS之源極被供給動作電壓，相對於上述MOS電路之上述MOS之上述源極被供給的上述動作電壓，被供給至上述阱的上述MOS基板偏壓係被設為順偏壓，設為較上述動作電壓低位準的上述MOS基板偏壓，係被供給至上述阱，據以使具有上述阱的上述MOS被控制為低臨限值電壓、高漏電流狀態。
  14. 如申請專利範圍第10項之半導體積體電路，其中，於晶片內部包含：感測電路，用於感測上述內藏SRAM之上述MOS的漏電流特性；及控制單元；上述控制單元，在測定之上述MOS的漏電流比較過去值變化為特定之容許範圍以上時，係將新的控制資訊儲存於上述控制記憶體。
  15. 如申請專利範圍第10項之半導體積體電路，其中，上述內藏SRAM之上述多數MOS，係SOI構造的MOS； 上述多數MOS之源極與汲極，係形成於上述SOI構造之絕緣膜之上之矽；上述多數MOS之上述阱，係形成於上述SOI構造之上述絕緣膜之下的矽基板中。
  16. 一種半導體積體電路之製造方法，係包含準備晶圓之步驟者，該晶圓為包含：含有CMOS內藏SRAM、控制開關、及控制記憶體的半導體積體電路之晶片者；其特徵為：於上述CMOS內藏SRAM之至少資訊保持動作、寫入動作與讀出動作之其中任一主動模態中，上述控制開關，係對上述CMOS內藏SRAM之PMOS之N阱與NMOS之P阱，分別供給PMOS基板偏壓與NMOS基板偏壓，上述控制記憶體，係非揮發性記憶體，係將控制資訊以非揮發性儲存者，該控制資訊用於表示：至少於上述主動模態之間，是否由上述控制開關對上述CMOS內藏SRAM之上述PMOS之上述N阱與上述NMOS之上述P阱，分別供給上述PMOS基板偏壓與上述NMOS基板偏壓；包含：測定步驟，用於測定上述CMOS內藏SRAM之上述PMOS與上述NMOS之至少其中一方之臨限值電壓；判斷步驟，用於判斷上述測定之上述臨限值電壓是否低於目標；及 儲存步驟，以上述判斷結果作為上述控制資訊而以非揮發性儲存於上述控制記憶體。
  17. 一種半導體積體電路之製造方法，係包含準備晶圓之步驟者，該晶圓為包含：含有CMOS內藏SRAM、控制開關、及控制記憶體的半導體積體電路之晶片者；其特徵為：於上述CMOS內藏SRAM之至少資訊保持動作、寫入動作與讀出動作之其中任一主動模態中，上述控制開關，係對上述CMOS內藏SRAM之PMOS之N阱與NMOS之P阱，分別供給PMOS基板偏壓與NMOS基板偏壓，上述控制記憶體，係非揮發性記憶體，係將控制資訊以非揮發性儲存者，該控制資訊用於表示：至少於上述主動模態之間，是否由上述控制開關對上述CMOS內藏SRAM之上述PMOS之上述N阱與上述NMOS之上述P阱，分別供給上述PMOS基板偏壓與上述NMOS基板偏壓；包含：測定步驟，用於測定上述CMOS內藏SRAM之上述PMOS之臨限值電壓；測定步驟，用於測定上述CMOS內藏SRAM之上述NMOS之臨限值電壓；上述製造方法包含：判斷步驟，用於判斷上述測定之上述PMOS之上述臨 限值電壓是否低於目標；判斷步驟，用於判斷上述測定之上述NMOS之上述臨限值電壓是否低於目標；儲存步驟，以上述PMOS之上述判斷結果作為上述控制資訊而以非揮發性儲存於上述控制記憶體；及儲存步驟，以上述NMOS之上述判斷結果作為上述控制資訊而以非揮發性儲存於上述控制記憶體。
  18. 一種半導體積體電路，係於晶片內部含有：具備複數個記憶格之內藏SRAM，該記憶格係分別包含：一對驅動NMOS、一對負荷PMOS、及一對傳送NMOS；控制開關，係於上述內藏SRAM對構成複數個PMOS及NMOS的複數個MOS之阱供給基板偏壓；用於儲存控制資訊的控制記憶體，該控制資訊係用於表示至少在資訊保持動作、寫入動作與讀出動作之其中任一主動模態中，是否由上述控制開關對上述內藏SRAM之上述複數個MOS之上述阱供給上述MOS基板偏壓；感測電路，用於感測上述內藏SRAM之上述MOS之漏電流特性；及控制單元；上述控制記憶體為非揮發性記憶體；上述內藏SRAM之上述MOS之臨限值電壓為低或高之辨識資訊，係可以被儲存於上述控制記憶體之上述非揮發性記憶體； 上述控制單元，為個別測定NMOS與PMOS之臨限值電壓，係藉由個別控制上述內藏SRAM之源極電壓與接地電壓，來檢測漏電流特性。
  19. 如申請專利範圍第18項之半導體積體電路，其中上述控制單元，當所測定之上述MOS之漏電流和過去之值比較變化為特定之容許範圍以上時，係將新的控制資訊儲存於上述控制記憶體。
  20. 如申請專利範圍第18項之半導體積體電路，其中動作電壓被供給至上述內藏SRAM之上述MOS之源極；另包含：電壓產生部，用於產生位準較上述動作電壓大的上述MOS基板偏壓。
  21. 如申請專利範圍第18項之半導體積體電路，其中動作電壓被供給至上述內藏SRAM之上述MOS之源極；相對於被供給至上述內藏SRAM之上述MOS之上述源極的動作電壓，被供給至上述阱的上述MOS基板偏壓係被設定為逆偏壓；藉由位準設定為較上述動作電壓大的上述MOS基板偏壓被供給至上述阱，使具有上述阱之上述MOS被控制成為高臨限值電壓、低漏電流之狀態。
  22. 如申請專利範圍第18項之半導體積體電路，其中動作電壓被供給至上述內藏SRAM之上述MOS之源極； 相對於被供給至上述MOS電路之上述MOS之上述源極的上述動作電壓，被供給至上述阱的上述MOS基板偏壓係被設定為順偏壓；藉由位準設定為較上述動作電壓小的上述MOS基板偏壓被供給至上述阱，使具有上述阱之上述MOS被控制成為低臨限值電壓、高漏電流之狀態。
  23. 如申請專利範圍第18項之半導體積體電路，其中上述內藏SRAM之上述複數個MOS為SOI構造之MOS；上述複數個MOS之源極與汲極，係被形成於上述SOI構造之絕緣膜之上之矽上；上述複數個MOS之上述阱，係被形成於上述SOI構造之上述絕緣膜之下之矽基板中。
  24. 一種半導體積體電路，其特徵為包含：具備複數個記憶格之CMOS內藏SRAM，該記憶格係分別含有：一對驅動NMOS，一對負荷PMOS，及一對傳送NMOS；內藏SRAM用控制開關，至少於資訊保持動作、寫入動作與讀出動作之其中任一主動模態中，對上述CMOS內藏SRAM之多數PMOS之N阱與多數NMOS之P阱，分別供給PMOS基板偏壓與NMOS基板偏壓；及內藏SRAM用控制記憶體，其儲存有內藏SRAM用控制資訊，用於表示：是否由上述內藏SRAM用控制開關對上述CMOS內藏SRAM之上述多數PMOS之上述N阱 與上述多數NMOS之上述P阱，分別供給上述PMOS基板偏壓與上述NMOS基板偏壓；複數個接觸部係分別被形成於基板偏壓供給格之複數個N阱，上述基板偏壓供給格之各別之N阱，係介由複數個接觸部被電氣耦合於PMOS基板偏壓。
  25. 如申請專利範圍第24項之半導體積體電路，其中，上述控制記憶體為非揮發性記憶體，上述CMOS內藏SRAM之上述PMOS與上述NMOS之其中至少一方之臨限值電壓為低或高的辨識資訊，係可以儲存於上述控制記憶體之上述非揮發性記憶體。
  26. 如申請專利範圍第25項之半導體積體電路，其中，於上述CMOS內藏SRAM之上述PMOS之源極，係被供給第1動作電壓，於上述驅動NMOS之源極，係被供給第2動作電壓，包含有：第1電壓產生部，用於產生較上述第1動作電壓為高位準的上述PMOS基板偏壓；及第2電壓產生部，用於產生較上述第2動作電壓為低位準的上述NMOS基板偏壓。
  27. 如申請專利範圍第25項之半導體積體電路，其中，於上述CMOS內藏SRAM之上述PMOS之源極被供給第1動作電壓，於上述驅動NMOS之源極被供給第2動 作電壓，相對於上述CMOS內藏SRAM之上述PMOS之上述源極被供給的上述第1動作電壓，被供給至上述N阱的上述PMOS基板偏壓係被設為逆偏壓，相對於上述CMOS內藏SRAM之上述NMOS之上述源極被供給的上述第2動作電壓，被供給至上述P阱的上述NMOS基板偏壓係被設為逆偏壓，設為較上述第1動作電壓高位準的上述PMOS基板偏壓，係被供給至上述N阱，據以使具有上述N阱的上述PMOS被控制為高臨限值電壓、低漏電流狀態，設為較上述第2動作電壓低位準的上述NMOS基板偏壓，係被供給至上述P阱，據以使具有上述P阱的上述NMOS被控制為高臨限值電壓、低漏電流狀態。
  28. 如申請專利範圍第25項之半導體積體電路，其中，於上述CMOS內藏SRAM之上述PMOS之源極被供給第1動作電壓，於上述驅動NMOS之源極被供給第2動作電壓，相對於上述CMOS內藏SRAM之上述PMOS之上述源極被供給的上述第1動作電壓，被供給至上述N阱的上述PMOS基板偏壓係被設為順偏壓，相對於上述CMOS內藏SRAM之上述NMOS之上述源極被供給的上述第2動作電壓，被供給至上述P阱的上述NMOS基板偏壓係被設為順偏壓， 設為較上述第1動作電壓低位準的上述PMOS基板偏壓，係被供給至上述N阱，據以使具有上述N阱的上述PMOS被控制為低臨限值電壓、高漏電流狀態，設為較上述第2動作電壓高位準的上述NMOS基板偏壓，係被供給至上述P阱，據以使具有上述P阱的上述NMOS被控制為低臨限值電壓、高漏電流狀態。
  29. 如申請專利範圍第25項之半導體積體電路，其中，上述控制開關包含：第1控制開關，用於對上述CMOS內藏SRAM之上述PMOS之上述N阱供給上述PMOS基板偏壓；及第2控制開關，用於對上述CMOS內藏SRAM之上述NMOS之上述P阱供給上述NMOS基板偏壓；上述控制記憶體包含：第1控制記憶體，其儲存第1控制資訊，用於表示：至少於上述主動模態之間，是否由上述第1控制開關對上述CMOS內藏SRAM之上述PMOS之上述N阱，供給上述PMOS基板偏壓；及第2控制記憶體，其儲存第2控制資訊，用於表示：至少於上述主動模態之間，是否由上述第2控制開關對上述CMOS內藏SRAM之上述NMOS之上述P阱，供給上述NMOS基板偏壓。
  30. 如申請專利範圍第25項之半導體積體電路，其中，於晶片內部包含：第1感測電路，用於感測上述 CMOS內藏SRAM之上述PMOS的漏電流特性；及第2感測電路，用於感測上述CMOS內藏SRAM之上述NMOS的漏電流特性；及控制單元；上述控制單元，在所測定之上述PMOS與上述NMOS的漏電流，和過去之值比較而變化為特定之容許範圍以上時，係將新的控制資訊儲存於上述控制記憶體。
  31. 如申請專利範圍第25項之半導體積體電路，其中，上述CMOS內藏SRAM之上述多數PMOS，係SOI構造的PMOS；上述CMOS內藏SRAM之上述多數NMOS，係SOI構造的NMOS；上述多數PMOS之源極與汲極、及上述多數NMOS之源極與汲極，係形成於上述SOI構造之絕緣膜之上之矽之上；上述多數PMOS之上述N阱及上述多數NMOS之上述P阱，係形成於上述SOI構造之上述絕緣膜之下的矽基板中。
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