JP2002170392A

JP2002170392A - 半導体集積回路装置

Info

Publication number: JP2002170392A
Application number: JP2000366497A
Authority: JP
Inventors: Toshinori Harada; 敏典原田
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2000-12-01
Filing date: 2000-12-01
Publication date: 2002-06-14

Abstract

(57)【要約】【課題】ブロックあたりのワード線数単位を変更する
ことなく、ゲートデコーダ数をメインデコーダ数と同程
度にし、レイアウト面積を低減する。【解決手段】フラッシュメモリのメインデコーダ部６
は、電源ＳｉＰを出力する電源出力部、制御信号ＳｉＤ
１，ＳｉＤ２，ＳｉＳ１，ＳｉＳ２を出力する制御信号
出力部、および電源ＳｉＮ１，ＳｉＮ２を出力する電源
出力部から構成されている。これら電源、制御信号によ
って、メインデコーダ部６はワード線ＷＬの選択の際に
それぞれのサブデコーダ部８ａ、８ｂを個別に制御し、
かつゲートデコーダ１４ａ，１４ｂによって、サブデコ
ーダ部８ａ，８ｂにおける任意のインバータＩｖを選択
する。これにより、メインデコーダ部６のメインデコー
ダ数とゲートデコーダ部１４ａ，１４ｂのゲートデコー
ダ数とを同じ程度にでき、半導体チップのレイアウト面
積を大幅に小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の小型化技術に関し、特に、フラッシュメモリにおけ
る半導体チップのレイアウト面積の低減に適用して有効
な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、電
気的に書込みおよび消去が可能な不揮発性メモリの１つ
としてフラッシュメモリがある。フラッシュメモリにお
いては、書き込み、消去ともトンネル電流を用いて浮遊
ゲートの電荷放出、注入を行う、いわゆるＡＮＤ形のメ
モリセル構成が知られている。

【０００３】このフラッシュメモリは、ワードデコーダ
回路の高速化を図るために、複数のブロックに分割され
たメモリセルアレイのうち、任意のブロックを選択する
メインデコーダ、選択されたブロック内の特定のワード
線を選択するゲートデコーダ、ならびにサブデコーダと
に階層化されたものがある。

【０００４】また、分割されたブロックが、たとえば、
１２８ワード単位からなる場合、ゲートデコーダも１２
８個のインバータから構成されている。よって、メモリ
容量が２５６Ｍバイトのフラッシュメモリでは、メイン
デコーダが１２８個、ゲートデコーダも１２８個設けら
れている構成となる。

【０００５】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アド
バンストエレクトロニクスＩ−９超ＬＳＩメモリ」
Ｐ２３〜Ｐ２８があり、この文献には、不揮発性メモリ
の構造などが記載されている。

【０００６】

【発明が解決しようとする課題】ところが、上記のよう
なフラッシュメモリでは、次のような問題点があること
が本発明者により見い出された。

【０００７】近年、フラッシュメモリなどにおいてはメ
モリの大容量化が進んでおり、その大容量化が進むに伴
い、メモリセルアレイのブロック数が増加するために該
ブロックに対応して設けられるメインデコーダも増加す
る傾向にある。

【０００８】たとえば、メモリ容量が５１２Ｍバイトの
フラッシュメモリの場合、共通して用いることができる
ゲートデコーダは１２８個のままであるが、メインデコ
ーダは２５６個になってしまうことになり、ゲートデコ
ーダよりもレイアウト面積の大きいメインデコーダが増
加してしまうことによって半導体チップが大型化してし
まうという問題がある。

【０００９】また、個々のブロックにおけるワード線数
を増加させることによってメインデコーダを少なくする
ことも考えられるが、この場合、書き込みのドレインデ
ィスターブ時間の増加によるメモリセルにおけるしきい
値のばらつきが増加してしまうことになる。

【００１０】本発明の目的は、ブロックあたりのワード
線数単位を変更することなく、ゲートデコーダ数をメイ
ンデコーダ数と同程度にすることにより、半導体チップ
のレイアウト面積を大幅に小さくすることのできる半導
体集積回路装置を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１３】すなわち、本発明の半導体集積回路装置
は、電気的に書込、消去可能な複数のメモリセルと、各
々のメモリセルの行を選択するゲートデコーダ、および
インバータから構成されるサブデコーダからなり、複数
のメモリセルを任意に分割したメモリセルアレイ毎に設
けられた２つ以上のロウサブデコーダと、ロウアドレス
信号をデコードし、それら２つ以上のロウサブデコーダ
に対して制御信号を出力するロウメインデコーダとを有
し、該ロウメインデコーダは、２つ以上のロウサブデコ
ーダのうち、ある１つのロウサブデコーダを選択し、選
択したロウサブデコーダを個別に動作制御する動作制御
手段を備え、該ロウメインデコーダの動作制御手段に選
択されたサブデコーダのある１つのインバータを、ゲー
トデコーダによって選択して駆動させるものである。

【００１４】また、本発明の半導体集積回路装置は、電
気的に書込、消去可能な複数のメモリセルと、各々のメ
モリセルの行を選択するゲートデコーダ、およびインバ
ータから構成されるサブデコーダからなり、複数のメモ
リセルを任意に分割したメモリセルアレイ毎に設けられ
た２つ以上のロウサブデコーダと、ロウアドレス信号を
デコードし、それら２つ以上のロウサブデコーダに対し
て制御信号を出力するロウメインデコーダとを有し、該
ロウメインデコーダは、サブデコーダにおけるインバー
タに供給する動作電源電圧を、個々のサブデコーダ毎に
個別に出力制御する電源出力制御部と、メモリセルのソ
ースが共通接続された第１ローカルデータ線とグローバ
ルデータ線とを接続する第１スイッチングトランジスタ
を、メモリセルアレイ毎に個別に動作制御する第１制御
信号を出力する第１制御信号出力部と、メモリセルのド
レインが共通接続された第２ローカルデータ線と基準電
位とを接続する第２スイッチングトランジスタを、メモ
リセルアレイ毎に個別に動作制御する第２制御信号を出
力する第２制御信号出力部とを備え、ゲートデコーダに
より、ロウメインデコーダに選択されたサブデコーダの
ある１つのインバータを選択して駆動させるものであ
る。

【００１５】さらに、本発明の半導体集積回路装置は、
電気的に書込、消去可能な複数のメモリセルからなる２
つ以上のバンクと、各々のメモリセルの行を選択するゲ
ートデコーダ、およびインバータから構成されるサブデ
コーダからなるロウサブデコーダと、ロウアドレス信号
をデコードし、２つ以上のロウサブデコーダに対して制
御信号を出力するロウメインデコーダとを有し、該ロウ
メインデコーダは、サブデコーダにおけるインバータに
供給する動作電源電圧を、個々のサブデコーダ毎に個別
に出力制御する電源出力制御部と、メモリセルのソース
が共通接続された第１ローカルデータ線とグローバルデ
ータ線とを接続する第１スイッチングトランジスタを、
メモリセルアレイ毎に個別に動作制御する第１制御信号
を出力する第１制御信号出力部と、メモリセルのドレイ
ンが共通接続された第２ローカルデータ線と基準電位と
を接続する第２スイッチングトランジスタを、メモリセ
ルアレイ毎に個別に動作制御する第２制御信号を出力す
る第２制御信号出力部とを備え、該ゲートデコーダがバ
ンク毎にそれぞれ分割して設けられ、ゲートデコーダに
より、ロウメインデコーダに選択されたサブデコーダの
ある１つのインバータを選択して駆動させるものであ
る。

【００１６】また、本発明の半導体集積回路装置は、電
気的に書込、消去可能な複数のメモリセルからなる２つ
のバンクと、各メモリセルの行を選択するゲートデコー
ダ、およびインバータから構成されるサブデコーダから
なるロウサブデコーダと、ロウアドレス信号をデコード
し、２つ以上のロウサブデコーダに対して制御信号を出
力するロウメインデコーダとを有し、該ロウメインデコ
ーダが、２つのバンクの間に配置され、かつサブデコー
ダにおけるインバータに供給する動作電源電圧を、個々
のサブデコーダ毎に出力制御する電源出力制御部と、メ
モリセルのソースが共通接続された第１ローカルデータ
線とグローバルデータ線とを接続する第１スイッチング
トランジスタを、メモリセルアレイ毎に個別に動作制御
する第１制御信号を出力する第１制御信号出力部と、メ
モリセルのドレインが共通接続された第２ローカルデー
タ線と基準電位とを接続する第２スイッチングトランジ
スタを、メモリセルアレイ毎に個別に動作制御する第２
制御信号を出力する第２制御信号出力部とを備え、ゲー
トデコーダが、前記バンク毎にそれぞれ分割して設けら
れ、ゲートデコーダにより、ロウメインデコーダに選択
されたサブデコーダのある１つのインバータを選択して
駆動させるものである。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１８】図１は、本発明の一実施の形態によるフラ
ッシュメモリのＸ系回路におけるブロック図、図２は、
図１のフラッシュメモリに設けられたサブデコーダ部、
およびその周辺の回路図、図３（ａ）〜（ｃ）は、図１
のフラッシュメモリに設けられたメインデコーダ部の回
路図、図４は、図１のフラッシュメモリにおける書き込
みディスターブの回避例を示した説明図、図５は、図１
のフラッシュメモリの読み出し動作におけるタイミング
チャート、図６は、図１のフラッシュメモリの書き込み
動作におけるタイミングチャート、図７は、図１のフラ
ッシュメモリの消去動作におけるタイミングチャート、
図８は、図１のフラッシュメモリの読み出し動作、書き
込み動作、および消去動作におけるタイミングチャート
である。

【００１９】本実施の形態において、フラッシュメモリ
１は、たとえば、ＡＮＤ形のメモリセルからなる。この
フラッシュメモリ１におけるＸ系回路のレイアウト構成
は、図１に示すように、複数のブロックに分割されたメ
モリセルアレイ２〜５、メインデコーダ部（動作制御手
段、ロウメインデコーダ）６，７、サブデコーダ部（ロ
ウサブデコーダ、サブデコーダ）８〜１３、ゲートデコ
ーダ部（ロウサブデコーダ、ゲートデコーダ）１４，１
５、ならびにセンスラッチ１６，１７から構成されてい
る。

【００２０】メモリセルアレイ２〜５には、２ビットの
データを記憶するメモリセルＳがマトリクス状に配置さ
れ、同一行のメモリセルＳのコントロールゲートには共
通のワード線ＷＬが接続可能とされており、同一列のメ
モリセルＳのドレインには共通のデータ線が接続可能と
されている。

【００２１】また、各メモリセルアレイ２〜５の両側、
ならびに中央部には、サブデコーダ部８〜１３がそれぞ
れ配置されており、図中のメモリセルアレイ２，４の左
側に位置するサブデコーダ部８，１１の左側には、メイ
ンデコーダ部６，７がそれぞれ設けられている。

【００２２】さらに、メインデコーダ部６，７の左側に
は、ゲートデコーダ部１４，１５がそれぞれ設けられて
おり、メモリセルアレイ２とメモリセルアレイ４との
間、およびメモリセルアレイ３とメモリセルアレイ５と
の間には、センスラッチ１６，１７がそれぞれ設けられ
ている。

【００２３】メインデコーダ部６，７は、メモリセルア
レイ２〜５における任意のブロックを選択し、サブデコ
ーダ部８〜１３、およびゲートデコーダ部１４，１５
は、該メインデコーダ部６，７によって選択されたブロ
ック内の特定のワード線を選択する。センスラッチ１
６，１７は、データ線の読み出し信号を増幅、およびラ
ッチする。

【００２４】さらに、サブデコーダ部８（〜１３）の回
路構成、およびその周辺回路の接続構成について、図２
を用いて説明する。

【００２５】ここでは、メモリセルアレイ２（，３）が
２つのブロックＢ１，Ｂ２に分割され、それら分割され
たブロックＢ１，Ｂ２が、１２８ワード線（１２８個の
メモリセル）単位からそれぞれ構成されているものとす
る。

【００２６】サブデコーダ部８（〜１３）においても、
ブロックＢ１，Ｂ２に対応するように１２８個のサブデ
コーダからなるサブデコーダ部８ａ，８ｂが設けられて
おり、これら２つのサブデコーダ部８ａ，８ｂを１つの
メインデコーダ部６が制御している。よって、メインデ
コーダ部６には、２５６個のメインデコーダが設けられ
ている。

【００２７】さらに、ゲートデコーダ部１４（，１５）
においても、サブデコーダ部８ａ，８ｂに対応するよう
に、それぞれ１２８個のゲートデコーダからなるゲート
デコーダ部１４ａ，１４ｂから構成されており、これら
ゲートデコーダ数は合わせて２５６個となっている。

【００２８】サブデコーダ部８ａ，８ｂは、Ｐチャネル
ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ）のトランジスタＴ１とＮチャネルＭＯＳのトラ
ンジスタＴ２とが直列接続されたＣＭＯＳ（Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙＭＯＳ）構成からなる複数のインバ
ータＩｖからなり、前述したように１２８個のインバー
タＩｖがそれぞれ設けられている。

【００２９】サブデコーダ部８ａ，８ｂのインバータＩ
ｖにおけるトランジスタＴ１の一方の接続部には、メイ
ンデコーダ部６から出力される電源（動作電源電圧）Ｓ
ｉＰが供給されるように共通して接続されている。

【００３０】また、サブデコーダ部８ａのインバータＩ
ｖにおけるトランジスタＴ２の他方の接続部には、メイ
ンデコーダ部６から出力される電源（動作電源電圧）Ｓ
ｉＮ１が供給されるように接続されている。

【００３１】サブデコーダ部８ｂのインバータＩｖにお
けるトランジスタＴ２の他方の接続部には、メインデコ
ーダ部６から出力される電源（動作電源電圧）ＳｉＮ２
が供給されるように接続されている。

【００３２】電源ＳｉＰは、サブデコーダ部８ａにおけ
るインバータＩｖのトランジスタＴ１への共通した電源
である。電源ＳｉＮ１は、サブデコーダ部８ａにおける
インバータＩｖのトランジスタＴ２への電源であり、電
源ＳｉＮ２は、サブデコーダ部８ｂにおけるインバータ
ＩｖのトランジスタＴ２への電源である。これらメイン
デコーダ部６の電源ＳｉＮ１，ＳｉＮ２によって、サブ
デコーダ部８ａ，８ｂは、独立してそれぞれ動作制御さ
れることになる。

【００３３】また、それぞれのブロックＢ１，Ｂ２に
は、各メモリセルＳのソースを共通接続するローカルデ
ータ線（第１ローカルデータ線）ＬＤＬＤ１，ＬＤＬＤ
２、および各メモリセルＳのドレインを共通接続するロ
ーカルデータ線（第２ローカルデータ線）ＬＤＬＳ１，
ＬＤＬＳ２がそれぞれ設けられている。

【００３４】ローカルデータ線ＬＤＬＤ１，ＬＤＬＤ２
は、制御信号（第１制御信号）ＳｉＤ１，ＳｉＤ２によ
ってそれぞれ制御されるブロック選択用のトランジスタ
ＳＴ１を介してグローバルデータ線ＧＤＬに接続され
る。

【００３５】さらに、ローカルデータ線ＬＤＬＳ１，Ｌ
ＤＬＳ２は、制御信号（第２制御信号）ＳｉＳ１，Ｓｉ
Ｓ２でそれぞれ制御されるブロック選択用のトランジス
タＳＴ２を介して基準電位Ｖ_SSに接続される。

【００３６】さらに、インバータＩｖの入力部には、ゲ
ートデコーダ部１４に接続されたゲート信号線ＳＧｊが
接続されており、このゲート信号線ＳＧｊを介してワー
ド線選択用のゲート信号が入力される。

【００３７】ゲートデコーダ部１４のゲート信号線ＳＧ
ｊは、サブデコーダ８ａ，８ｂに対してそれぞれ１２８
本の信号線が設けられてことになるので、ここでは、ゲ
ート信号線ＳＧｊが合わせて２５６本となる。

【００３８】また、インバータＩｖの出力部には、ワー
ド線ＷＬにそれぞれ接続されており、メモリセルＳのコ
ントロールゲートに接続され、ワード線選択用の信号と
なる。

【００３９】さらに、メインデコーダ部６（，７）の回
路構成について図３（ａ）〜（ｃ）を用いて説明する。

【００４０】メインデコーダ部６は、電源ＳｉＰを出力
する電源出力部（電源出力制御部）６ａ、制御信号Ｓｉ
Ｄ１，ＳｉＤ２，ＳｉＳ１，ＳｉＳ２を出力する制御信
号出力部（第１、第２制御信号出力部）６ｂ、および電
源ＳｉＮ１，ＳｉＮ２を出力する電源出力部（電源出力
制御部）６ｃから構成されている。

【００４１】電源出力部６ａは、図３（ａ）に示すよう
に、否定論理積回路１８，１９、ＰチャネルＭＯＳのト
ランジスタ２０〜２２、ＮチャネルＭＯＳのトランジス
タ２３〜２７、ならびにインバータ２８，２９から構成
されている。

【００４２】否定論理積回路１８，１９の一方の入力部
には、どのメインデコーダが選択されたかを示すメイン
アドレス信号がそれぞれ入力され、否定論理積回路１８
の他方の入力部には書き込みバイアス信号が入力され
る。メインアドレス信号はハイレベルで選択となり、書
き込みバイアス信号はハイレベルでアクティブとなる。

【００４３】また、否定論理積回路１８の出力部には、
トランジスタ２３のゲート、およびインバータ２８の入
力部がそれぞれ接続されている。インバータ２８の出力
部には、トランジスタ２４のゲートが接続されている。

【００４４】さらに、否定論理積回路１９の他方の入力
部には、読み出しベリファイ信号が入力される。この読
み出しベリファイ信号はハイレベルでアクティブとな
る。この否定論理積回路１９の出力部には、インバータ
２９の入力部、ならびにトランジスタ２６のゲートがそ
れぞれ接続されている。

【００４５】トランジスタ２０〜２２の一方の接続部に
は、内部電源回路によって生成される電源Ｖ_WWがそれぞ
れ供給されている。電源Ｖ_WWは、書き込み時には約１７
Ｖ程度の電圧となり、それ以外は約７Ｖ程度の電圧とな
る。

【００４６】トランジスタ２０のゲートには、トランジ
スタ２１の他方の接続部、トランジスタ２４の一方の接
続部、およびトランジスタ２２，２５のゲートがそれぞ
れ接続されている。

【００４７】トランジスタ２１のゲートには、トランジ
スタ２０の他方の接続部、トランジスタ２３の一方の接
続部がそれぞれ接続されている。トランジスタ２３，２
４の他方の接続部には基準電位Ｖ_SSが接続されている。

【００４８】トランジスタ２２の他方の接続部には、ト
ランジスタ２５の一方の接続部が接続されており、この
トランジスタ２２の他方の接続部から電源ＳｉＰが出力
される。

【００４９】トランジスタ２５の他方の接続部には、ト
ランジスタ２６，２７の一方の接続部が接続されてお
り、該トランジスタ２６の他方の接続部には基準電位Ｖ
_SSが接続されている。

【００５０】トランジスタ２７のゲートには、インバー
タ２９の出力部が接続されており、該トランジスタ２７
の他方の接続部には、同じく内部電源回路によって生成
される電源Ｖ_SWが供給されている。電源Ｖ_SWは、読み出
し時に約３Ｖ程度、書き込みベリファイ時は約４Ｖ程
度、それ以外に場合には基準電位Ｖ_SSレベルとなる。

【００５１】また、制御信号出力部６ｂは、図３（ｂ）
に示すように、３入力の否定論理積回路３０〜３３、な
らびにインバータ３４〜３８から構成されている。否定
論理積回路３０〜３３の一方の入力部には、ハイレベル
で選択となるアドレス信号が入力され、否定論理積回路
３０，３１、インバータ３４の入力部には、どのブロッ
クが選択されたかを示すサブアドレス信号が入力され
る。

【００５２】インバータ３４の出力部には、否定論理積
回路３２，３３の他方の入力部が接続されている。否定
論理積回路３１，３３のさらに他方の入力には、ハイレ
ベルでアクティブとなる制御信号ＳｉＳが入力されてお
り、否定論理積回路３０，３２のさらに他方の入力に
は、ハイレベルでアクティブとなる制御信号ＳｉＤが入
力されている。

【００５３】さらに、否定論理積回路３０〜３３の出力
部には、インバータ３５〜３８の入力部がそれぞれ接続
されている。そして、これらインバータ３５〜３８の出
力部からは、制御信号ＳｉＤ１，ＳｉＤ２、ＳｉＳ１，
ＳｉＳ２がそれぞれ出力され、否定論理積回路３０〜３
３によって、サブアドレス信号で制御信号ＳｉＤ１，Ｓ
ｉＤ２、ＳｉＳ１，ＳｉＳ２を選択して出力できる。

【００５４】これら制御信号ＳｉＤ１，ＳｉＤ２、Ｓｉ
Ｓ１，ＳｉＳ２をブロックＢ１，Ｂ２毎に個別に選択制
御して出力することにより、選択されたワード線がある
ブロック以外のトランジスタＳＴ１，ＳＴ２をＯＦＦす
ることができ、メモリセルＳのドレインに電圧が印加さ
れることによるディスターブを防止することができる。

【００５５】また、電源出力部６ｃは、図３（ｃ）に示
すように、否定論理積回路３９，４０、インバータ４１
〜４３、ＰチャネルＭＯＳのトランジスタ４４，４５、
ＮチャネルＭＯＳのトランジスタ４６〜６１から構成さ
れている。

【００５６】インバータ４１、トランジスタ５０，５３
のゲートには、サブアドレス信号が入力されており、こ
のインバータ４１の出力部には、トランジスタ４８，５
５のゲートが接続されている。

【００５７】否定論理積回路３９，４０の一方の入力部
には、メインアドレス信号がそれぞれ入力されており、
該否定論理積回路３９の他方の入力部には、消去ベリフ
ァイ／書き込みバイアス信号が入力されている。

【００５８】否定論理積回路４０の他方の入力部には、
消去バイアス信号が入力されている。消去ベリファイ／
書き込みバイアス信号、および消去バイアス信号は、い
ずれもハイレベルでアクティブとなる。

【００５９】否定論理積回路３９の出力部には、インバ
ータ４２の入力部、およびトランジスタ６１のゲートが
それぞれ接続されている。インバータ４２の出力部に
は、トランジスタ４９，５１，５４，５６のゲートがそ
れぞれ接続されている。

【００６０】トランジスタ４８，５２，５３，６１の一
方の接続部には、基準電位Ｖ_SSがそれぞれ接続されてお
り、トランジスタ５０，５５の一方の接続部には電源Ｖ
_SWが供給されている。この電源Ｖ_SWは、書き込み時約４
Ｖ程度、消去ベリファイ時約２Ｖ程度、それ以外の場合
には基準電位Ｖ_SSレベルとなる。

【００６１】トランジスタ４８，５０，５３，５５の他
方の接続部には、トランジスタ４９，５１，５４，５６
の一方の接続部がそれぞれ接続されている。トランジス
タ４９，５１，６１の他方の接続部には、トランジスタ
５７の一方の接続部が接続されている。

【００６２】トランジスタ５２，５４，５６の他方の接
続部には、トランジスタ５９の一方の接続部が接続され
ている。そして、これらトランジスタ４８〜５６，６１
によって、サブアドレス信号で電源ＳｉＮ１，ＳｉＮ２
における電圧を基準電位Ｖ_SSレベルと電源Ｖ_SWとを選択
することができる。

【００６３】ＡＮＤ形のフラッシュメモリでは、読み出
し（書き込みベリファイ、消去ベリファイを含む）、書
き込みバイアス、消去バイアスによりワード線状態を制
御している。

【００６４】たとえば、読み出しでは、選択ワード線の
み正の低電圧（０Ｖ〜５Ｖ）、書き込みバイアスにおい
ては、選択ワード線のみ正の高電圧（１５Ｖ〜１７Ｖ）
で、かつ選択ワード線のあるブロック中の非選択ワード
線が正の低電圧（３Ｖ〜５Ｖ）、消去バイアスは選択ワ
ード線のみ負の高電圧（−１５Ｖ〜−１６Ｖ）である。

【００６５】このように、書き込みバイアス時の選択ワ
ード線のあるブロック中における非選択ワード線を正の
低電圧（３Ｖ〜５Ｖ）を制御する必要があるためにゲー
トデコーダ数をブロック単位である１２８より大きい２
５６にすると、選択ワード線のあるブロックに隣接する
ブロックのワード線に、選択ワード線のあるブロックに
おける非選択ワード線に正の低電圧（３Ｖ〜５Ｖ）が印
加される。

【００６６】よって、電源ＳｉＮ１，ＳｉＮ２を各ブロ
ックＢ１，Ｂ２において個別に制御することにより、図
４に示すように、非選択のブロックに不要な電圧が印加
され、ディスターブがかかることを防止することができ
る。

【００６７】否定論理積回路４０の出力部には、インバ
ータ４３の入力部、トランジスタ４４のゲートが接続さ
れており、該インバータ４３の出力部には、トランジス
タ４５のゲートが接続されている。

【００６８】トランジスタ４４，４５の一方の接続部に
は、約７Ｖ程度の電源が供給されている。トランジスタ
４４の他方の接続部には、トランジスタ４６の一方の接
続部、トランジスタ４７，５８，６０のゲートがそれぞ
れ接続されている。

【００６９】トランジスタ４５の他方の接続部には、ト
ランジスタ４７の一方の接続部、トランジスタ４６，５
７，５９のゲートがそれぞれ接続されている。トランジ
スタ５７，５９の他方の接続部には、トランジスタ５
８，６０の一方の接続部が接続されている。これらトラ
ンジスタ５７，５９の他方の接続部が電源ＳｉＮ１，Ｓ
ｉＮ２の出力部となる。

【００７０】トランジスタ４６，４７，５８，６０の他
方の接続部には、同じく内部電源回路によって生成され
る電源Ｖ_EWが供給されている。この電源Ｖ_EWは、消去時
に約−１６Ｖ程度、それ以外の場合には基準電位Ｖ_SSレ
ベルとなる。

【００７１】次に、フラッシュメモリ１における読み出
し動作、書き込み動作、および消去動作について、図１
〜図３、図５〜７のフローチャート、図８のタイミング
チャートを用いて説明する。

【００７２】ここで、図８においては、上方から下方に
かけて、ブロックＢ１の選択されたワード線ＷＬ−ＳＭ
−ＳＧ、ブロックＢ１の非選択のワード線ＷＬ−ＳＭ−
ＵＳＧ、ブロックＢ２の非選択のワード線ＷＬ−ＵＳＭ
−ＵＳＧ、メインデコーダ部６から出力される電源Ｓｉ
Ｐ、電源ＳｉＮ１、制御信号ＳｉＤ１、制御信号ＳｉＳ
１、電源ＳｉＮ２、制御信号ＳｉＤ２、制御信号ＳｉＳ
２、選択されたゲート信号線ＳＧｊ−Ｓ、非選択のゲー
ト信号線ＳＧｊ−ＵＳ、電源Ｖ_WW、電源Ｖ_EW、電源
Ｖ_SW、グローバルデータ線、ローカルデータ線ＬＤＬＤ
１、ローカルデータ線ＬＤＬＳ１、ローカルデータ線Ｌ
ＤＬＤ２、ローカルデータ線ＬＤＬＳ２、メインアドレ
ス信号、サブアドレス信号、書き込みバイアス信号、読
み出し／ベリファイ信号、消去バイアス信号、消去ベリ
ファイ／書き込みバイアス信号、制御信号ＳｉＤ、なら
びに制御信号ＳｉＳにおける信号タイミングをそれぞれ
示している。

【００７３】最初に読み出し動作について、図５を用い
て説明する。

【００７４】まず、読み出しコマンドが外部から入力さ
れると（ステップＳ１０１）、内部電源が立ち上がり
（ステップＳ１０２）、メインアドレス信号、サブアド
レス信号がそれぞれ立ち上がることによって（ステップ
Ｓ１０３）、図８の時間ｔ１に示すように、任意のゲー
トデコーダが確定し（ステップＳ１０４）、ゲート信号
線ＳＧｊ−Ｓが基準電位Ｖ_SSレベルとなる。

【００７５】その後、図８の時間ｔ２に示すように、メ
インデコーダ信号が立ち上がり、メインデコーダ部が確
定されて、３Ｖ（＝電源Ｖ_SW）の電源ＳｉＰが出力さ
れ、選択されたワード線ＷＬ−ＳＭ−ＳＧが３Ｖになる
（ステップＳ１０５）。

【００７６】そして、制御信号ＳｉＤ１，ＳｉＤ２，Ｓ
ｉＳ１，ＳｉＳ２を含むデータ線制御を行い、ローカル
データ線ＬＤＬＤ１，ＬＤＬＤ２、およびグローバルデ
ータ線ＧＤＬを１Ｖにチャージする（ステップＳ１０
６）。

【００７７】次に、メモリセルＳを通してデータ線電位
をディスチャージするメモリディスチャージ動作を行う
（ステップＳ１０７）。メモリセルＳのしきい値がワー
ド線より低い場合にはデータ線＝０Ｖとなり、高い場合
には１Ｖとなる。

【００７８】メモリディスチャージ動作の後、データ線
の状態（０Ｖ／１Ｖ）をセンスラッチ１６に取り込むセ
ンス動作を行い（ステップＳ１０８）、データ線ＬＤＬ
Ｄ１，ＬＤＬＤ２、ＧＤＬを基準電位Ｖ_SSにするデータ
線リセットを行う（ステップＳ１０９）。

【００７９】データ線のリセット後、図８の時間ｔ３に
示すようにメインデコーダ６から出力される電源ＳｉＰ
を基準電位Ｖ_SSにすることにより、ワード線ＷＬ−ＳＭ
−ＳＧを基準電位Ｖ_SSにした後（ステップＳ１１０）、
図８の時間ｔ４に示すように、ゲートデコーダ１４ｂを
リセットしてゲート信号線ＳＧｊ−Ｓを７Ｖとする（ス
テップＳ１１１）。

【００８０】その後、アドレス信号、内部電源が立ち下
がり（ステップＳ１１２、ステップＳ１１３）、センス
ラッチ１６内に取り込んだデータを外部出力し（ステッ
プＳ１１４）、読み出し動作が終了する。

【００８１】また、書き込み動作について、図６を用い
て説明する。

【００８２】読み出しコマンドが外部から入力されると
（ステップＳ２０１）、書き込みデータが入力され（ス
テップＳ２０２）、該書き込みデータがセンスラッチ１
６内に格納される。

【００８３】そして、内部電源が立ち上がると（ステッ
プＳ２０３）、メインアドレス信号、サブアドレス信号
がそれぞれ立ち上がり（ステップＳ２０４）、図８の時
間ｔ５に示すように、任意のゲートデコーダが確定し
（ステップＳ２０５）、図８の時間ｔ６に示すように、
ゲート信号線ＳＧｊ−Ｓが基準電位Ｖ_SSレベル、ゲート
信号線ＳＧｊ−ＵＳが１７Ｖ（＝電源Ｖ_WW）となる。

【００８４】メインデコーダ信号が立ち上がり、メイン
デコーダ部が確定されて、書き込みバイアス動作のため
にメインデコーダ部から出力される電源ＳｉＰが１７Ｖ
（＝電源Ｖ_WW）、電源ＳｉＮ１が４Ｖ（＝電源Ｖ_SW）と
なり、ワード線ＷＬ−ＳＭ−ＳＧが１７Ｖ、ワード線Ｗ
Ｌ−ＳＭ−ＵＳＧが４Ｖになる（ステップＳ２０６）。

【００８５】そして、データ線制御を行い、書き込みメ
モリセルＳのデータ線を基準電位Ｖ _SS、非書き込みメモ
リセルＳのデータ線を５Ｖにし（ステップＳ２０７）、
書き込みメモリセルＳのゲート電圧を１７Ｖ（＝電源Ｖ
_WW）、ドレイン／ソース電圧を基準電位Ｖ_SS、非書き込
みビットのメモリセルＳのゲート電圧を１７Ｖ（＝電源
Ｖ_WW）、ドレイン／ソース電圧を５Ｖとする書き込みバ
イアス動作を行う（ステップＳ２０８）。

【００８６】その後、データ線を基準電位Ｖ_SSにするデ
ータ線リセットを行い（ステップＳ２０９）、ベリファ
イ動作のため、図８の時間ｔ７に示すようにメインデコ
ーダ６から出力される電源ＳｉＰを４Ｖ（＝電源
Ｖ_SW）、電源ＳｉＮ１を基準電位Ｖ _SSにして、ワード線
ＷＬ−ＳＭ−ＳＧを４Ｖ、ワード線ＷＬ−ＳＭ−ＵＳＧ
を基準電位Ｖ_SSとする（ステップＳ２１０）。

【００８７】そして、メモリディスチャージ動作（ステ
ップＳ２１１）、センス動作（ステップＳ２１２）、デ
ータ線リセット（ステップＳ２１３）を行い、書き込み
が完了したか否かの判定を行う（ステップＳ２１４）。

【００８８】書き込みが終了していない場合には、ステ
ップＳ２０６の処理に戻る。書き込みが完了している際
には、図８の時間ｔ８に示すように、メインデコーダ６
の電源ＳｉＰを基準電位Ｖ_SSにして（ステップＳ２１
５）、図８の時間ｔ９に示すように、ゲートデコーダ１
４ｂをリセットしてゲート信号線ＳＧｊ−Ｓ，ＳＧＪ−
ＵＳを７Ｖとする（ステップＳ２１６）。

【００８９】その後、アドレス信号、内部電源が立ち下
がり（ステップＳ２１７、ステップＳ２１８）、読み込
み終了信号を外部出力して（ステップＳ２１９）、読み
込み動作が終了する。

【００９０】さらに、消去動作について、図７を用いて
説明する。

【００９１】消去コマンドが外部から入力されると（ス
テップＳ３０１）、内部電源、メインアドレス信号、サ
ブアドレス信号がそれぞれ立ち上がり（ステップＳ３０
２，ステップＳ３０３）、図８の時間ｔ１０に示すよう
に、任意のゲートデコーダが確定する（ステップＳ３０
４）。これによって、図８の時間ｔ１０に示すように、
ゲート信号線ＳＧｊ−Ｓが２Ｖ（＝電源Ｖ_SW）、ゲート
信号線ＳＧｊ−ＵＳが−１７Ｖ（＝電源Ｖ_EW）となる。

【００９２】そして、メインデコーダ信号を立ち上げ、
図８の時間ｔ１１に示すように、消去バイアス動作のた
めにメインデコーダ部の電源ＳｉＮ１を−１６Ｖ（＝電
源Ｖ _EW）とし、ワード線ＷＬ−ＳＭ−ＳＧを−１６Ｖと
する（ステップＳ３０５）。

【００９３】次に、メモリセルＳのゲートに−１６Ｖ
（＝電源Ｖ_EW）、ウェルに基準電位Ｖ _SSをそれぞれ印加
し、消去バイアス動作を行う（ステップＳ３０６）。そ
の後、ベリファイ動作のため、図８の時間ｔ１２に示す
ように、メインデコーダ６から出力される電源ＳｉＮ１
を２Ｖ（＝電源Ｖ_SW）にし、ワード線ＷＬ−ＳＭ−ＳＧ
を２Ｖにする（ステップＳ３０７）。

【００９４】そして、メモリディスチャージ動作（ステ
ップＳ３０８）、センス動作（ステップＳ３０９）、デ
ータ線リセット（ステップＳ３１０）をそれぞれ行い、
消去が完了したか否かの判定を行う（ステップＳ３１
１）。

【００９５】消去が終了していない場合には、ステップ
Ｓ３０５の処理に戻る。書き込みが完了している際に
は、図８の時間ｔ１３に示すように、メインデコーダ６
の電源ＳｉＮ１を基準電位Ｖ_SSにしてワード線ＷＬ−Ｓ
Ｍ−ＳＧを基準電位Ｖ_SSをとする（ステップＳ３１
２）。

【００９６】その後、図８の時間ｔ１４に示すように、
ゲートデコーダ１４ｂをリセットしてゲート信号線ＳＧ
ｊ−Ｓ，ＳＧｊ−ＵＳを７Ｖにすることによって（ステ
ップＳ３１３）、アドレス信号、内部電源が立ち下がり
（ステップＳ３１４、ステップＳ３１５）、消去終了信
号を外部出力し（ステップＳ３１６）、消去動作が終了
する。

【００９７】それにより、本実施の形態１によれば、各
ブロックのワード線数を増やすことなく、メインデコー
ダ部６，７に設けられるメインデコーダ数とゲートデコ
ーダ部１４，１５のゲートデコーダ数とを同じ程度にす
ることができるので、半導体チップのレイアウト面積を
大幅に小さくすることができる。

【００９８】また、本実施の形態におけるメインデコー
ダ部６，７を、たとえば、２バンク構成のフラッシュメ
モリ１ａに用いた場合のＸ系回路のレイアウト構成を図
９に示す。

【００９９】この場合、図９に示すように、バンクＢｋ
１において複数のブロックに分割されたメモリセルアレ
イ６２〜６５、バンクＢｋ２において複数のブロックに
分割されたメモリセルアレイ６６〜６９、メインデコー
ダ部７０，７１、サブデコーダ部７２〜８３、ゲートデ
コーダ部８４〜８７、ならびにセンスラッチ８８〜９１
から構成されている。

【０１００】各メモリセルアレイ６２〜６９の両側に
は、サブデコーダ部７２〜８３がそれぞれ配置されてお
り、図中のメモリセルアレイ６２，６４の左側に位置す
るサブデコーダ部７２，７５の左側には、メインデコー
ダ部７０，７１がそれぞれ設けられている。

【０１０１】さらに、メインデコーダ部７０，７１の左
側、および右端のサブデコーダ部８０，８３の右側に
は、ゲートデコーダ部８４〜８７がそれぞれ設けられて
おり、メモリセルアレイ６２，６４、メモリセルアレイ
６３，６５、メモリセルアレイ６６，６８、ならびにメ
モリセルアレイ６７，６９の間には、センスラッチ８８
〜９１がそれぞれ設けられている。

【０１０２】このように、それぞれのバンクＢｋ１，Ｂ
ｋ２に２つのゲートデコーダ部８４，８５とゲートデコ
ーダ部８６，８７とをそれぞれ設けることにより、図１
０に示すように、１つのサブデコーダを通過するゲート
信号線ＳＧｊを１２８本にすることができ、たとえば、
サブデコーダ面積がゲート信号線ＳＧｊで律則される場
合などにサブデコーダ面積を低減することができる。

【０１０３】さらに、図１１に示すように、メインデコ
ーダ部７０，７１をバンクＢｋ１，Ｂｋ２の間に配置す
ることによって、図１２に示すように、該メインデコー
ダ部７０，７１からそれぞれのバンクＢｋ１，Ｂｋ２に
出力される信号線の本数を少なくできる。

【０１０４】すなわち、バンクＢｋ１には、該バンクＢ
ｋ１に設けられたブロック選択用のトランジスタ（第１
スイッチングトランジスタ）ＳＴ３を選択する制御信号
ＳｉＤ１、トランジスタ（第２スイッチングトランジス
タ）ＳＴ４を選択する制御信号ＳｉＳ１、バンクＢｋ２
と共通に配線されるＳｉＰ、および電源ＳｉＮ１の４本
が配線され、バンクＢｋ２には、該バンクＢｋ２に設け
られたトランジスタ（第１スイッチングトランジスタ）
ＳＴ３を選択する制御信号ＳｉＤ２、トランジスタ（第
２スイッチングトランジスタ）ＳＴ４を選択する制御信
号ＳｉＳ２、前述した共通配線の電源ＳｉＰ、ならびに
電源ＳｉＮ１の４本が配線される。

【０１０５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１０６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１０７】（１）本発明によれば、ロウメインデコー
ダに動作制御手段を設けることによって、複数のメモリ
セルを任意に分割したメモリセルアレイにおけるワード
線数を増加させることなく、ロウメインデコーダのデコ
ーダ数とゲートデコーダのデコーダ数とを同じ程度にす
ることができる。

【０１０８】（２）また、本発明では、上記（１）によ
り、半導体チップのレイアウト面積を大幅に小さくする
ことができるので、半導体集積回路装置の小型化、およ
びコストダウンを実現することができる

【図面の簡単な説明】

【図１】本発明の一実施の形態によるフラッシュメモリ
のＸ系回路におけるブロック図である。

【図２】図１のフラッシュメモリに設けられたサブデコ
ーダ部、およびその周辺の回路図である。

【図３】（ａ）は、図１のフラッシュメモリのメインデ
コーダ部に設けられた電源出力部の回路図、（ｂ）は、
メインデコーダ部に設けられた制御信号出力部の回路
図、（ｃ）は、メインデコーダ部に設けられた電源出力
部の回路図である。

【図４】図１のフラッシュメモリにおける書き込みディ
スターブの回避例を示した説明図である。

【図５】図１のフラッシュメモリの読み出し動作におけ
るタイミングチャートである。

【図６】図１のフラッシュメモリの書き込み動作におけ
るタイミングチャートである。

【図７】図１のフラッシュメモリの消去動作におけるタ
イミングチャートである。

【図８】図１のフラッシュメモリの読み出し動作、書き
込み動作、および消去動作におけるタイミングチャート
である。

【図９】本発明の他の実施の形態によるフラッシュメモ
リのＸ系回路におけるブロック図である。

【図１０】図９のフラッシュメモリに設けられたサブデ
コーダ部、およびその周辺の回路図である。

【図１１】本発明の他の実施の形態によるフラッシュメ
モリのＸ系回路におけるブロック図である。

【図１２】図１１のフラッシュメモリに設けられたサブ
デコーダ部、およびその周辺の回路図である。

【符号の説明】

１フラッシュメモリ２〜５メモリセルアレイ６メインデコーダ部（動作制御手段、ロウメインデコ
ーダ）６ａ電源出力部（電源出力制御部）６ｂ制御信号出力部（第１、第２制御信号出力部）６ｃ電源出力部（電源出力制御部）７メインデコーダ部（動作制御手段、ロウメインデコ
ーダ）８サブデコーダ部（ロウサブデコーダ、サブデコー
ダ）８ａ，８ｂサブデコーダ部９〜１３サブデコーダ部（ロウサブデコーダ、サブデ
コーダ）１４，１５ゲートデコーダ部（ロウサブデコーダ、ゲ
ートデコーダ）１４ａ、１４ｂゲートデコーダ部１６，１７センスラッチ１８，１９否定論理積回路２０〜２７トランジスタ２８，２９インバータ３０〜３３否定論理積回路３４〜３８インバータ３９，４０否定論理積回路４１〜４３インバータ４４〜６１トランジスタ６２〜６９メモリセルアレイ７０，７１メインデコーダ部７２〜８３サブデコーダ部８４〜８７ゲートデコーダ部８８〜９１センスラッチＴ１，Ｔ２トランジスタＳＴ１，ＳＴ２トランジスタＳＴ３トランジスタ（第１スイッチングトランジス
タ）ＳＴ４トランジスタ（第２スイッチングトランジス
タ）ＩｖインバータＷＬワード線ＧＤＬグローバルデータ線ＬＤＬＤ１，ＬＤＬＤ２ローカルデータ線（第１ロー
カルデータ線）ＬＤＬＳ１，ＬＤＬＳ２ローカルデータ線（第２ロー
カルデータ線）Ｂ１，Ｂ２ブロックＳメモリセルＳＧｊゲート信号線Ｂｋ１，Ｂｋ２バンクＳｉＰ電源（動作電源電圧）ＳｉＮ１，ＳｉＮ２電源（動作電源電圧）ＳｉＤ１，ＳｉＤ２制御信号（第１制御信号）ＳｉＳ１，ＳｉＳ２制御信号（第２制御信号）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ３７１Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD03 AE00 5F001 AA01 AB02 AC01 AD53 AE02 AE03 AE08 5F083 EP02 EP22 EP79 ER02 ER19 GA09 KA03 5F101 BA01 BB02 BC01 BD34 BE02 BE05 BE07

Claims

【特許請求の範囲】

【請求項１】電気的に書込、消去可能な複数のメモリ
セルと、各々の前記メモリセルの行を選択するゲートデ
コーダ、およびインバータから構成されるサブデコーダ
からなり、前記複数のメモリセルを任意に分割したメモ
リセルアレイ毎に設けられた２つ以上のロウサブデコー
ダと、ロウアドレス信号をデコードし、前記２つ以上の
ロウサブデコーダに対して制御信号を出力するロウメイ
ンデコーダとを有する半導体集積回路装置であって、前記ロウメインデコーダは、前記２つ以上のロウサブデ
コーダのうち、ある１つのロウサブデコーダを選択し、
選択した前記ロウサブデコーダを個別に動作制御する動
作制御手段を備え、前記ロウメインデコーダの動作制御手段に選択されたサ
ブデコーダのある１つのインバータを、前記ゲートデコ
ーダによって選択して駆動させることを特徴とする半導
体集積回路装置。
【請求項２】電気的に書込、消去可能な複数のメモリ
セルと、各々の前記メモリセルの行を選択するゲートデ
コーダ、およびインバータから構成されるサブデコーダ
からなり、前記複数のメモリセルを任意に分割したメモ
リセルアレイ毎に設けられた２つ以上のロウサブデコー
ダと、ロウアドレス信号をデコードし、前記２つ以上の
ロウサブデコーダに対して制御信号を出力するロウメイ
ンデコーダとを有する半導体集積回路装置であって、前記ロウメインデコーダは、前記サブデコーダにおけるインバータに供給する動作電
源電圧を、前記サブデコーダ毎に個別に出力制御する電
源出力制御部と、前記メモリセルのソースが共通接続された第１ローカル
データ線とグローバルデータ線とを接続する第１スイッ
チングトランジスタを、前記メモリセルアレイ毎に個別
に動作制御する第１制御信号を出力する第１制御信号出
力部と、前記メモリセルのドレインが共通接続された第２ローカ
ルデータ線と基準電位とを接続する第２スイッチングト
ランジスタを、前記メモリセルアレイ毎に個別に動作制
御する第２制御信号を出力する第２制御信号出力部とを
備え、前記ゲートデコーダにより、前記ロウメインデコーダに
選択されたサブデコーダのある１つのインバータを選択
して駆動させることを特徴とする半導体集積回路装置。
【請求項３】電気的に書込、消去可能な複数のメモリ
セルからなる２つ以上のバンクと、各々の前記メモリセ
ルの行を選択するゲートデコーダ、およびインバータか
ら構成されるサブデコーダからなるロウサブデコーダ
と、ロウアドレス信号をデコードし、前記２つ以上のロ
ウサブデコーダに対して制御信号を出力するロウメイン
デコーダとを有する半導体集積回路装置であって、前記ロウメインデコーダは、前記サブデコーダにおけるインバータに供給する動作電
源電圧を、前記サブデコーダ毎に個別に出力制御する電
源出力制御部と、前記メモリセルのソースが共通接続さ
れた第１ローカルデータ線とグローバルデータ線とを接
続する第１スイッチングトランジスタを、前記メモリセ
ルアレイ毎に個別に動作制御する第１制御信号を出力す
る第１制御信号出力部と、前記メモリセルのドレインが
共通接続された第２ローカルデータ線と基準電位とを接
続する第２スイッチングトランジスタを、前記メモリセ
ルアレイ毎に個別に動作制御する第２制御信号を出力す
る第２制御信号出力部とを備え、前記ゲートデコーダが前記バンク毎にそれぞれ分割して
設けられ、前記ゲートデコーダにより、前記ロウメイン
デコーダに選択されたサブデコーダのある１つのインバ
ータを選択して駆動させることを特徴とする半導体集積
回路装置。
【請求項４】電気的に書込、消去可能な複数のメモリ
セルからなる２つのバンクと、各々の前記メモリセルの
行を選択するゲートデコーダ、およびインバータから構
成されるサブデコーダからなるロウサブデコーダと、ロ
ウアドレス信号をデコードし、前記２つ以上のロウサブ
デコーダに対して制御信号を出力するロウメインデコー
ダとを有する半導体集積回路装置であって、前記ロウメインデコーダが、前記２つのバンクの間に配
置され、かつ前記サブデコーダにおけるインバータに供給する動
作電源電圧を、前記サブデコーダ毎に個別に出力制御す
る電源出力制御部と、前記メモリセルのソースが共通接
続された第１ローカルデータ線とグローバルデータ線と
を接続する第１スイッチングトランジスタを、前記メモ
リセルアレイ毎に個別に動作制御する第１制御信号を出
力する第１制御信号出力部と、前記メモリセルのドレイ
ンが共通接続された第２ローカルデータ線と基準電位と
を接続する第２スイッチングトランジスタを、前記メモ
リセルアレイ毎に個別に動作制御する第２制御信号を出
力する第２制御信号出力部とを備え、前記ゲートデコーダが、前記バンク毎にそれぞれ分割し
て設けられ、前記ゲートデコーダにより、前記ロウメイ
ンデコーダに選択されたサブデコーダのある１つのイン
バータを選択して駆動させることを特徴とする半導体集
積回路装置。