CN101101923A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN101101923A
CN101101923A CNA2007100063424A CN200710006342A CN101101923A CN 101101923 A CN101101923 A CN 101101923A CN A2007100063424 A CNA2007100063424 A CN A2007100063424A CN 200710006342 A CN200710006342 A CN 200710006342A CN 101101923 A CN101101923 A CN 101101923A
Authority
CN
China
Prior art keywords
layer
emitter
semiconductor layer
semiconductor
zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007100063424A
Other languages
English (en)
Other versions
CN100550417C (zh
Inventor
幡手一成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN101101923A publication Critical patent/CN101101923A/zh
Application granted granted Critical
Publication of CN100550417C publication Critical patent/CN100550417C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

设于发射极电极(21)下部的n+发射极层(6)由以预定间隔配置的凸部(6b)和将这些凸部连接的本体部(6a)构成。在凸部区域中,与发射极电极相接触并以高于p基极层(5)的高浓度至少在发射极层的下方设置p+层(20)。能够改善横式结构的功率晶体管中抗寄生闸流管闭锁的能力,并能够缩短断开时间。

Description

半导体装置
技术领域
[0001]
本发明涉及半导体功率器件,特别是绝缘栅极型双极晶体管(IGBT)或功率MOSFET(绝缘栅极型场效应晶体管)等的半导体装置。更具体地说,本发明涉及用以改善功率器件的驱动电流量及抗闭锁性及断开特性的结构。
背景技术
[0002]
功率器件被用于进行功率变换及控制的区域。该功率器件中,有通过在绝缘栅极施加电压来进行开关动作的MOS栅极器件。作为该MOS栅极器件,有IGBT(绝缘栅极型双极晶体管)及MOSFET(绝缘栅极型场效应晶体管)。对于这样的功率器件的半导体开关的特性要求,除了高速动作(高速开关动作)之外,还要求大电流驱动及高耐压性。
[0003]
文献1(特开平07-058320号公报)公开了以缩短IGBT的断开时间、提高动作频率为目的的下述结构。即,该文献1中,作为传统构造公开了下述结构。即,以将n型发射极层包围的方式设置p型基极接触层,并使该p型基极接触层与p型基极层接触。该p型基极接触层及n型发射极层均与发射极电极连接。p型基极接触层在断开时将少数载流子(空穴)发送给发射极电极。另一方面,在p型集电极层下部形成n型缓冲层。断开时,多数载流子从集电极层发送到集电极端子时,通过该缓冲层防止少数载流子被发送至n-型漂移层。利用该n型缓冲层时缓冲效果增强,导通时的少数载流子向漂移层的注入效率就降低,传导率调制作用降低,导通电阻变高,导通电压相应地提高。作为避免这种情况的结构之一,文献1公开了集电极短路结构。该集电极短路结构中,以将p型集电极层周边包围的方式设置n型集电极短路层。p型集电极层和n型集电极短路层共同连接在集电极电极上。该集电极短路结构中,在断开时多数载流子流入集电极短路层,但是少数载流子由集电极短路层吸收,少数载流子难以发生,断开时间缩短。
[0004]
另外,IGBT中一般形成有p型集电极层、n型缓冲层、n-型漂移层、p型基极层及n型发射极层。寄生闸流管由该npn结构形成。IGBT基极区域的电压降可能导致寄生闸流管导通的闭锁现象。以改善抗闭锁性为目的的结构,在文献2(特表平09-503626号公报: 图际公开 WO95/24055)中作了揭示。
[0005]
该文献2中,在n-型漂移层中形成的p型基极区域中,n+型源极层下部设置高浓度p+型区域。该高浓度p+型区域可降低p型基极区域的电阻值,并减少源极/基极区域之间的接合部的电压降,改善抗闭锁性。
[0006]
另外,以使导通电流增加且改善抗闭锁性为目的的结构,在文献3(特开2000-286416号公报)中作了揭示。该文献3中,集电极层、发射极层及栅极电极环状地形成。发射极层(源极层)具有凸部和凹部的齿轮的形状,并具有配置成相互分离的岛状。将发射极区域下部的基极电阻设置得较小,并将空穴电流从在中心部形成的集电极层放射状地发出,使其电流密度小,以改善抗闭锁性。
[0007]文献1指出了将集电极短路结构用于横式IGBT结构的场合产生的以下问题。即,断开时多数载流子通过p型集电极层下部流入n型集电极短路层,多数载流子也流入p型集电极层。相应地,少数载流子向n型漂移层的注入增大。为了消除该横式IGBT结构中的集电极短路结构的问题,文献1的方案中,配置了在p型集电极层内有副栅极的MOS晶体管(绝缘栅极型场效应晶体管),经由该副栅极MOS晶体管将集电极层与集电极电荷抽出层连接。电荷抽出层与集电极端子连接。该副栅极结构中,MOSFET的n型源极层配置成与p型集电极层相邻接,它们用电极连接,将n型源极层的n型载流子变换成p型集电极层的p型载流子。断开时,副栅极结构的MOS晶体管设为截止状态,该副栅极中的p型集电极层设为浮置状态,将p型集电极层和电荷抽出层分离。多数载流子(电子)经由电荷抽出层抽出到集电极端子。另一方面,p型集电极层及下部的p阱区域(p基极)为浮置状态,阱区域和漂移层之间的pn结被维持在反向偏置状态(内建电压以下),抑制少数载流子的注入。
[0008]
但是,在该文献1所示的结构中,需要将副栅极的电位与IGBT的栅极(主栅极)分开控制的电路,控制电路的规模增大。另外,IGBT元件中分别设置副栅极及主栅极端子,布局面积增大。另外,在该文献1所示的结构中,多数载流子(电子)经过p型基极层下部而被电荷抽出层吸收。但是,完全没有考虑该p型集电极层和下部所设的p阱区域、n型漂移层、n型发射极层之间的寄生闸流管导致的闭锁现象。
[0009]
文献2所示的结构中,试图通过设于n型源极层下部的高浓度p+型区域降低p型基极区域的电阻值。但是,文献2仅就纵式器件结构作了讨论,没有对用于横式器件结构作任何考虑。另外,虽然考虑了避免纵式器件结构中的寄生闸流管导致的闭锁,但是对于增大驱动电流的结构没有作任何考虑。
[0010]
文献3所示的结构中,发射极区域齿轮状或岛状地形成,试图避免闭锁,但是还有在增加驱动电流并缩短断开时间方面进行改善的余地。
发明内容
[0011]
本发明的目的在于提供能够增大驱动电流量、缩短断开时间并改善对寄生闸流管的抗闭锁性的半导体装置。
[0012]
本发明的第1方面的半导体装置设有:半导体衬底;在该半导体衬底上形成的半导体区域;设于该半导体区域表面并与第1电极连接的第1半导体层区域;在该半导体区域上与第1半导体层区域分离并将该第1半导体层区域包围而配置的环形的、与半导体区域的导电型不同的第2半导体层区域;设于该第2半导体层区域的、包含具有环形的连续形状的本体部以及与该本体部邻接、从第1半导体层区域向远离方向延伸而与第2电极连接,并以规定的间隔配置并设有各自具有小于该规定间隔的宽度的多个凸部区域的、与第2半导体层区域的导电型不同的第3半导体层区域;在该第2半导体层区域内配置在第3半导体层区域的至少下方的、具有高于第2半导体层区域的浓度且与第2半导体层区域为相同导电型的高浓度半导体层区域;以及在该第2半导体层区域表面上形成用以在第1半导体层区域和第3半导体层区域之间转送电荷的沟道的栅极电极层。
[0013]
本发明第2方面的半导体装置中设有:半导体衬底;在该半导体衬底上形成的半导体区域;设于该半导体区域的与第1电极连接的第1半导体层区域;在该半导体区域上与第1半导体层区域分离且将第1半导体层区域包围而配置的环形的、与半导体区域导电型不同的第2半导体层区域;包含在该第2半导体层区域上相互分离、以规定间隔配置且各自具有大于规定间隔的宽度的多个矩形状的单位区域的、与第2半导体层区域的导电型不同的第3半导体层区域;配置在该第2半导体层区域的第3半导体层区域的至少下方的,具有高于第2半导体层区域的浓度的、与第2半导体层区域相同导电型的高浓度半导体层区域;在该第2半导体层区域表面上形成用以在第1半导体层区域和第3半导体层区域之间传送电荷的沟道的栅极电极层。
[0014]本发明第1方面的半导体装置的一实施例中,对应于发射极层区域的第3半导体层区域形成为齿轮状,其凹部区域中第3半导体层区域的宽度变窄。因而,能够将由半导体区域(漂移层)/第2半导体层区域(一实施例中为基极区域)/第3半导体层区域(一实施例中为发射极层)形成的寄生双极晶体管中的第3半导体层区域正下方的第2半导体层区域的宽度设为狭窄,能够相应地降低第2半导体层区域的电阻。从而,能够抑制寄生双极晶体管动作,并能够相应地抑制寄生闸流管的闭锁。另外,高浓度半导体层区域配置在第3半导体层区域下方,同样,能够降低该第3半导体层区域正下方的第2半导体层区域的电阻,能够抑制寄生双极晶体管动作,改善抗闭锁性。
[0015]另外,连续形成本体部,一实施例中,在不降低相对于发射极即第3半导体层区域形成的沟道宽度而施加一定的栅极-发射极间或栅极-源极间电压(VGE或VGS)的状态下,施加了集电极-发射极间电压或源极-漏极间电压时的集电极-发射极电流(ICE)特性或源极/漏极电流特性不恶化。另外,通过环状地形成沟道区域,能够设置大的沟道区域,从而能够流过大的电流。
[0016]
另外,凸部的间距设置成比凸部的宽度大,能够容易将栅极电极布线取出。
[0017]
本发明第2方面的半导体装置中的一实施例中,对应于发射极层区域的第3半导体层区域由岛状地相互分离而配置的单位区域构成,在单位区域下方配置高浓度半导体层区域。因而,能够降低由半导体区域(漂移层)/第2半导体层区域(一实施例中为基极区域)/第3半导体层区域(一实施例中为发射极层)形成的寄生双极晶体管中的第3半导体层区域正下方的第2半导体层区域的电阻。从而,能够抑制寄生双极晶体管动作,并相应地抑制寄生闸流管的闭锁。
[0018]
另外,在单位区域之间的区域中,高浓度半导体层区域能够让少数载流子流动,并高效地将少数载流子吸收,从而能够缩短断开时间。另外,高浓度半导体层区域配置在第3半导体层区域下方,同样,能够降低该第3半导体层区域正下方的第2半导体层区域的电阻,能够抑制寄生双极晶体管动作,改善抗闭锁性。
[0019]
另外,一实施例中,虽然发射极即第3半导体层区域中单位区域分离地配置,但是单位区域的宽度设成比单位区域间的距离小,在对于该第3半导体层区域全体形成的沟道宽度不降低、施加了一定的栅极-发射极间或栅极-源极间电压(VGE或VGS)的状态下,施加了集电极-发射极间电压或源极-漏极间电压时的集电极-发射极电流(ICE)特性或源极/漏极电流特性不会恶化。
本发明的上述及其他目的、特征、形态及优点,从参照附图理解的本发明以下的详细说明中可清晰了解。
附图说明
[00181]
图1概略表示本发明实施例1的横式IGBT的表面布局。
图2概略表示沿图1所示的线L2-L2的截面结构。
图3概略表示沿图1所示的线L3-L3的截面结构。
图4概略表示沿图1所示的线L4-L4的截面结构。
图5表示图1~4所示的横式IGBT的寄生闸流管的电气等效电路。
图6A放大表示发射极层和发射极接触区域的形状,图6B进一步放大表示该发射极层的结构。
图7是将图6A所示的发射极层的结构中的栅极电极取出来表示一例布线配置的图。
图8是将图7所示的栅极电极取出来概略表示布线和各电极的平面布局的图。
图9概略表示本发明的实施例1之变更例1的横式IGBT的平面布局。
图10概略表示沿图9所示的线L10-L10的截面结构。
图11概略表示沿图9所示的线L11-L11的截面结构。
图12概略表示本发明实施例1之变更例2的横式IGBT的截面结构。
图13概略表示本发明实施例1之变更例2的横式IGBT的发射极区域部分的截面结构。
图14概略表示本发明实施例1之变更例3的横式IGBT的发射极区域的截面结构。
图15概略表示本发明实施例1之变更例3的横式IGBT的发射极区域部分的截面结构。
图16概略表示本发明实施例2的横式IGBT的表面的布局。
图17概略表示沿图16所示的线L17-L17的截面结构。
图18概略表示沿图16所示的线L18-L18的截面结构。
图19概略表示本发明实施例2之变更例1的横式IGBT的发射极区域部分的截面结构。
图20概略表示本发明实施例2之变更例1的横式IGBT的发射极区域部分的截面结构。
图21概略表示本发明实施例2之变更例2的横式IGBT的发射极区域部分的截面结构。
图22概略表示本发明实施例2之变更例2的发射极区域部分的截面结构。
图23概略表示本发明实施例2之变更例3的横式IGBT的发射极区域部分的截面结构。
图24概略表示本发明实施例2之变更例3的发射极区域部分的截面结构。
图25概略表示本发明实施例3的横式IGBT的表面的布局。
图26概略表示沿图25所示的线L26-L26的截面结构。
图27概略表示沿图25所示的线L27-L27的截面结构。
图28概略表示本发明实施例3之变更例1的横式IGBT的发射极区域部分的截面结构。
图29概略表示本发明实施例3之变更例1中的横式IGBT的发射极区域部分的截面结构。
图30概略表示本发明实施例3之变更例2的横式IGBT的发射极区域部分的截面结构。
图31概略表示本发明实施例3之变更例2的横式IGBT的发射极区域部的截面结构。
图32概略表示本发明实施例3之变更例3的横式IGBT的发射极区域部分的截面结构。
图33概略表示本发明实施例3之变更例3的发射极区域部分的截面结构。
图34概略表示本发明实施例4的横式IGBT的表面的布局。
图35概略表示沿图34所示的线L35-L35的截面结构。
图36概略表示沿图25所示的线L36-L36的截面结构。
图37概略表示本发明实施例4之变更例1的横式IGBT的发射极区域部分的截面结构。
图38概略表示本发明实施例4之变更例1的横式IGBT的发射极区域部分的截面结构。
图39概略表示本发明实施例4之变更例2的横式IGBT的发射极区域部分的截面结构。
图40概略表示本发明实施例4之变更例2的横式IGBT的截面结构。
图41概略表示本发明实施例4之变更例3的横式IGBT的发射极区域部分的截面结构。
图42概略表示本发明实施例4之变更例3的横式IGBT的截面结构。
图43概略表示本发明实施例5的横式MOSFET的表面的布局。
图44概略表示沿图43所示的线L44-L44的截面结构。
图45表示一例本发明实施例6的IGBT单元的配置。
图46表示另一例本发明实施例6的IGBT单元的配置。
图47概略表示作为比较基准的传统的椭圆结构横式IGBT的表面的布局。
图48一并表示本发明实施例6的IGBT的沟道长和图47所示的IGET的沟道区域。
图49表示图47所示的IGBT的开关特性。
图50表示图46所示的IGBT的开关特性。
图51概略表示本发明实施例7的横式IGBT的截面结构。
图52表示图51所示的横式IGBT及图2所示的横式IGBT的开关特性。
图53表示图2所示的横式IGBT的空穴、电子分布及耗尽层区域分界线。
图54表示结隔离结构横式IGBT(图2)的空穴分布。
图55表示图2所示的结隔离结构横式IGBT的电子、空穴及平衡状态的浓度分布。
图56表示图51所示的介质隔离结构横式IGBT的电流、电位分布和耗尽层区域分界部分。
图57表示图51所示的介质隔离结构横式IGBT的空穴分布。
图58表示图51所示的介质隔离结构横式IGBT中的集电极-发射极间的电子、空穴分布及平衡状态的空穴/电子浓度分布。
具体实施方式
[0020]
[实施例1]
图1是概略表示本发明实施例1的横式n沟道IGBT的平面布局的示图。图1中未示出绝缘膜、布线及电极等,并且也没示出本发明的特征之一的高浓度半导体区域。
[0021]
图1中,IGBT1包含:在中央部圆形状地形成的p型集电极层(第1半导体层区域)2;将该集电极层2包围而形成的n型缓冲层(半导体区域)3;在缓冲层3外部环状地形成的n-型漂移层(半导体区域)4;在该n-型漂移层4外部环状地形成的p型基极层(第2半导体区域)5;以及在该p型基极层5内形成的n+发射极层(第3半导体区域)6。
[0022]
发射极层6包含环状地连续形成的本体部6a和以规定间隔配置且与该本体部6a连接、并从集电极层2向远离方向突出的凸部6b。通过设置凸部区域使该n+发射极层6的半径方向的长度部分地加长,从而缩短p型基极层5中的发射极层下部的长度来降低基极电阻。
[0023]
在该p型基极层5中的发射极层6和n-漂移层4之间,设置通过栅极电极的电压形成沟道的沟道形成区域8(未图示)。发射极层6的区域中,在p型基极层5的中央部环状地设置发射极电极接触区域7。该发射极电极接触区域7中,设置与发射极层6的凸部6b电气连接的发射极电极。
[0024]
因而,发射极层6中,由于本体部6连续地环状地形成,沟道形成区域8中沟道也环状地连续形成。
[0025]
另外,包围p型集电极层2而形成的n型层(缓冲层)3,吸收来自p型集电极层2的少数载流子。
[0026]
图2是概略表示沿图1所示的线L2-L2的IGBT1的截面结构的示图。图2中,IGBT1具有在p型半导体衬底(半导体衬底)10表面上形成的n-型漂移层4。在n-层(漂移层)4表面的中央部(图2中左端)形成n型层(阱区域)3,在n型(缓冲器)层3表面形成p型集电极层2。该p型集电极层2与集电极电极13电气连接。集电极电极13通过集电极电极布线14与集电极端子(未图示)连接。
[0027]
在集电极电极布线14下部及n-层4表面形成第1绝缘膜11,在第1绝缘膜11上设置具有保护膜功能的第2绝缘膜12。在集电极电极13和n缓冲层3之间设有层间绝缘膜。
[0028]
另一方面,图2的右侧所示的发射极部中,在第1绝缘膜11上形成栅极布线16。该栅极布线16在n-层4上包含隔着栅极绝缘膜15形成的栅极电极布线部16a。该栅极布线16与栅极电极17电气连接。栅极布线16中,通过环状地形成栅极电极布线层16a,横跨p型基极层5表面的沟道形成区域8全体,按照施加在栅极电极17上的电压而形成沟道。
[0029]在p型基极层5的表面比发射极层6更深处,形成浓度高于p型基极层5的p+层20。在该p+层20上,形成n+发射极层6。形成发射极电极21,与p+层20和n+发射极层6这两者接触。在栅极电极17和发射极电极21之间设置层间绝缘膜19而相互分离。
[0030]在n+发射极层6底部设置高浓度的p+层20,因此,n+发射极层6底部的基极层的电阻值减少,电压降变小。
[0031]
图3是概略表示沿图1所示的线L3-L3的IGBT1的截面结构的示图。图3所示的IGBT1的截面结构中,与图2所示的IGBT的发射极区域附近的截面结构相同,对应的部分附上相同的附图标记,其详细说明省略。但是,图3中,对图2所示的第1及第2绝缘膜11及12没有特别加上附图标记。
[0032]
如图3所示,n+发射极层6从沟道形成区域8延伸到发射极电极21下部(凸部与发射极电极21连接)。发射极电极21另外与在n+发射极层6的底部形成的p+层20连接。因而,与将p型基极层5直接连接于发射极电极21的情况相比,能够降低发射极电极21和基极层之间的接触电阻。断开时或正常状态下,空穴(hole)HL从p基极层5经由p+层20流向发射极电极21。这时,p+层20中的电阻值小,n+发射极层6下部的p型基极层5的电压降也小。因此,能够防止p型基极层5和n+发射极层6被正向偏置,并能够防止寄生npn双极晶体管成为导通状态。即,通过设置p+层20,空穴HL不在n+发射极层6正下方停滞地流向发射极电极21,能够高速地发出少数载流子空穴。换言之,通过降低基极层5(p+层20)对发射极电极21的接触电阻,间接地降低了n+发射极层6正下方的p基极区域的基极电阻。
[0033]
图4是概略表示沿图1所示的线L4-L4的IGBT1的截面结构的示图。图4所示的IGBT1的区域的n+发射极层6中设有本体部6a,没有设凸部6b。因而,发射极电极21只与p+层20接触。该图4所示的截面结构的其他结构与图3所示的截面结构的构成要素相同,其对应部分加有相同的附图标记,其详细说明省略。
[0034]
如图4所示,在n+发射极层6的未设凸部6b的区域,本体部6a的长度短。因而,在该区域中,n+发射极层6下部的基极电阻较小,空穴HL经由低电阻的p+层20无停滞地向发射极电极21发出。从而,能够更有效果地抑制寄生npn双极晶体管动作,相应地,能够改善IGBT1的断开时及正常状态的导通时抗寄生闸流管闭锁能力。
[0035]
图5表示图1~4所示的横式IGBT1的寄生闸流管的电气等效电路。图5中,寄生闸流管包含pnp双极晶体管TR1和npn双极晶体管TR2。pnp双极晶体管TR1的发射极由p型集电极层2形成,基极由n+层3及n-层4形成,其集电极由p基极层5及p+层20形成。另一方面,npn双极晶体管TR2具有由n+层3及n-层4形成的集电极、由n+发射极层6形成的发射极和由p基极层5及p+层20形成的基极。该双极晶体管TR2的基极层中存在基极电阻R。
[0036]
寄生双极晶体管TR1的发射极与集电极电极13连接,寄生双极晶体管TR2的发射极及基极与发射极电极21连接。
[0037]
通过设置p+层20并将n+发射极层6的半径方向的长度缩短,能够减小基极电阻R。相应地,能够使寄生双极晶体管TR2的基极-发射极间的电压超出内建电压的情况得到抑制,防止该寄生双极晶体管TR2成为导通状态。从而,能够改善抗寄生闸流管闭锁能力。
[0038]
另外,虽然发射极层6的外周形成为具有凹部和凸部的齿轮状,但其内周部分的本体部6a连续形成,沟道形成区域8连续形成。由于发射极区域6的本体部6a环状地形成,沟道沿发射极层6的圆周方向连续形成,能够使沟道宽度充分大。因而,在施加一定的栅极-发射极间电压VGE的状态下,能够抑制施加了集电极-发射极间电压VC时的集电极-发射极电流ICE特性的劣化,从而能够驱动大电流。
[0039]
图6A是具体表示图1所示的平面布局中对n+发射极层6的发射极接触区域的示图。该n+发射极层6包含环状地连续形成的本体部6a和规定的间隔配置的凸部6b。凸部6b与本体部6a连接。沿该本体部6a外周,与凸部6b部分重叠地形成发射极接触区域25。该发射极电极接触区域7中,形成与下部形成的凸部6b及p+层20(图6A中未示出)电气连接的发射极电极(21)。
[0040]
因而,发射极电极接触区域7中,将凸部6b作为取得对n+发射极层6的电气连接的区域使用,能够减少n+发射极层6的下部的p型基极层的长度。
[0041]
图6B是将该图6A所示的n+发射极层6的一部分结构扩大后的示图。在n+发射极层6的本体部6a的外周,沿圆周方向以规定的间距W1形成宽度W2的凸部6b。凸部6b配置的间距(间隔)W1比凸部6b的宽度W2充分大(W1>W2)。通过将该n+发射极层的凸部6b分开足够的间隔进行配置,能够充分抑制n+发射极层6的半径方向的宽度的增大,并降低基极电阻。另外,将该间距W1设置成比凸部6b的宽度W2充分大具有以下的优点。
[0042]
图7是n+发射极层、发射极电极和栅极电极引出布线的平面布局的放大示图。如该图7所示,n+发射极层6包含环状地连续形成的本体部6a和与该本体部6a邻接的以规定的间距(W1)配置的凸部6b。对着该凸部6b,取得与发射极电极30(21)之间的电气接触。该发射极电极30对应于图2所示的发射极电极21,沿图1所示的发射极电极接触区域7环状地设置。在凸部6b之间设置栅极电极引出布线32。
[0043]
凸部6b之间的栅极电极引出布线32的配置区域中,发射极电极30被分离。因而,在该栅极电极引出布线32下部,使n+发射极层6的本体部6a连续延伸地配置,并能够使发射极电极21(30)经由凸部6b与n+发射极层6电气接触。从而,栅极电极引出布线32的设置区域中,不需要分离发射极层6。通过使该n+发射极层本体部6a连续地延伸,能够使沟道形成区域连续地延伸,并能够防止IGBT的沟道宽度的降低。
[0044]
图8是概略表示IGBT1的发射极电极及栅极电极的平面布局的示图。如图8所示,IGBT中,在p基极层5的内周部设有沟道形成区域8。在该沟道形成区域8的内侧,环状地形成栅极电极(包含栅极电极布线16、19的栅极布线)17。栅极电极17配置成将在内部形成的n缓冲层3及p集电极层2包围。
[0045]
在该沟道形成区域8的外部,设置具有环状地连续形成的本体部6a及与该本体部6a连接的凸部6b的n+发射极层6。与发射极层6的凸部6b部分重叠地,在p基极层5表面设置发射极电极30(发射极电极接触区域7)。发射极电极30的一部分在凸部6b之间的区域中分离。该发射极电极30的分离区域中设置栅极电极引出布线32,在内部与环状地形成的沟道栅极电极17连接。
[0046]
因而,如图8所示,n+发射极层6连续形成并与发射极电极30电气连接。因而,能够在沟道形成区域8中将沟道在n+发射极层6内部连续地形成,并能够抑制沟道宽度的降低。
[0047]
另外,图8中,发射极电极30在1个位置处被切断而分离,该分离区域中配置栅极电极取出布线32。但是,该发射极电极30也可配置成在多个位置被切断并在各切断区域设置栅极电极取出布线32。各分割发射极电极30可各自共同连接在发射极电极引出布线(发射极端子)上。
[0048]
如上所述,通过将该凸部6b沿圆周方向的宽度(W1)设为比凸部6b沿圆周方向的间距(W2)小,能够足够宽裕地配置栅极电极取出布线32。从而,在施加了栅极-发射极间电压VGE的状态下,能够防止在施加了集电极-发射极间电压VC时的集电极-发射极电流ICE特性的恶化。
[0049]
上述说明中描述了n沟道IGBT。但是,采用横式p沟道IGBT也能够取得同样的效果。
[0050]
若将各区域的导电型设成相反,则可获得横式p沟道IGBT,在n基极层中,使高浓度的半导体区域与p发射极区域邻接,并使该区域形成得比发射极层深。
[0051]
[变更例1]
图9是概略表示本发明的实施例1之变更例1的IGBT的平面布局的示图。图9中未示出绝缘膜、电极及布线。图9所示的平面布局与图1所示的IGBT1的平面布局相比在以下各点上具有不同的结构。即,在p型基极层5内,高浓度的p+层35在n+发射极层6的下部环状地且其外周与发射极层6的凸部6b的前端部对准地设置。图9所示的平面布局的其他结构与图1所示的平面布局相同,对应的部分附上相同的附图标记,其详细说明省略。
[0052]
图10是概略表示沿图9所示的线L10-L10的截面结构的示图。图10中,在n+发射极层6(6a、6b)下部,p+层35在p基极层5内其端部与n+发射极层对准地形成。图10所示的截面结构的其他构造,与图3所示的截面结构相同,对应的部分附上相同的附图标记,其详细说明省略。因此,在该区域中,发射极电极21将p型基极层5和n+发射极层6电气连接。
[0053]
图11是概略表示沿图9所示的线L11-L11的截面结构的示图。该图11所示的截面结构中,n+发射极层6中形成本体部6a而没有形成凸部(6b)。该区域中,高浓度的p+层35与发射极电极21连接。
[0054]
如图9~图11所示,在p基极层5中n+发射极层6下部设置p+层35,在未设置凸部6b的发射极层的凹部区域中发射极电极21与高浓度的n+区域电气连接,能够降低p基极层5的电阻,并能够改善抗寄生闸流管闭锁能力。另外,由于本体部6a沟道连续环状地形成,沟道宽度能够充分地宽,从而抑制集电极-发射极电流ICE特性的恶化。另外,p+层35与发射极电极21电气连接,能够降低发射极电极21对基极层5的接触电阻,并能够相应地降低基极电阻,进一步改善抗寄生闸流管闭锁能力。
[0055]
另外,n+发射极层6中,凸部6b的宽度设置成比凸部6b的间距窄,与前面的图7所示的结构一样,能够充裕地配置栅极电极取出布线。
[0056]
[变更例2]
图12及图13是概略表示本发明的实施例1之变更例2的IGBT的发射极区域部分的截面结构的示图。图12所示的截面结构对应于图9所示的沿线L10-L10的截面结构。图12所示的IGBT中,n+发射极层6与前面所述的一样,包含圆形地形成的本体部6a和从集电极层向远离方向突出的凸部6b。在该n+发射极层6的下部以大致相同的尺寸设置p+层40。该图12所示的截面结构中,其余的结构与图10所示的截面结构相同,对应部分附上相同的附图标记,其详细说明省略。
[0057]
图13所示的截面结构对应于沿图9所示的线L11-L11的截面结构。图13中设有本体部6a,但没有设置n+发射极层的凸部(6b)。将该n+发射极层6的本体部6a包围地形成p+层40,p+层40与发射极电极21电气连接。
[0058]
该图13所示截面结构的其他结构与图11所示的截面结构相同,对应部分附上相同的附图标记,其详细说明省略。
[0059]
如图12及图13所示,在p基极层5内包含n+发射极层6(6a,6b)下部的部分,比该n+发射极层6更深地形成p+层40,从而能够降低p基极层5的基极电阻,并且还能降低对p基极层5的接触电阻,能够得到与前面图1~图4所示的结构同样的效果。
[0060]
[变更例3]
图14及图15是概略表示本发明的实施例1之变更例3的IGBT的发射极区域部分的截面结构的示图。图14所示的截面结构与图9所示的平面布局的沿线L10-L10的截面结构相当,图15所示的截面结构与图9所示的平面布局的沿线L11-L11的截面结构对应。
[0061]
如图14所示,在n+发射极层6(本体部6a、凸部6b)以下p基极层5内设置高浓度p+层45。该p+层45埋入在p基极层5内,与发射极层6分离。发射极电极21与n+发射极层6及p基极层5电气连接。另一方面,如图15所示,在n+发射极层6中设有本体部6a但不设凸部6b的区域中,p+层45在p基极层5内延伸至发射极电极21下部。
[0062]
图14及图15所示的截面结构的其他结构与图12及图13所示的截面结构相同,对应的部分附上相同的附图标记,其详细说明省略。
[0063]
如图14及图15所示,在p基极层5内与n+发射极层6分离地设置p+层45的场合,n+发射极层6下部的基极电阻能够因p+层45而降低,能够改善抗闭锁能力。另外,沟道形成区域8连续形成,能够充分抑制集电极-发射极电流ICE特性的恶化。另外,发射极层6的形状与前面的图1~4及变更例1、2中说明的相同,具有本体部6a及凸部6b,能够足够充裕地设置栅极电极取出布线,取得与前面所说明的实施例1及变更例1及2相同的效果。
[0064]
如上所述,依据本发明的实施例1,具有凹部及凸部的齿轮状(具有本体部和凸部的形状)地在横式IGBT中形成发射极层,在比该发射极层深的部分,形成高浓度半导体层。因此,能够降低基极电阻,并能够改善抗寄生闸流管闭锁能力。另外,能够将沟道宽度取得充分宽,在施加了一定的栅极-发射极间电压(VGE)的状态下,能够抑制施加了集电极-发射极间电压(VC)时的集电极-发射极电流(ICE)特性的劣化。另外,栅极电极取出布线的配置能够不影响发射极电极和发射极层的接触地配置,并能够充分确保沟道宽度,从而能够驱动大电流。
[0065]
[实施例2]
图16是概略表示本发明实施例2的IGBT的平面布局的示图。该图16中,为了简化图面,没有示出绝缘膜、电极布线及基极层内的高浓度p型层。
[0066]
该图16所示平面布局在以下这点与图1所示的实施例1的IG ET的平面布局结构不同。即,作为p型基极层5内配置的n+发射极层,相互分离配置的单位发射极层(单位区域)60,在该p型基极层5内沿圆周方向隔着规定的间隔配置。该图16所示的IGBT的平面布局的其他结构与图1所示的平面布局的结构相同,对应的部分附上相同的附图标记,其详细说明省略。
[0067]
单位发射极层60的沿圆周方向的宽度a设成比单位区域的间隔b大。单位发射极层60的形状可以是具有4边的矩形形状。宽度及间隔是沿圆周方向的长度。
[0068]
图17是概略表示沿图16所示的线L17-L17的截面结构的示图。如图17所示,在p基极层5表面,高浓度的p型半导体层(p+层)62在单位发射极层60下部形成。发射极电极21与图16所示的发射极层接触区域7中的单位发射极层60及p+层62电气连接。沟道形成区域8与单位发射极层邻接,在p基极层5表面上形成。该沟道形成区域8上隔着栅极绝缘膜15设置栅极布线16a。栅极布线16a由连续地延伸的栅极布线构成,成为栅极电极17的一部分。
[0069]
在该n-层4表面的p基极层5内形成单位发射极层60,在其比该单位发射极层深的下部设置高浓度的p+层62。
[0070]
图18是概略表示沿图16所示的线L18-L18的截面结构的示图。单位发射极层60岛状地形成,在图18所示的区域中,不设置单位发射极层60,p+层62与沟道形成区域8邻接地延伸,在p基极层5表面形成。p+层62与发射极电极21连接。
[0071]
该沟道形成区域8中,通过在上部的栅极布线16a上施加电压来形成沟道。单位发射极层60不在图18所示的区域中设置。因而,断开时或正常状态的导通状态时的空穴,不是经由n+发射极层60的正下方的区域而是经由设于单位发射极层60之间的p基极层或p+层62流向发射极电极21,其流动倾向变得很强。流入发射极层面正下方的空穴数降低,从而由n-层4/p基极层5/n+发射极层62形成的寄生npn双极晶体管的动作得到抑制。相应地,能够抑制由p集电极层2/n缓冲层3、n-漂移层4/p基极层5/n+发射极层60形成的寄生闸流管的闭锁。
[0072]
另外,单位发射极层60下部的基极电阻通过p+层62降低,与实施例1一样,能够抑制寄生闸流管的闭锁。
[0073]
另外,发射极电极21具有与p+层62直接连接的区域,能够降低该发射极电极21和p基极层5之间的接触电阻,空穴顺利地经由p基极层5(p+层62)和发射极电极21之间的接触区域流动,能够进一步提高对单位发射极层60及p+层62的抗寄生闸流管闭锁能力。
[0074]
另外,如图16所示,沿该单位发射极层的圆周方向的宽度a比单位发射极层60的间距b充分大。因而,能够将与单位发射极层60相对的沟道形成区域8中沟道宽度设置成充分大,能够提高集电极-发射极电流ICE特性。
[0075]
再有,如图16所示,单位发射极层60的平面布局形状,可以为扇形、梯形或长方形的形状等任一种形状,也可用具有4边的封闭的岛状区域来形成单位发射极层60,这里,将这些长方形、梯形或扇形的具有4边的形状规定为“矩形状”。
[0076]
另外,该单位发射极层60的间距b,可以设定成在该沟道形成区域8中形成足够宽度的沟道的大小。因而,作为该单位发射极层60的形状,可以设置成外周部狭窄,朝向沟道形成区域8的部分宽阔的形状。
[0077]
另外,与图8所示的结构相同,栅极电极布线引出布线可以配置在该岛状区域之间的区域。
[0078]
[变更例1]
图19及图20是概略表示本发明的实施例2之变更例1的IGBT的发射极区域部的截面结构的示图。图19所示的截面结构对应于沿图16所示的线L17-L17的截面结构,图20所示的截面结构对应于沿图16所示的线L18-L18的截面结构。图19所示的结构中,在单位n+发射极层60下部形成p+层62。该p+层62在半径方向的长度比单位发射极层60短,其外周部与单位发射极层60的外周部对准地配置。因此,该区域中,发射极电极21与单位发射极层60及p型基极层5电气连接。
[0079]
另一方面,在未设单位发射极层60的区域,如图20所示,p+层62在该p基极层5表面连续形成。该p+层62在p基极层5中与沟道形成区域8邻接,在其一部分区域中形成。在该区域中,发射极电极21与p+层62及p型基极层5电气连接。在图19及图20所示的截面结构中,其他结构与图17和图18所示的截面结构相同,对应的部分附加相同的附图标记,其详细说明省略。
[0080]
在图19及图20所示的结构中,只是沿p+层62的半径方向的长度缩短,沟道形成区域8延伸到p基极层5中发射极电极21下部而形成,能够取得与图17及图18所示的结构同样的效果。
[0081]
[变更例2]
图21及图22是概略表示本发明实施例2之变更例2的IGBT的发射极区域的截面结构。图21及图22所示的变更例2的结构中,其平面布局与图16所示的IGBT的平面布局相同,单位发射极层60相互间隔沿圆周方向以规定的间距配置。
[0082]
图21所示的截面结构对应于图16所示的沿线L17-L17的截面结构,图22与图16所示的沿线L18-L18的截面结构对应。如图21所示,p+层62以与单位n+发射极层60的半径方向的宽度大致相同地形成,与沟道形成区域8相接,延伸到栅极布线16a下部。p+层62与单位发射极层60的外周部和内周部对准而配置。发射极电极21与单位n+发射极层60及p型基极层5电气连接。
[0083]
如图22所示,在不设置单位n+发射极层60的区域配置p+层62,邻接沟道形成区域8并延伸到栅极电极布线16a下部,并与发射极电极21电气连接。
[0084]
在图21及图22所示结构中,p基极层5中设有高浓度的p+层62,形成得比单位n+发射极层60深,能够高效地吸收并对发射极电极21发出空穴,能够取得与图17及图18所示的结构相同的作用与效果。特别是与沟道形成区域8相接地形成p+层62,能够将单位发射极层62下部的基极电阻更加降低,另外,能够高效地从沟道形成区域8中形成的沟道吸收空穴并向发射极电极21发出。
[0085]
再有,本实施例2中,IGBT可采用横式p沟道IGBT。作为少数载流子的电子从高浓度n+层发出。
[0086]
[变更例3]
图23及图24是概略表示本发明的实施例2之变更例3的IGBT的发射极区域附近的截面结构的示图。图23及图24所示的变更例3的IGBT的平面布局与前面图16所示的结构相同,作为发射极层,单位n+发射极层60在IGBT的p基极层5内中分离地配置。
[0087]
图23所示的截面结构对应于沿图16所示的线L17-L17的截面结构,图24所示的截面结构对应于沿图16所示的线L18-L18的截面结构。
[0088]
如图23及图24所示,该变更例3中,p+层64作为埋入层在p基极层5内,在比单位n+发射极层深的区域且与单位n+发射极层62分离地形成。该p+层64与沟道形成区域8邻接,且在p基极层5内延伸到发射极电极21的下部地配置。图23及图24所示的IGBT的其他结构与图17~图22所示的截面结构相同,对应的部分附加相同的附图标记,其详细说明省略。
[0089]
在图23及图24所示的结构中,通过将p+层64在p基极层5的深区域形成,能够降低单位n+发射极层60底部的基极电阻。另外,在不形成单位n+发射极层60的区域(参照图24),p+层64能够高效地吸收空穴并向发射极电极21传送。因而,如图23及图24所示,在单位n+发射极层60分离地配置的结构中,p基极层5内中,埋入p+层64在比单位n+发射极层深的区域中环状地连续形成,能够改善抗寄生闸流管闭锁能力。另外,由于沟道宽度取得充分宽(单位n+发射极层的沿圆周方向的宽度设置成比间距充分大),能够充分地确保流过大的集电极-发射极电流。
[0090]
另外,该埋入p+层64的半径方向的宽度与单位n+发射极层的半径方向的宽度相同,埋入p+层64和单位n+发射极层62可对准配置。
[0091]
如上所述,依据本发明的实施例2,单位发射极在发射极区域中岛状地采用矩形的形状以规定的间距配置,另外,该单位发射极层的沿半径方向的宽度设置成比岛区域的配置间距充分宽,在沟道宽度充分宽的状态下,能够经由高浓度杂质层将少数载流子向发射极电极发出,能够改善抗寄生闸流管闭锁能力并增加驱动电流。另外,能够缩短断开时间。
[0092]
[实施例3]
图25是概略表示本发明的实施例3的IGBT的平面布局的示图。图25所示的平面布局中,为了简化图面,未示出绝缘膜、电极及布线。
[0093]
图25所示的平面布局与图1所示实施例1的IGBT的平面布局在结构上相同。如以下详细说明,该图25所示的IGBT的截面结构中,p+层形成得比p基极层5深。n+发射极层6包含环状地连续形成的本体部6a和在半径方向突出的突出部6b。该图25所示的IGBT的平面布局的其他结构与图1所示的IGBT的平面布局相同,对应的部分附上相同的附图标记,其详细说明省略。
[0094]
图26是概略表示沿图25所示的线L26-L26的截面结构的示图。该图26中,基极层区域70包含比n+发射极层6深地在沟道形成区域8形成的p基极层72和在n+发射极层6下方比p基极层72深地形成的p+层74。n+发射极层6和p+层74与发射极电极21连接。沟道形成区域8上隔着栅极绝缘膜15设有栅极布线16a(16)。该栅极布线16与栅极电极17连接。基极层区域70在n-漂移层4表面形成。
[0095]
图27是概略表示沿图25所示的线L27-L27的截面结构的示图。在图27所示的截面结构中,n+发射极层6设有本体部6a,没有设置凸部6b。因而,p+层74与p基极层72邻接且更深地形成,并与发射极电极21整个面连接。图27所示的截面结构的其他结构,与图26所示的截面结构相同,对应的部分附上相同的附图标记,其详细说明省略。
[0096]
p+层74比p基极层72更深地形成在n+发射极层6(6a)下方。因而,除了前述的实施例1中说明的效果之外,还能够取得以下的效果。
[0097]
即,由n-层4/p基极层72/n+发射极层6形成的寄生npn双极晶体管中,n+发射极层6(6a)正下方的p基极区域的宽度狭窄,能够降低基极电阻,并抑制寄生npn双极晶体管动作。相应地,能够抑制寄生闸流管的闭锁,与实施例1一样,能够改善抗寄生闸流管闭锁能力。
[0098]
另外,由于p+层74基极电阻变小,经由该基极电阻空穴HL流过p+层74。这时,存在p+层74底部的曲率部AR2的电场强度比p基极层72的曲率部AR1的电场强度高的情况(因为p+层74比p基极层72杂质浓度高)。因而,这时,空穴电流(空穴HL的流向)从p+层74的底部的曲率部AR2流入,流向n+发射极层6(6a)正下方的空穴电流的长度缩短。因而,n+发射极层6(6a)正下方的基极电阻的长度缩短,相应地,能够降低基极电阻,能够抑制寄生双极晶体管的动作,并能够抑制寄生闸流管的闭锁。
[0099]
另外,该p基极层72的半径方向的宽度缩短,能够进一步降低基极电阻。
[0100]
[变更例1]
图28及图29概略表示本发明实施例3之变更例1的IGBT的发射极区域部分的截面结构的示图。本实施例3之变更例1的IGBT的平面布局与图25所示的结构相同。图28所示的截面结构对应于与图25所示的线L26-L26的截面结构,图29所示的截面结构对应于沿图25所示的线L27-L27的截面结构。
[0101]n+发射极层6包含环状地连续延伸的本体部6a和在从集电极层远离方向上突出的突出部6b。该图28中,基极层区域70包含在n+发射极层6(6a,6b)下部形成的高浓度的p+层75和在该p+层75的两侧配置的p基极层72及76。n+发射极层6及p基极层76与发射极电极21连接。p基极层72在沟道形成区域8和发射极层本体部6a下部比发射极层6深地形成。
[0102]
另一方面,如图29所示,在发射极层6中未设凸部6b的区域,从发射极层本体部6a下部到发射极电极21下部,p+层75比p基极层72及79更深地形成。
[0103]
该图28及图29所示的截面结构的其他结构与图26及图27分别示出的截面结构的构成要素相同,对应的部分附上相同的附图标记,其详细说明省略。
[0104]
该变更例1的结构中,p+层75比p基极层72及76更深的在n+发射极层6下部形成。因而,与前述的实施例1相同,能够降低发射极层下部的p基极层的基极电阻,能够降低寄生npn双极晶体管的基极电阻,并能够改善抗寄生闸流管闭锁能力。另外,与图26及图27所示的结构相同,能够高效地通过p+层75吸收少数载流子空穴HL,向发射极电极21发出。并且,能够取得与实施例1所示的结构相同的效果。
[0105]
[变更例2]
图30及图31是概略表示本发明实施例3之变更例2的IGBT的发射极区域部的截面结构的示图。该变更例2的结构中,n+发射极层6与图25所示的平面布局相同,包含本体部6a和凸部6b。图30所示的截面结构对应于沿图25所示的L26-L26的截面结构,图31所示的结构对应于沿图25所示的线L27-L27的截面结构。
[0106]
图30及图31所示的截面结构,在以下这点上与图28及图29所示的截面结构不同。即,比p基极层72及76更深地在n+发射极层6(6a,6b)下部形成的p+层75B的内周部与n+发射极层6的内周部对准地配置,另外,其外周部与n+发射极层6的凸部(6b)的外周部对准地配置。
[0107]
图30及图31所示的截面结构的其他结构要素与图28及图29所示的结构要素相同,对应的部分附上相同的附图标记,其详细说明省略。
[0108]
在图30及图31所示截面结构中,p+层75B的内周部与n+发射极层6的内周部对准地形成。因而,能够进一步降低n+发射极层6的下部的基极电阻,能够高效地抑制寄生双极晶体管动作。并且,能够取得与前述的图26~图29所示的结构相同的作用和效果。
[0109]
[变更例3]
图32及图33是概略表示本发明实施例3之变更例3的IGBT的发射极区域部的截面结构的示图。图32所示的截面结构对应于沿图25所示的平面布局的线L26-L26的截面结构,图33所示的截面结构对应于沿图25所示的线L27-L27的截面结构。
[0110]
该变更例3的结构中,如图32及图33所示,p+层75C埋入p基极层内,且比p基极层72、76更深地形成。该p+层75C与n+发射极层6(6a、6b)分离地配置。因而,在该p+层75C的两侧形成的p基极层72和76在该n+发射极层6底部连接。
[0111]
该图32及图33所示的截面结构的其他结构与前述的图28~图31所示的截面结构相同,对应的部分附加相同的附图标记,其详细说明省略。
[0112]
如图32及图33所示,通过将p+层75C在n+发射极层6的下方与n+发射极层分离地更深地形成,同样,能够将该n+发射极层6的基极区域层中的宽度设定为比其本体部6a短,能够降低基极电阻。另外,由于p+层75C,能够与前述的图26及图27所示的结构相同高效地吸收空穴HL,并向发射极电极21传送。即,能够将p+层75C的曲率部的电场强度设置成大于p基极层72的曲率部,能够由p+层75C高效地吸收空穴,能够降低n+发射极层6的下部的空穴电流流经通路的电阻值。
[0113]
另外,通过本体部6a能够将该空穴电流流经通路的长度缩短。因而,与前述的图26~图31所示的结构相同,能够抑制寄生双极晶体管的动作,并能够改善抗寄生闸流管闭锁能力。另外,沟道形成区域8连续形成,能够将沟道宽度设置得充分大,驱动足够大的集电极-发射极电流。
[0114]
如上所述,依据本发明的实施例3,将发射极层区域齿轮状地由本体部和与本体部以规定间隔连接的凸部构成,且比基极层更深地形成高浓度杂质区域,能够高效地吸收少数载流子。从而,能够降低发射极层下部的基极电阻,抑制寄生双极晶体管动作,并能够改善抗寄生闸流管闭锁能力。另外,沟道环状地连续形成,能够将沟道设置成大宽度,以流过充分大的集电极-发射极电流。
[0115]
再有,本实施例3中,发射极区域齿轮状地形成,通过适当设定该发射极层区域的凸部宽度及间距条件,能够将栅极电极引出布线配置在凸部之间的区域,取得与前述的实施例1相同的效果。
[0116]
[实施例4]
图34是概略表示本发明的实施例4的IGBT的平面布局的示图。该图34中也未示出电极及布线及绝缘层。该图34所示的平面布局与图16所示平面布局在以下这点上结构不同。即,在n-层4的周边部形成的基极层区域80中,高浓度的p+层比p基极层更深地形成。发射极层用相互分离的单位发射极层60实现。该单位发射极层60的宽度a和间距b满足与前述的实施例2所示的IGBT时相同的关系。
[0117]
图35是概略表示沿图34所示的线L3S-L35的截面结构的示图。如图35所示,在单位n+发射极层60下部比p型基极层82更深地形成比p型基极层80更高浓度的p+层84。p型基极层82配置成延伸到沟道形成区域8及n+发射极层60下部的一部分。发射极电极21与单位n+发射极层60及p+层84电气连接。
[0118]
图36是概略表示沿图34所示的线L36-L36的截面结构的示图。在图36所示的区域中,p+层84表面不设置发射极层。p+层84与p型基极层82相连。发射极电极21与高浓度p+层84电气连接。图35及图36所示的截面结构的其他结构与图17及图18所示的结构相同,对应的部分附以相同的附图标记,其详细说明省略。
[0119]
即,如图35及图36所示,单位发射极层60相互分离地在该发射极电极接触区域沿圆周方向配置时,将高浓度的p+层84比p基极层82更深地形成。能够使p+层84的下部的曲率部AR2具有比图35所示的p基极层82的曲率部AR1更高的电场强度,能够高效地将空穴HL经p+层84向发射极电极21传送。特别是如图36所示,未设有n+发射极层60的场合,能够以低电阻向发射极电极21传送空穴HL。另外,n+发射极层下部设有p+层84,该n+发射极层60正下方的电阻值减小,该p+层和n+发射极层60之间的PN结成为内建电压以下,抑制少数载流子的注入。因而,除了实施例2所示的结构之外,能够更高效地在深层的p+层84吸收空穴HL并向发射极电极21传送。
[0120]
[变更例1]
图37及图38是概略表示本发明实施例4的IGBT之变更例1的发射极区域的截面结构的示图。图37所示的截面结构对应于沿图34所示的线L35-L35的截面结构,图38所示的截面结构对应于沿图34所示的线L36-L36的截面结构。
[0121]
如图37及图38所示,高浓度的深层的p+层85A,在沟道形成区域8形成的p基极层82和在基极区域80的外周部形成于发射极电极21下部的p基极层86之间形成。在该p+层85A的表面形成单位n+发射极层60。图37中,发射极电极21与单位发射极层60和p型基极层86连接。在图38所示的区域中,由于未设单位发射极层60,发射极电极21在p+层85A和p型基极层86之间电气连接。图37及图38所示结构的其他结构要素与图35及图36所示的结构要素相同,对应的部分附以相同的附图标记,其详细说明省略。
[0122]
在图37及图38所示的结构中,通过设置p+层85A,在单位n+发射极层60相互分离地配置的场合,能够经由该单位n+发射极层间的区域(参照图38)的p+层85A而高效地向发射极电极21传送空穴。另外,通过深层的高浓度p+层85A并借助于高电场,能够比p基极层82更高效地吸收空穴并向发射极电极21传送。另外,发射极电极21与高浓度p+型层85A电气连接,能够降低基极层和发射极电极间的接触电阻,相应地,能够降低基极电阻。
[0123]
[变更例2]
图39及图40概略表示本发明实施例4的IGBT之变更例2的发射极区域部的截面结构的示图。图39及图40与图37及图38所示的截面结构在以下这点上结构不同。即,p+层85B在半径方向其宽度与单位n+发射极层60大致相同地形成,在图39所示的区域中它们的内周部及外周部对准地配置。图39及图40所示结构的其他结构要素与图37及图38所示结构的构成要素相同,对应的部分附加相同的附图标记,其详细说明省略。
[0124]
在图39及图40所示的结构中,高浓度的p+层85B与单位n+发射极层60对准地且比基极层82及86更深地形成。因而,能够更有效果地降低单位n+发射极层60正下部的基极电阻,并能够降低基极-发射极间的电压差。另外,该p+层85B比前述的图37及图38所示的结构更长地形成,能够进一步降低基极电阻,除了图37及图38所示的结构的效果之外,还能降低基极电阻并改善抗寄生闸流管闭锁能力。
[0125]
[变更例3]
图41及图42概略表示本发明实施例4的IGBT之变更例3的发射极区域部的截面结构。图41及图42所示的截面结构在以下这点上与图37~图40所示的截面结构不同。即,比p基极层82及86更深地形成的高浓度p+层85C与单位n+发射极层60分离地形成,作为该p型基极层82、86内的埋入层,比p型基极层82、86更深地形成。因而,在p基极层区域80中,p基极层82及86在该p+层85C的表面部连接。特别是在未形成单位n+发射极层60的区域(参照图42),只是在p基极层82、86下部,设置p+层85C作为埋入杂质区域。发射极电极在该区域中与p型基极层82、86电气连接。
[0126]
因而,即使形成该p+层85C作为埋入区域,也能够由p+层85C确定单位n+发射极层60下部的空穴流经通路,从而降低基极电阻。另外,比p基极层82、86更深地形成p+层85C,因高电场从p基极层下部流入的空穴能够由p+层85C高效地吸收并传送到发射极电极21。
[0127]
另外,本实施例4中,单位n+发射极层60的沿半径方向的宽度a也比其配置间距b大。但是,在能够充分确保沟道宽度时,该单位n+发射极层60的沿半径方向的宽度a也可设置成比配置间距b小。
[0128]
如上所述,依据本发明的实施例4,发射极层中,单位发射极层由相互分离地配置的岛状区域构成,且基极层中高浓度杂质区域比基极层更深地形成,能够降低发射极层下部的基极电阻来吸收少数载流子,并能够改善抗闭锁能力。并且,能够缩短断开时间。而且,配置岛状(矩形状)的单位发射极层,能够充分地确保沟道宽度,并驱动足够的集电极-发射极电流。
[0129]
[实施例5]
图43是概略表示本发明实施例5的横式MOSFET的平面布局的示图。为了简化图面,图43中未示出电极、绝缘膜及电极布线。
[0130]
图43中,横式n沟道MOS晶体管包含:在中央部形成的高浓度n+型漏极层(第1半导体层区域)102、将该n+漏极层102包围而形成的n-漂移层(半导体区域)104以及将n-漂移层104包围而形成的p基极层(第2半导体层区域)105。该p基极层105包含:与n-漂移层14邻接而设的沟道形成区域108和沿该沟道形成区域1 08外周齿轮形状地形成的n+源极层106。n+源极层106包含:连续地一体形成的本体部106a和沿着远离漏极层102的半径方向突出的凸部106b。在该凸部106b的上部及p基极层105外周部设置源极电极接触区域107。
[0131]
图44是概略表示沿图43所示的线L44-L44的截面结构的示图。图44中,横式n沟道MOSFET在形成于p型衬底110表面的n-层(n-漂移层)104表面上形成。在n-漂移层104表面上形成n+漏极层102,n+漏极层102与漏极电极113电气连接。该漏极电极113与在第1及第2绝缘膜111及112上形成的漏极电极取出布线114电气连接。
[0132]
在源极区域附近的n-漂移层104表面形成p基极层105,在该p基极层105表面形成n+源极层106。与该n+源极层邻接,在p基极层105表面的内周部设置沟道形成区域108。在该沟道形成区域108上隔着栅极绝缘膜115形成栅极布线116a,该栅极布线116a,与在第1绝缘膜111上形成的部分导电层连接,构成栅极布线116的一部分。栅极布线116与贯通第2绝缘膜112的栅极电极117电气连接。
[0133]
比n+源极层106更深地且以比p基极层105更高浓度地设置p+层120。该n+源极层106和p型基极层105共同连接于源极电极121。在图44所示的截面结构中,n+源极层106包含本体部106a和凸部106b。
[0134]
仅配置该横式MOSFET的源极层106的本体部106a的区域中,源极区域附近的截面结构与图4所示的截面结构相同。取代发射极层6,配置了源极层106。
[0135]
从图44所示的截面结构显见,在横式n沟道IGBT的结构中,除了横式n沟道MOSFET的漂移层和漏极层为同一导电型且漏极层102未设缓冲层之外,IGBT和MOSFET的结构在源极区域及发射极区域中均相同。
[0136]
因而,与前面的实施例1~4所说明的IGBT的发射极区域中少数载流子的发出相同,在横式MOSFET中也能通过将高浓度p+层120比n+源极层106更深地设置在p基极层105,可向源极电极121高效地传送空穴。另外,能够降低在源极电极121的下部由n+源极层106/p+层120、p基极层105/n-层104形成的寄生npn双极晶体管的基极电阻,并能够改善抗寄生闸流管闭锁能力。因此,能够取得与前面的实施例1~4中说明的横式IGBT相同的效果。
[0137]
另外,作为其源极区域部的截面结构,与前述的横式IGBT的截面结构相同,因而,作为n+源极层106的形状,单位n+源极层可岛状地相互分离地配置,能够采用与前文就IGBT说明的实施例1~4相同的n+源极层106的形状。
[0138]
另外,关于高浓度的p+层120,也与实施例1~4相同,可在n+源极层106下部设置比p基极层105更高浓度的p+层120,也可将该p+层120比p基极层100更深地设置。关于这些,由于图面的截面结构相同,因此未示出截面结构以免复杂化;关于高浓度p+层120的结构,可采用实施例1~4中说明的结构,同样,能够改善寄生闸流管耐量。另外,沟道形成区域108中,圆形地连续形成沟道,从而能够驱动大的漏极-源极电流。另外,通过高效地发出少数载流子,能够缩短断开时间。
[0139]
另外,不论是横式MOSFET,还是栅极结构为具有沟型结构的沟槽栅极MOSFET等其他结构,均可采用本发明的结构。另外,对于p沟道MOSFET也同样,可通过改变导电型而采用本发明的结构。
[0140]
如上所述,依据本发明的实施例5,在横式n沟道MOSFET中,在源极区域的n+源极层下部设置比p基极层105更高浓度的p+层120,能够将空穴高效地向源极电极121发出,能够降低n+源极层下部的基极电阻,并能够改善抗寄生闸流管闭锁能力,还能够缩短断开时间。另外,沟道形成区域中沟道沿圆周形成,能够驱动大的漏极-源极电流。
[0141]
[实施例6]
图45是概略表示本发明实施例6的IGBT的平面布局的示图。IGBT中,为了驱动大电流,多个单元排列配置。图45中代表性地示出IGBT单元150a-150c。这些单元1 50a~150c均为圆形形状,各自包含:在中央部形成的p+集电极层2;包围该集电极层2而形成的n缓冲层3;包围n缓冲层3而形成的n-漂移层4;以及沿着该n-漂移层4的外周而形成的p基极层5。在该p基极层5区域内形成n+发射极层6。在图45所示的布局中,该n+发射极层6包含凸部6b和连续形成的圆形的本体部6a。在该本体部6a的内周部的p基极层区域5中,形成沟道形成区域8。p基极层5配置成在单元150a-150c之间相邻接。再有,在图45所示的平面布局中,与前述的实施例1~5一样,没有示出电极布线、绝缘膜以及设于基极层的高浓度p+层。该高浓度的p+层,与从前述的实施例1开始相同,可以在n+发射极层6下方以比p基极层5更高浓度地形成,也可比p基极层5更深地形成。
[0142]
另外,发射极层6也可与实施例2相同,分割为单位发射极层。
[0143]
再有,在图45所示的结构中,通过取代p+集电极层而设置n+漏极层并省略n缓冲层3,可用同样的配置实现横式n沟道MOSFET。
[0144]
通过配置这些单元150a-150c,与后文说明的利用椭圆结构的IGBT单元的结构相比,能够将沟道宽度增大,以驱动大电流。
[0145]
[变更例]
图46是表示本发明实施例6的IGBT的平面布局之变更例的示图。图46所示的平面布局与图45所示的平面布局在以下这点上结构不同。即,单元150d-150f成排列地配置,各p基极层区域5在邻接单元间被相互共有。因而,图45所示的平面布局的配置面积能够比单元150d-150f的配置面积更为降低。
[0146]
图46所示的IGBT的其他结构与图45所示的IGBT的平面布局的结构相同,对应的部分附以相同的附图标记,其详细说明省略。
[0147]
图46所示的平面布局中,高浓度p+层可以配置在发射极层6的下方,也可以比p基极层更浅地形成,并且,也可形成得比该p基极层还深。另外,高浓度p+层也可采用埋入结构。另外,发射极层6也可采用单位发射极层配置成分离的结构,取代具有本体部6a和凸部6b的连续结构。
[0148]
如图45和图46所示,通过将单元150a-150c或单元150d-150f形成为圆形进行配置,如以下说明的那样,与利用1个椭圆结构的单元相比能够将沟道宽度设置得更长,从而能够驱动大电流。
[0149]
现在来看图47,考虑椭圆结构的IGBT200。该IGBT200包含:在中央部形成为椭圆形状的p+集电极层204;包围该集电极层204而形成为椭圆形状的n缓冲层203;包围n缓冲层203而形成为椭圆形状的n-漂移层204;以及包围n-漂移层204而形成为椭圆形状的p基极层205。该p基极层205内设有n+发射极层206,该n+发射极层206内设有沟道形成区域208。
[0150]
该图47所示的椭圆形状的IGBT,具有直线部分和圆周部分的轨道形状。该轨道形状(椭圆形状)的直线部分中的截面结构与本发明的实施例1等中所示的截面结构相同(p+发射极层可设置也可不设置)。考虑用与图47所示的椭圆结构的IGBT相同的布局面积来配置例如图46所示的圆形形状的单元。这时,如图48所示,配置了单元150d-150f的场合,单元150d及150f的沟道形成区域8的圆周部分成为与图47所示的椭圆形状的IGBT的沟道形成区域的圆周部分相同。现在,将邻接单元的p+集电极层2的中央部之间的距离设为CL。另外,在各单元150a-150f中,将从p+集电极层2的中央部到沟道形成区域8的中央部的距离设为r。与椭圆形状的IGBT的沟道长度CL对应的单元150d及150e的沟道区域的合计长度由下式表示。
[0151]
2·π·r·(1/4)·2=π·r
因而,若该邻接单元(150d及150e)的p+集电极层2的中心之间的距离小于3·r,则可得到如下的关系式。
[0152]
CL<3·r<π·r
上述的关系式,通过将邻接单元的沟道形成区域之间的距离设置成比r小来实现。沟道形成区域在单元外周部的基极层区域形成,容易使该条件得到满足。
[0153]
因而,与图47所示的椭圆形状的IGBT相比,通过配置单元150d-150f(或150a-150c),能够增加沟道形成区域8的沿圆周部的长度,相应地,能够增加对应于从p+集电极层向发射极层流入的电流的沟道宽度,从而能够驱动更大的电流。
[0154]
图49表示在图47所示的椭圆结构的IGBT上施加一定的栅极-发射极电压VGE的状态下,施加了集电极-发射极电压VCE时的集电极-发射极电流ICE的特性。横轴的单位为V,表示集电极-发射极电压VCE,纵轴的单位为A,表示集电极-发射极间电流ICE。测定温度为室温。但是,椭圆结构的IGBT的基极层内没有设高浓度的半导体层(p+层)。
[0155]
如图49所示,椭圆结构的IGBT的场合,集电极-发射极电压VCE逐渐增大时,集电极-发射极电流ICE也相应地上升。但是,该集电极-发射极电压VCE到大致6V附近、该集电极-发射极电流ICE达到约0.2A时,即便从该区域使集电极-发射极电压VCE上升,集电极-发射极电流ICE也已大体成为饱和状态,即使集电极-发射极电压VCE增大,集电极-发射极电流ICE也不能充分增大。另外,该集电极-发射极电压VCE从0V上升到6V的区域,集电极-发射极电流ICE缓慢上升,导通电阻(VCE/ICE)变高。这是由于在椭圆结构的基极层内没有设p+层(p+发射极层)。
[0156]
图50表示在本发明的圆结构的IGBT(参照图48或图46)结构中在施加了一定的栅极-发射极电压VGE的状态下,施加了集电极-发射极电压VCE时的集电极-发射极电流ICE特性。在图50中,横轴表示集电极-发射极电压VCE(单位V),纵轴表示集电极-发射极电流ICE(单位A)。测定温度为室温。
[0157]
如图50所示,配置了圆形结构的单元的情况下慢慢增大集电极-发射极电压VCE时,在电压6.0附近集电极-发射极电流成为0.4A,从这附近开始集电极-发射极电流呈现饱和倾向。但是,此时,集电极-发射极电流ICE与图47所示的椭圆结构的IGBT相比成为约2倍大的值。并且,集电极-发射极间电压VCE在从0V上升到6V的区域中,其上升斜率增大,导通电阻(VCE-ICE)也能够降低。这是由于总沟道长度增加和基极电阻降低的缘故。并且,即使其电流量增大,也能够通过将p+层设置在发射极层的下方,防止该发射极区域的寄生电容双极晶体管的导通,从而能够改善抗寄生闸流管闭锁能力。
[0158]
如上所述,依据本发明的实施例6,设置多个圆形的IGBT单元,与采用1个椭圆形的IGBT的结构相比,能够增加沟道区域的长度,从而能够增加集电极-发射极电流。并且,能够取得与前述的实施例1~4相同的效果。
[0159]
[实施例7]
图51是概略表示本发明实施例7的半导体装置(横式n沟道IGBT)的截面结构的示图。图51所示的IGBT的平面(表面)布局与图1所示的IGBT的平面布局基本相同。图51所示的IGBT中,n-层4和半导体衬底300之间设有埋入绝缘膜310。该半导体衬底300与n-层4分离,因此可以是p型和n型中的任一种导电型。
[0160]
图51所示的IGBT的其他结构,与图2所示的IGBT的结构相同,对应的部分附上相同的附图标记,其详细说明省略。
[0161]
在该半导体衬底300表面设置埋入绝缘膜310并在埋入绝缘膜310上形成晶体管的结构,一般称为SOI(Silicon On Insulator)结构,另外,也称为介质隔离结构。另一方面,如图2所示,未设置埋入绝缘膜310,n-层4和p型半导体衬底(10)由它们之间形成的PN结隔离的结构称为结隔离结构。通过利用埋入绝缘膜310,与结隔离结构相比,能够更可靠地将n-层4与衬底300电气隔离,能够让耗尽层仅在n-层内生成,从而能够高速地动作。
[0162]
图51所示的IGBT的其他结构与图2所示的IGBT的结构相同,对应部分附上相同的附图标记,其详细说明省略。
[0163]
图52是表示IGBT的电阻负载开关动作时的断开波形的示图。图52中,横轴表示断开时间(单位秒),纵轴表示集电极-发射极间电压VCE(单位×100V)及集电极-发射极电流ICE(单位A)。曲线I表示介质隔离结构(图51)的IGBT的集电极-发射极间电压,曲线II给出比较例的例如图2所示的结隔离型IGBT的集电极-发射极间电压VCE,曲线III表示介质隔离结构中的集电极-发射极电流ICE,曲线IV表示结隔离结构IGBT的集电极-发射极电流。
[0164]
如图52所示,结隔离型IGBT的下降时间tf(集电极-发射极电流IGE从最大值的90%降至10%所需时间),接近1μs,因而开关速度缓慢,相应地开关损失较大。另一方面,介质隔离结构的场合,下降时间tf为超过0.5μs的程度,开关速度快,相应地能够降低开关速度损失。另外,电阻负载开关动作时的断开波形中,VCE波形(曲线I)的上升率绝对值,与表示集电极-发射极电流ICE的波形(曲线III)的减少率绝对值大致相同,可明显看出开关动作在高速进行。
[0165]
因此显见,采用介质隔离结构比采用结隔离结构更能够高速进行开关动作。
[0166]
但是,结隔离中,在其开关期间断开时集电极-发射极电压VCE急剧上升而向断开状态转移(曲线II),另外,集电极-发射极电流ICE急剧地下降(曲线IV)。因此,即使在结隔离结构中,通过利用p+层并将发射极层形成为环状,从特性曲线II和IV可明显看出,与采用传统的椭圆结构IGBT、不用p+层而仅利用p基极层、n发射极层形成为环状的结构相比能够提高速度(采用传统结构时,断开时间如图52中箭头所示)。
[0167]
图53是表示前述实施例1中结隔离结构横式IGBT的阻抗负载开关断开时(10.6μs)的电流分布、电压分布和耗尽层区域分界的示图。电流分布用实线表示,电压分布用虚线表示,耗尽层区域分界线用点划线表示。
[0168]
如图53所示,结隔离结构横式IGBT的场合,从发射极侧扩展的耗尽层,不仅对着集电极侧(p型集电极层2附近的区域),还在p型衬底10内分布。因此,电位分布(用虚线表示)和电流分布(用实线表示)均在p型衬底10的区域内存在。因此,对集电极侧的耗尽化得到抑制,集电极-发射极电压VCE较平缓地上升。结果,断开时集电极-发射极电流ICE减少而成为较为缓慢,相应地下降时间tf推迟。
[0169]
图54在截面结构图中表示本发明实施例1的结隔离结构横式IGBT的电阻负载开关断开时(10.6μs)的空穴分布。在该结隔离结构横式IGBT中,如图53所示,由于从发射极侧向集电极侧的耗尽化得到抑制,n-层4和p型衬底10内分布有大量的空穴。即,由于n-层4和p型衬底10内分布了大量空穴,这意味着即使设有p+层、到n-层4和p型衬底10内分布的空穴消失也需要时间,下降时间tf变得较为迟缓。
[0170]
图55表示结隔离结构横式IGBT的电阻负载开关断开时(10.6μs)的空穴(hole)分布、电子分布和平衡状态下的空穴/电子浓度分布,也就是n-层4中从集电极侧到发射极侧一定深度处的各载流子分布。图55中,曲线V表示空穴分布,曲线VI表示电子分布,曲线VII表示平衡状态时的电子/空穴浓度的分布。
[0171]
如前述的图53所示,结隔离结构横式IGBT中,从发射极侧向集电极侧的耗尽化得到抑制。因此,在耗尽层未扩展的n-层内分布有平衡状态的浓度以上的过剩空穴和过剩电子。因此,这些过剩空穴和过剩电子在n-层内大量分布,从而这些过剩空穴和过剩电子从n-层4消失的时间变长。因此,下降时间tf的缩短上存在限度。
[0172]
图56表示介质隔离结构横式IGBT的电阻负载开关断开时(10.6μs)的电位分布、电流分布和耗尽层区域分界线,对应于图51所示的截面图。图56中,实线表示电流分布,虚线表示电位分布,点划线表示耗尽层区域分界线。
[0173]
如图56所示,在介质隔离结构横式IGBT的场合,存在n-层4和p型衬底300之间的埋入绝缘膜310。因此,埋入绝缘膜310中电位分布沿其表面平行地存在,但是从发射极侧扩展的耗尽层并不扩展到p型衬底300,而是扩展到n-层4内的集电极侧(绝缘膜对应于原来的耗尽层区域)。因此,p型衬底300中不存在电流分布(实线表示)和电位分布(虚线表示)。因此,由于耗尽化向集电极侧推进,集电极-发射极电压急剧上升,对应的集电极-发射极电流也急剧上升,下降时间tf缩短。
[0174]
图57表示介质隔离结构横式IGBT的电阻负载开关断开时(10.6μs)的空穴分布(实线表示)。其截面结构与图51所示的截面结构相对应。如图57所示,在介质隔离结构横式IGBT中,如图56所示,从发射极侧向集电极侧的耗尽化得到促进,因此,n-层4中分布的空穴少。因此,到n-层4内分布的空穴消失为止的时间缩短,下降时间tf也缩短。
[0175]
图58表示介质隔离结构横式IGBT的电阻负载开关断开时(10.6μs)的空穴分布、电子分布和平衡状态下的空穴/电子浓度分布。横轴表示距离,纵轴表示浓度。图58中,示出了n-层4内一定的深度处从集电极侧到发射极侧的各个分布。曲线X表示空穴分布,曲线XI表示电子分布,曲线XII表示平衡状态的电子/浓度分布。
[0176]
如图56所示,在介质隔离结构横式IGBT中,由于从发射极侧向集电极侧的耗尽化得到促进,n-层4中耗尽层未扩展的区域减少。因此,如图58所示,n-层4中,平衡状态的浓度以上的空穴和/或电子(过剩空穴、过剩电子)的量减少。因此,由于n-层4中过剩空穴和过剩电子的减少,到过剩空穴和过剩电子消失为止的时间变短,结果,能够使下降时间缩短。
[0177]
因此,通过采用本发明实施例7的介质隔离结构,除了改善前述的实施例1等中说明的IGBT和MOSFET中的集电极-发射极电流ICE特性之外,还能实现下降时间tf的缩短。
[0178]
再有,本实施例7的介质隔离结构也可用于前述的实施例5中的横式MOS,并且也适用于p沟道IGBT和p沟道横式MOSFET。另外,横式MOSFET的结构也可同样适用于例如沟槽栅极结构的MOSFET。
[0179]
如上所述,依据本发明的实施例7,将晶体管元件构成为介质隔离结构,除了前述的实施例1~6的效果之外,还能够缩短下降时间、实现高速的开关动作。
[0180]
本发明可适用于进行功率变换/控制的功率开关元件。作为这种功率开关元件,可以单独设置,也可以作为智能功率元件与其他控制器等一体化构成。
以上就本发明作了详细说明,但是上述说明只是例示性的描述,并不构成限定,本发明的精神和范围仅由后附的权利要求书加以规定。

Claims (6)

1.一种半导体装置,其中设有:
半导体衬底;
在所述半导体衬底表面上形成的半导体区域;
设于所述半导体区域表面的、与第1电极连接的第1半导体层区域;
在所述半导体区域上从所述第1半导体层区域分离并包围所述第1半导体层区域而配置的、其导电型与所述半导体区域不同的环状的第2半导体层区域;
设于所述第2半导体层区域内的、其导电型与所述第2半导体层区域不同的第3半导体层区域,含有具有环状的形状的本体部,以及与所述本体部邻接并与向远离所述第1半导体层区域的方向延伸的第2电极连接的、同时以预定的间隔配置的、各自具有比所述预定的间隔小的宽度的多个凸部区域;
在所述第2半导体层区域中配置在所述第3半导体层区域的至少下方、具有比所述第2半导体层区域更高浓度的与所述第2半导体层区域同一导电型的高浓度半导体层;以及
在所述第2半导体层区域表面形成用以在所述第1半导体层区域和所述第3半导体层区域之间传送电荷的沟道的栅极电极层。
2.权利要求1所述的半导体装置,其中所述高浓度半导体层的深度比所述第2半导体层区域深。
3.权利要求1所述的半导体装置,还设有在所述半导体区域和所述半导体衬底之间形成的绝缘层。
4.一种半导体装置,其中设有:
半导体衬底;
在所述半导体衬底表面上形成的半导体区域;
设于所述半导体区域表面的、与第1电极连接的第1半导体层区域;
在所述半导体区域上从所述第1半导体层区域分离并包围所述第1半导体层区域而配置的、其导电型与所述半导体区域不同的环状的第2半导体层区域;
在所述第2半导体层区域内相互分离地以预定的间隔配置的、其导电型与所述第2半导体层区域不同的第3半导体层区域,含有各自具有比所述预定的间隔大的宽度的多个矩形状的单位区域;
配置在所述第2半导体层区域的所述第3半导体层区域的至少下方、具有比所述第2半导体层区域更高浓度的与所述第2半导体层区域同一导电型的高浓度半导体层;以及
在所述第2半导体层区域表面形成用以在所述第1半导体层区域和所述第3半导体层区域之间传送电荷的沟道的栅极电极层。
5.权利要求4所述的半导体装置,其中所述高浓度半导体层的深度比所述第2半导体层区域深。
6.权利要求4所述的半导体装置,还设有在所述半导体区域和所述半导体衬底之间形成的绝缘层。
CNB2007100063424A 2006-07-07 2007-01-30 半导体装置 Active CN100550417C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006188339 2006-07-07
JP2006188339A JP5036234B2 (ja) 2006-07-07 2006-07-07 半導体装置

Publications (2)

Publication Number Publication Date
CN101101923A true CN101101923A (zh) 2008-01-09
CN100550417C CN100550417C (zh) 2009-10-14

Family

ID=38508623

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007100063424A Active CN100550417C (zh) 2006-07-07 2007-01-30 半导体装置

Country Status (6)

Country Link
US (3) US7745906B2 (zh)
JP (1) JP5036234B2 (zh)
KR (1) KR100816409B1 (zh)
CN (1) CN100550417C (zh)
DE (1) DE102006062077B4 (zh)
TW (1) TWI320601B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263127A (zh) * 2010-05-29 2011-11-30 比亚迪股份有限公司 一种mos型功率器件及其制造方法
CN102760759A (zh) * 2011-04-29 2012-10-31 比亚迪股份有限公司 一种半导体功率器件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192833A (ja) * 2009-02-20 2010-09-02 Panasonic Corp 半導体装置
JP2011049393A (ja) * 2009-08-27 2011-03-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
MX2014003783A (es) * 2011-09-28 2014-05-14 Toyota Motor Co Ltd Igbt y metodo para fabricar el mismo.
JP2014212252A (ja) * 2013-04-19 2014-11-13 株式会社東芝 半導体装置
CN104934466B (zh) * 2015-06-01 2017-12-05 南京邮电大学 一种阳极抬高的ligbt器件及制造方法
CN107170816B (zh) * 2017-05-11 2019-08-02 电子科技大学 一种横向绝缘栅双极型晶体管

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672407A (en) * 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
JPH0783112B2 (ja) * 1985-01-17 1995-09-06 株式会社東芝 導電変調型mosfet
JP2788269B2 (ja) 1988-02-08 1998-08-20 株式会社東芝 半導体装置およびその製造方法
JPH02312280A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ
KR910007160B1 (ko) 1989-07-12 1991-09-18 주식회사 선경인더스트리 방식제조성물
JP2752184B2 (ja) * 1989-09-11 1998-05-18 株式会社東芝 電力用半導体装置
JP3085037B2 (ja) 1993-08-18 2000-09-04 富士電機株式会社 絶縁ゲートバイポーラトランジスタ
DE59504562D1 (de) 1994-03-04 1999-01-28 Siemens Ag Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit
JPH08227999A (ja) * 1994-12-21 1996-09-03 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ及びその製造方法並びに半導体集積回路及びその製造方法
US5751024A (en) * 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP3444061B2 (ja) 1995-11-24 2003-09-08 富士電機株式会社 高耐圧横型絶縁ゲートバイポーラトランジスタ
JP3209091B2 (ja) * 1996-05-30 2001-09-17 富士電機株式会社 絶縁ゲートバイポーラトランジスタを備えた半導体装置
KR100198995B1 (ko) 1996-05-30 1999-07-01 김충환 전력 스위칭 소자
DE69637746D1 (de) 1996-09-06 2008-12-24 Mitsubishi Electric Corp Transistor und verfahren zur herstellung
JPH10150193A (ja) * 1996-09-17 1998-06-02 Toshiba Corp 高耐圧半導体装置
US5869850A (en) * 1996-12-13 1999-02-09 Kabushiki Kaishia Toshiba Lateral insulated gate bipolar transistor
KR100248503B1 (ko) 1997-08-06 2000-03-15 김덕중 래치 업을 방지하는 반도체 전력소자
KR100275756B1 (ko) * 1998-08-27 2000-12-15 김덕중 트렌치 절연 게이트 바이폴라 트랜지스터
JP2000286416A (ja) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp マルチチャネル絶縁ゲート型バイポーラトランジスタ
TW434900B (en) 1999-08-24 2001-05-16 Anpec Electronics Corp Insulated gate bipolar transistor with controllable latch
US6191453B1 (en) * 1999-12-13 2001-02-20 Philips Electronics North America Corporation Lateral insulated-gate bipolar transistor (LIGBT) device in silicon-on-insulator (SOI) technology
JP2002270844A (ja) 2001-03-07 2002-09-20 Toshiba Corp 半導体装置及びその製造方法
TWI256724B (en) 2003-08-06 2006-06-11 Sanyo Electric Co Semiconductor device
KR100533687B1 (ko) 2004-02-23 2005-12-05 재단법인서울대학교산학협력재단 이중 게이트 트랜지스터

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263127A (zh) * 2010-05-29 2011-11-30 比亚迪股份有限公司 一种mos型功率器件及其制造方法
CN102263127B (zh) * 2010-05-29 2013-06-19 比亚迪股份有限公司 一种mos型功率器件及其制造方法
CN102760759A (zh) * 2011-04-29 2012-10-31 比亚迪股份有限公司 一种半导体功率器件
CN102760759B (zh) * 2011-04-29 2016-02-03 比亚迪股份有限公司 一种半导体功率器件

Also Published As

Publication number Publication date
JP2008016731A (ja) 2008-01-24
US7902634B2 (en) 2011-03-08
US20100219447A1 (en) 2010-09-02
US20110127575A1 (en) 2011-06-02
CN100550417C (zh) 2009-10-14
DE102006062077B4 (de) 2013-11-28
TW200805650A (en) 2008-01-16
DE102006062077A1 (de) 2008-01-17
KR100816409B1 (ko) 2008-03-25
US7745906B2 (en) 2010-06-29
TWI320601B (en) 2010-02-11
KR20070074504A (ko) 2007-07-12
US20080006906A1 (en) 2008-01-10
JP5036234B2 (ja) 2012-09-26
US8008746B2 (en) 2011-08-30

Similar Documents

Publication Publication Date Title
CN100550417C (zh) 半导体装置
KR100895057B1 (ko) 반도체 장치
CN107785415B (zh) 一种soi-rc-ligbt器件及其制备方法
KR20080098371A (ko) 전하 균형 절연 게이트 양극성 트랜지스터
US9571087B2 (en) Method of operating a reverse conducting IGBT
US10340373B2 (en) Reverse conducting IGBT
TW201507164A (zh) 橫向功率半導體電晶體
KR20130038844A (ko) 전력 반도체 소자
KR102246570B1 (ko) 전력 반도체 장치
US11081574B2 (en) IGBT power device
US20150187877A1 (en) Power semiconductor device
US20090146177A1 (en) Variable threshold trench igbt with offset emitter contacts
US20080315251A1 (en) Semiconductor device and method for fabricating thereof
US9306048B2 (en) Dual depth trench-gated mos-controlled thyristor with well-defined turn-on characteristics
CN108899363B (zh) 能降低导通压降和关断损耗的沟槽栅igbt器件
JP4746169B2 (ja) 電力用半導体装置及びその駆動方法
US11139391B2 (en) IGBT device
JP2009512207A (ja) パワー半導体デバイス
CN110504314B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
JP5672821B2 (ja) 絶縁ゲート型半導体装置
WO2022252654A1 (zh) 逆导型横向绝缘栅双极型晶体管
CN108122962B (zh) 一种绝缘栅双极型晶体管
US20150187922A1 (en) Power semiconductor device
CN110504315B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
JP5292157B2 (ja) 横型絶縁ゲートバイポーラトランジスタおよびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant