JP2012199292A

JP2012199292A - 半導体記憶装置

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Publication number: JP2012199292A
Application number: JP2011060938A
Authority: JP
Inventors: Hiroyuki Kutsukake; 弘之沓掛; Kikuko Sugimae; 紀久子杉前; Mitsuhiro Noguchi; 充宏野口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-03-18
Filing date: 2011-03-18
Publication date: 2012-10-18
Also published as: US20120236619A1; US8400812B2

Abstract

【課題】メモリアレイの周辺に配置される周辺回路の専有面積を小さくすることができる半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、メモリアレイと、周辺回路と、を備える。メモリアレイは、複数のメモリセルと、複数のワード線と、複数のビット線と、を有し、４つのブロックを有する。周辺回路は、第１ブロックに属するワード線に接続された第１転送トランジスタと、第２ブロックに属する前記ワード線に接続された第２転送トランジスタと、第３ブロックに属するワード線に接続された第３転送トランジスタと、を含むトランジスタグループを有する。第１〜第３転送トランジスタにおいては、それぞれのソース及びドレインのいずれか他方を共有し、ソース及びドレインのいずれか一方と他方とをむすぶ方向が隣り合う転送トランジスタどうしで互いに９０°または１８０°異なる。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置は、データを記憶するメモリセルと、メモリセルに対するデータの書き込み、読み出し及び消去等の動作を制御する周辺回路と、を備える。例えば、ＮＡＮＤ型フラッシュメモリでは、メモリセルとして電荷を蓄積する電荷蓄積層と、セルトランジスタと、を有している。メモリセル領域には、複数のメモリセルが行列状に配置され、メモリセル領域の周辺に配置された周辺回路によって動作対象のメモリセルを選択し、データの書き込み、読み出し及び消去等の動作を行う。

ここで、周辺回路における転送トランジスタには、メモリセルを駆動するために比較的高い電圧が印加される。したがって、セルトランジスタに比べて転送トランジスタは大型となる。このような周辺回路を備えた半導体記憶装置において、更なる小型化が要求される。

特開２００７−２４２７００号公報

本発明の実施形態は、メモリアレイの周辺に配置される周辺回路の専有面積を小さくすることができる半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、メモリアレイと、周辺回路と、を備える。
メモリアレイは、基板の主面に沿って行列状に配置された複数のメモリセルと、複数のメモリセルのうちの同一行のメモリセルにそれぞれが共通接続された複数のワード線と、複数のメモリセルのうち同一列のメモリセルにそれぞれが共通接続されたビット線と、を有する。
メモリアレイには、ビット線に沿って第１ブロック、第２ブロック及び第３ブロックが順に設定される。
周辺回路は、トランジスタグループを有する。
トランジスタグループは、ソース及びドレインのいずれか一方が第１ブロックに属するワード線に接続された第１転送トランジスタと、ソース及びドレインのいずれか一方が第２ブロックに属するワード線に接続された第２転送トランジスタと、ソース及びドレインのいずれか一方が第３ブロックに属するワード線に接続された第３転送トランジスタと、を含む。
第１転送トランジスタ、第２転送トランジスタ及び第３転送トランジスタは、ソース及びドレインのいずれか他方を共有する。
第１転送トランジスタ、第２転送トランジスタ及び第３転送トランジスタのれぞれにおけるソース及びドレインのいずれか一方と他方とをむすぶ方向について、前記主面に沿って隣り合う転送トランジスタどうしの前記方向が互いに９０°または１８０°異なる。

実施形態に係る半導体記憶装置の構成を例示するブロック図である。実施形態に係る半導体記憶装置の回路例を示す図である。実施形態に係る半導体記憶装置の転送トランジスタのレイアウトを例示する模式的平面図である。トランジスタグループの拡大模式平面図である。図４の一部を例示する模式的断面図である。参考例を説明する模式的平面図である。実施形態を説明する模式的平面図である。実施形態を説明する模式的平面図である。実施形態を説明する模式的平面図である。

以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、実施形態に係る半導体記憶装置の構成を例示するブロック図である。
図１に表したように、本実施形態に係る半導体記憶装置１１０は、ＮＡＮＤ型フラッシュメモリである。
すなわち、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが設けられたメモリアレイＭＡと、メモリアレイＭＡの周辺に設けられたロウデコーダＲＤと、を有する。ロウデコーダＲＤは、周辺回路である。メモリアレイＭＡの周辺には、ロウデコーダＲＤのほか、カラムデコーダＣＤ及びセンスアンプＳＡなどの周辺回路が設けられている。

メモリアレイＭＡ、周辺回路（ロウデコーダＲＤ、カラムデコーダＣＤ及びセンスアンプＳＡ等）は、例えばシリコンの基板１０上に形成されている。本実施形態において、基板１０の主面１０ａに沿った方向の１つをＸ軸方向、主面１０ａに沿った方向でＸ軸方向と直交する方向をＹ軸方向、Ｘ軸方向及びＹ軸方向と直交する方向（主面１０ａと直交する方向）をＺ軸方向ということにする。

図２は、実施形態に係る半導体記憶装置の回路例を示す図である。
図２では、メモリアレイ及び周辺回路の回路例を例示している。
すなわち、図２に表したように、メモリアレイＭＡは、基板１０の主面１０ａに沿って行列状に配置された複数のメモリセルＭＣを有する。メモリセルＭＣにはメモリセルトランジスタが含まれる。メモリセルトランジスタＣＴｒは、例えば、トンネル絶縁膜と、トンネル絶縁膜上に設けられた浮遊電極と、浮遊電極上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた制御電極と、を備える。

メモリアレイＭＡは、複数のメモリセルＭＣのうち同一行のメモリセルＭＣにそれぞれが共通接続された複数のワード線ＷＬと、複数のメモリセルＭＣのうち同一列のメモリセルＭＣにそれぞれが共通接続された複数のビット線ＢＬと、を有する。つまり、メモリアレイＭＡには、複数本のワード線ＷＬ及び複数本のビット線ＢＬが設けられている。説明の便宜上、ワード線ＷＬはＸ軸方向に延びて設けられ、ビット線ＢＬはＹ軸方向に延びて設けられているものとする。また、ワード線ＷＬが延びる方向はワード線方向、ビット線ＢＬが延びる方向はビット線方向ともいう。

メモリアレイＭＡは、ビット線ＢＬに沿って複数のブロックに分けられている。メモリれアレイＭＡに設けられた複数のメモリセルＭＣは、これら複数のブロックのいずれかに属する。本実施形態では、少なくとも４つのブロックが設定される。一例として、メモリアレイＭＡには、２×２^１０個（２０４８個）のブロックが設けられている。実施形態では、複数のブロックのうちの４つのブロック（第１ブロックＢＫ１、第２ブロックＢＫ２、第３ブロックＢＫ３及び第４ブロックＢＫ４）を中心に説明する。実施形態では、各ブロックを区別しない場合には、ブロックＢＫということにする。

各ブロックＢＫには、それぞれ複数本のワード線ＷＬが設けられている。これら複数本のワード線ＷＬには、そのブロックＢＫに属するメモリセルＭＣが接続されている。
ここで、各ブロックＢＫにはｎ本（ｎは１以上の整数）のワード線ＷＬが設けられているものとする。第１ブロックＢＫ１に属するワード線は、ＷＬ１１、１２、…、ＷＬ１（ｎ−１）、ＷＬ１ｎである。また、第２ブロックＢＫ２に属するワード線は、ＷＬ２１、２２、…、ＷＬ２（ｎ−１）、ＷＬ２ｎである。また、第３ブロックＢＫ３に属するワード線は、ＷＬ３１、３２、…、ＷＬ３（ｎ−１）、ＷＬ３ｎである。また、第４ブロックＢＫ４に属するワード線は、ＷＬ４１、４２、…、ＷＬ４（ｎ−１）、ＷＬ４ｎである。各ワード線を区別しない場合には、ワード線ＷＬということにする。

一例として、１つのブロックＢＫには、６４本のワード線ＷＬが設けられている。また、各ブロックＢＫの複数本のワード線ＷＬの両側には、選択ゲート電極（ＳＧＳ及びＳＤＧ）が設けられている。

ビット線ＢＬは、ワード線ＷＬと直交する方向に複数本設けられている。実施形態において、ｍ本（ｍは１以上の整数）のビット線ＢＬが設けられているものとする。ｍ本のビット線は、ＢＬ１、ＢＬ２、…、ＢＬ（ｍ−１）、ＢＬｍである。各ビット線を区別しない場合には、ビット線ＢＬということにする。

１つのブロックＢＫにおける各ビット線ＢＬには、それぞれワード線ＷＬの本数に対応した数のメモリセルトランジスタＣＴｒが直列に接続されている。したがって、１つのブロックＢＫには、ビット線ＢＬの本数ｍ×ワード線ＷＬの本数ｎの合計ｍ×ｎ個のメモリセルトランジスタＣＴｒが設けられる。

ロウデコーダＲＤには、各ブロックＢＫに対応して転送回路部ＴＣが設けられている。転送回路部ＴＣには、ワード線ＷＬ、選択ゲート電極ＳＧＳ及びＳＤＧにそれぞれ接続される転送トランジスタＴＴｒが設けられている。１つの転送回路部ＴＣに含まれる複数の転送トランジスタＴＴｒのゲートは共通に配線される。共通のゲートには、ブースタ回路ＢＣから所定のタイミングで電圧が印加される。この電圧が印加されると、転送回路部ＴＣと対応するブロックＢＫが選択されることになる。

実施形態において、第１ブロックＢＫ１のワード線ＷＬ１１、１２、…、ＷＬ１（ｎ−１）、ＷＬ１ｎにそれぞれ接続される転送トランジスタは、ＴＴｒ１１、１２、…、ＴＴｒ１（ｎ−１）、ＴＴｒ１ｎである。また、第２ブロックＢＫ２のワード線ＷＬ２１、２２、…、ＷＬ２（ｎ−１）、ＷＬ２ｎにそれぞれ接続される転送トランジスタは、ＴＴｒ２１、２２、…、ＴＴｒ２（ｎ−１）、ＴＴｒ２ｎである。また、第３ブロックＢＫ３のワード線ＷＬ３１、３２、…、ＷＬ３（ｎ−１）、ＷＬ３ｎにそれぞれ接続される転送トランジスタは、ＴＴｒ３１、３２、…、ＴＴｒ３（ｎ−１）、ＴＴｒ３ｎである。また、第４ブロックＢＫ４のワード線ＷＬ４１、４２、…、ＷＬ４（ｎ−１）、ＷＬ４ｎにそれぞれ接続される転送トランジスタは、ＴＴｒ４１、４２、…、ＴＴｒ４（ｎ−１）、ＴＴｒ４ｎである。各転送トランジスタを区別しない場合には、転送トランジスタＴＴｒということにする。

転送トランジスタＴＴｒは、例えばＭＯＳ（Metal Oxide Semiconductor）型トランジスタや、ＭＩＳ（Metal Insulator Semiconductor）型トランジスタである。転送トランジスタＴＴｒには、電源電圧よりも高い電圧を転送できるように高耐圧型が用いられる。ワード線ＷＬは、転送トランジスタＴＴｒのソースＳ及びドレインＤのいずれか一方がに接続される。転送トランジスタＴＴｒのソースＳ及びドレインＤのいずれか他方は、駆動信号線ＣＧに接続される。なお、本実施形態では、ソースＳ及びドレインＤのいずれか一方をドレインＤ、他方をソースＳとして説明するが、一方がソースＳ、他方がドレインＤであっても適用可能である。駆動信号線ＣＧには、書き込み電圧、読み出し電圧、消去電圧等のメモリセルトランジスタＣＴｒを駆動するための信号が送られる。

図３は、実施形態に係る半導体記憶装置の転送トランジスタのレイアウトを例示する模式的平面図である。
図３では、転送トランジスタの一部を拡大して示している。
図４は、トランジスタグループの拡大模式的平面図である。

図３及び図４に表したように、本実施形態に係る半導体記憶装置１１０は、トランジスタグループを有する。トランジスタグループは、複数の転送トランジスタのまとまりである。ここで、複数のトランジスタグループを区別しない場合には、トランジスタグループＧｒということにする。

本実施形態では、４つの転送トランジスタＴＴｒで１つのトランジスタグループＧｒを構成している。すなわち、トランジスタグループＧｒは、第１転送トランジスタ、第２転送トランジスタ、第３転送トランジスタ及び第４転送トランジスタを備える。

第１転送トランジスタは、第１ブロックＢＫ１のワード線ＷＬ１１、１２、…、ＷＬ１（ｎ−１）、ＷＬ１ｎにそれぞれ接続される転送トランジスタＴＴｒ１１、１２、…、ＴＴｒ１（ｎ−１）、ＴＴｒ１ｎのうちのいずれか１つである。
第２転送トランジスタは、第２ブロックＢＫ２のワード線ＷＬ２１、２２、…、ＷＬ２（ｎ−１）、ＷＬ２ｎにそれぞれ接続される転送トランジスタＴＴｒ２１、２２、…、ＴＴｒ２（ｎ−１）、ＴＴｒ２ｎのうちのいずれか１つである。
第３転送トランジスタは、第３ブロックＢＫ３のワード線ＷＬ３１、３２、…、ＷＬ３（ｎ−１）、ＷＬ３ｎにそれぞれ接続される転送トランジスタＴＴｒ３１、３２、…、ＴＴｒ３（ｎ−１）、ＴＴｒ３ｎのうちのいずれか１つである。
第４転送トランジスタは、第４ブロックＢＫ４のワード線ＷＬ４１、４２、…、ＷＬ４（ｎ−１）、ＷＬ４ｎにそれぞれ接続される転送トランジスタＴＴｒ４１、４２、…、ＴＴｒ４（ｎ−１）、ＴＴｒ４ｎのうちのいずれか１つである。

第１転送トランジスタ、第２転送トランジスタ、第３転送トランジスタ及び第４転送トランジスタのそれぞれのソースＳは共有になっている。
また、第１転送トランジスタ、第２転送トランジスタ、第３転送トランジスタ及び第４転送トランジスタのそれぞれのドレインＤとソースＳとをむすぶ方向Ｄｉｒ１、Ｄｉｒ２、Ｄｉｒ３及びＤｉｒ４について、基板１０の主面１０ａに沿って隣り合う転送トランジスタどうしの方向Ｄｉｒ１、Ｄｉｒ２、Ｄｉｒ３及びＤｉｒ４が互いに９０°異なっている。

つまり、１つのトランジスタグループＧｒにおいて、４つの転送トランジスタＴＴｒは、それぞれのソースＳを中心として放射状にレイアウトされている。図３に示す例では、ドレインＤとソースＳとを結ぶ方向Ｄｉｒ１、Ｄｉｒ２、Ｄｉｒ３及びＤｉｒ４がそれぞれ９０°ずつ回転した、いわゆる十字型のレイアウトになっている。
このような転送トランジスタＴＴｒのレイアウトのことを、レイアウトＬＹ１ということにする。

ここで、１つのトランジスタグループＧｒを構成する転送トランジスタＴＴｒは、それぞれ異なるブロックＢＫに対応している。例えば、トランジスタグループＧｒ１は、転送トランジスタＴＴｒ１１、ＴＴｒ２１、ＴＴｒ３１及びＴＴｒ４１によって構成される。転送トランジスタＴＴｒ１１は、第１ブロックＢＫ１のワード線ＷＬ１１に接続される。転送トランジスタＴＴｒ２１は、第２ブロックＢＫ２のワード線ＷＬ２１に接続される。転送トランジスタＴＴｒ３１は、第３ブロックＢＫ３のワード線ＷＬ３１に接続される。転送トランジスタＴＴｒ４１は、第４ブロックＢＫ４のワード線ＷＬ４１に接続される。

なお、トランジスタグループＧｒを構成する４つの転送トランジスタＴＴｒは、ブロックＢＫが異なっていれば、それぞれのブロックＢＫ内のどのワード線ＷＬに接続されたものであってもよい。実施形態では、説明を分かりやすくするため、トランジスタグループＧｒ１には、各ブロックＢＫのそれぞれ１番目のワード線ＷＬに接続された転送トランジスタＴＴｒが組み合わされているものとする。同様に、トランジスタグループＧｒ２には、各ブロックＢＫのそれぞれ２番目のワード線ＷＬに接続された転送トランジスタＴＴｒが組み合わされているものとする。

転送トランジスタＴＴｒは、ブロックＢＫごとに駆動する。したがって、異なるブロックＢＫに対応した複数の転送トランジスタＴＴｒについて、ソースＳ及びドレインＤのいずれか一方を共有にしても動作の干渉は生じない。

図５は、図４の一部を例示する模式的断面図である。
すなわち、図５（ａ）は、図４のＡ−Ａ’線矢視断面図、図５（ｂ）は、図４のＢ−Ｂ’線矢視断面図である。
図５（ａ）及び（ｂ）に表したように、転送トランジスタＴＴｒ１１、ＴＴｒ２１、ＴＴｒ３１及びＴＴｒ４１は、例えばシリコンの基板１０に形成された素子分離領域１３のあいだに形成される。素子分離領域１３のあいだには、ソースＳ及びドレインＤが形成される。ソースＳは、転送トランジスタＴＴｒ１１、ＴＴｒ２１、ＴＴｒ３１及びＴＴｒ４１の電流経路の一端として、共有される。一方、ドレインＤは、転送トランジスタＴＴｒ１１、ＴＴｒ２１、ＴＴｒ３１及びＴＴｒ４１の電流経路の一端として、別個に設けられる。

ソースＳとドレインＤとのあいだには、それぞれの転送トランジスタＴＴｒ１１、ＴＴｒ２１、ＴＴｒ３１及びＴＴｒ４１に対応したチャネルＣＨが設けられる。それぞれのチャネルＣＨの上には、ゲート絶縁膜１５を介してゲート電極ＧＥが形成される。

それぞれのドレインＤの上には、層間絶縁膜１７を貫通する第１コンタクト配線ＣＴ１が形成される。また、共通のソースＳの上には、層間絶縁膜１７を貫通する第２コンタクト配線ＣＴ２が形成される。

このように、１つのトランジスタグループＧｒにおいて４つの転送トランジスタＴＴｒのそれぞれのソースＳが共有のため、このレイアウトＬＹ１では、４つの転送トランジスタＴＴｒを独立して形成した場合に比べて、転送トランジスタＴＴｒの専有面積を狭くすることができる。

また、図３に表したように、１つのトランジスタグループＧｒにおいて、第１転送トランジスタの方向Ｄｉｒ１と、第４転送トランジスタの方向Ｄｉｒ４と、は互いに１８０°異なっている。例えば、トランジスタグループＧｒ１では、転送トランジスタＴＴｒ１１の方向Ｄｉｒ１と、転送トランジスタＴＴｒ４１の方向Ｄｉｒ４と、が互い１８０°異なって配置されている。
しかも、第１転送トランジスタ（転送トランジスタＴＴｒ１１）は、第４転送トランジスタ（転送トランジスタＴＴｒ４１）よりも第１ブロックＢＫ１に近い位置に配置される。
また、第４転送トランジスタ（転送トランジスタＴＴｒ４１）は、第１転送トランジスタ（転送トランジスタＴＴｒ１１）よりも第４ブロックＢＫに近い位置に配置される。

つまり、ブロックＢＫの並ぶ方向（ビット線方向）に沿って配置される第１転送トランジスタ及び第４転送トランジスタについては、第１ブロックＢＫ１及び第４ブロックＢＫ４の並び順と、第１転送トランジスタ及び第４転送トランジスタの並び順と、が一致するように配置されている。このため、第１転送トランジスタと、第１ブロックＢＫ１のワード線ＷＬと、のあいだの配線距離、及び第４転送トランジスタと、第４ブロックＢＫ４のワード線と、のあいだの配線距離を、それぞれ短くすることができるとともに、配線の引き回しを容易にすることが可能になる。

また、実施形態に係る半導体記憶装置１１０は、複数のトランジスタグループＧｒを有する。すなわち、半導体記憶装置１１０では、第１ブロックＢＫ１〜第４ブロックＢＫ４について、各ブロックＢＫに対応するｎ本のワード線ＷＬの数に対応したｎ個のトランジスタグループＧｒが設けられている。

ここで、複数のトランジスタグループＧｒにおいては、それぞれ４つの転送トランジスタＴＴｒの基板１０の主面１０ａに沿った配置が揃っていることが好ましい。例えば、図３及び図４に例示したトランジスタグループＧｒでは、ビット線方向に沿って第１ブロックＢＫ１に対応した第１転送トランジスタと、第４ブロックＢＫ４に対応した第４転送トランジスタと、が配置され、ワード線方向に沿って第２ブロックＢＫ２に対応した第２転送トランジスタと、第３ブロックＢＫ３に対応した第３転送トランジスタと、が配置されている。そして、複数のトランジスタグループＧｒにおいて、この転送トランジスタの並び順が同じになっている。

このような配置になっていると、隣り合うトランジスタグループＧｒにおいて、互いに最も接近する転送トランジスタＴＴｒどうしは、それぞれ異なるブロックＢＫに対応することになる。例えば、隣り合うトランジスタグループＧｒ１と、トランジスタグループＧｒ２と、のあいだでは、トランジスタグループＧｒ１の第１転送トランジスタ（転送トランジスタＴＴｒ１１）は、トランジスタグループＧｒ２の第２転送トランジスタ（転送トランジスタＴＴｒ２２）に接近して配置される。また、トランジスタグループＧｒ１の第３転送トランジスタ（転送トランジスタＴＴｒ１３）は、トランジスタグループＧｒ２の第４転送トランジスタ（転送トランジスタＴＴｒ２４）に接近して配置される。いずれの場合でも、同じブロックＢＫに対応した転送トランジスタＴＴｒは接近して配置されない。

転送トランジスタＴＴｒは、同じブロックＢＫ間では同時にゲートに電圧が印加される。一方、異なるブロックＢＫ間では同時にゲートに電圧は印加されない。実施形態によるトランジスタグループＧｒのレイアウトでは、同じブロックＢＫ間の転送トランジスタＴＴｒの間に他のブロックＢＫに対応した転送トランジスタＴＴｒが配置されることになる。したがって、同じブロックＢＫで動作する転送トランジスタＴＴｒのあいだで、パンチスルーによるリークの発生を効果的に抑制することができる。

このように、実施形態では、同時にゲートに電圧が印加される転送トランジスタＴＴｒどうしが隣り合うことがない。つまり、隣り合う転送トランジスタＴＴｒのあいだにパンチスルーによるリークを防止するシールド（例えば、シールドポリシリコン）を設ける必要がない。これにより、製造工程の簡素化を図ることができるとともに、シールドの面積分の縮小化を図ることができる。

さらに、実施形態では、複数のトランジスタグループＧｒが行列状に配置されている。しかも、隣り合うトランジスタグループＧｒは、行方向及び列方向のそれぞれについて互い違いに配置されている。例えば、図３に表したように、Ｘ軸方向及びＹ軸方向に複数のトランジスタグループＧｒが配置される場合、複数のトランジスタグループＧｒは、いわゆる千鳥格子状に配置される。具体的には、例えば、Ｘ軸方向に同列のトランジスタグループＧｒ１、Ｇｒ３、Ｇｒ５、…と、トランジスタグループＧｒ２、Ｇｒ４、…と、において、隣り合う列のトランジスタグループＧｒがＸ軸方向に半ピッチずれた状態で配置される。また、例えば、Ｙ軸方向に同行のトランジスタグループＧｒ２、Ｇｒｎ、…と、トランジスタグループＧｒ３、Ｇｒ（ｎ−１）、…と、において、隣り合う行のトランジスタグループＧｒがＹ軸方向に半ピッチずれた状態で配置される。

トランジスタグループＧｒでは、４つの転送トランジスタＴＴｒがいわゆる十字型のレイアウトになっている。このため、複数のトランジスタグループＧｒがいわゆる千鳥格子状に配置されると、Ｘ軸方向及びＹ軸方向にそれぞれ隣り合うトランジスタグループＧｒの２つの転送トランジスタＴＴｒのあいだに、隣りの列または行のトランジスタグループＧｒの転送トランジスタＴＴｒの１つが配置される状態になる。これにより、レイアウトの無駄を抑制でき、転送トランジスタＴＴｒの専有面積の縮小化を図ることができる。

このようなトランジスタグループＧｒのレイアウトでは、トランジスタグループＧｒのＺ軸方向にみた外接矩形の形状を正方形にすると、より効率的なレイアウトを行うことができる。

ここで、１つのトランジスタグループＧｒの４つの転送トランジスタにおいて、共用のソース領域から、それぞれの転送トランジスタのドレイン領域の端部までの距離を等しくする。これにより、配置スペースを効率良く利用でき、転送トランジスタＴＴｒの専有面積の縮小化を達成できる。

図６は、参考例に係る転送トランジスタのレイアウトを例示する模式的平面図である。
図６に表したように、参考例に係る半導体記憶装置１９０の転送トランジスタＴＴｒのレイアウトは、転送トランジスタＴＴｒのソースＳとドレインＤとをむすぶ方向（以下、「トランジスタ方向」という。）が、９０°異なっている。

例えば、Ｘ軸方向に同列の複数の転送トランジスタＴＴｒ（Ａ）のトランジスタ方向は、Ｙ軸方向である。また、Ｘ軸方向に同列の複数の転送トランジスタＴＴｒ（Ｂ）のトランジスタ方向は、Ｘ軸方向である。このような転送トランジスタＴＴｒ（Ａ）及びＴＴｒ（Ｂ）が、Ｙ軸方向に交互に配置されている。このような転送トランジスタＴＴｒ（Ａ）及びＴＴｒ（Ｂ）のレイアウトのことを、レイアウトＬＹ９ということにする。

参考例に係る転送トランジスタのレイアウトＬＹ９では、隣り合う転送トランジスタＴＴｒのあいだでのパンチスルーによるリークを抑制するため、転送トランジスタＴＴｒを囲むようにシールドが設けられている。

ここで、同じ数の転送トランジスタＴＴｒについて、実施形態に係る転送トランジスタＴＴｒのレイアウトＬＹ１による専有面積と、参考例に係る転送トランジスタＴＴｒのレイアウトＬＹ９による専有面積と、を比較すると、各専有面積のＹ軸方向の長さを一定にした場合、Ｘ軸方向の長さの大幅な短縮化を図ることができる。

（第２実施形態）
図７は、第２の実施形態を説明する模式的平面図である。
図７では、第２の実施形態に係る半導体記憶装置１２０の転送トランジスタＴＴｒのレイアウトを例示している。
この転送トランジスタＴＴｒのレイアウトでは、図５に例示した第１の実施形態に係る半導体記憶装置１１０の転送トランジスタＴＴｒのレイアウトに対して、第１及び第２コンタクト配線ＣＴ１及びＣＴ２の形状が相違する。

すなわち、図７に表した第２の実施形態では、第１及び第２コンタクト配線ＣＴ１及びＣＴ２のＸ−Ｙ平面に沿った断面の形状が揃っている。具体的には、第１及び第２コンタクト配線ＣＴ１及びＣＴ２のＸ−Ｙ平面に沿った断面の形状は、略長方形である。第１及び第２コンタクト配線ＣＴ１及びＣＴ２では、この略長方形の長辺の方向が揃っている。この略長方形の大きさは、揃っていることが好ましい。このような転送トランジスタＴＴｒのレイアウトのことを、レイアウトＬＹ２ということにする。

図７に表した例では、第１及び第２コンタクト配線ＣＴ１及びＣＴ２の上記形状（略長方形）の長辺がＸ軸方向に沿っている。図４に表した例では、第１コンタクト配線ＣＴ１が転送トランジスタＴＴｒの長辺がゲート幅方向に沿って配置されている。したがって、図７に表した例では、全ての第１コンタクト配線ＣＴ１の長辺がＸ軸方向に沿って配置されているため、このレイアウトＬＹ２では、図４に表した転送トランジスタＴＴｒのレイアウトＬＹ１に比べて転送トランジスタＴＴｒの専有面積が広くなる。しかし、第１及び第２コンタクト配線ＣＴ１及びＣＴ２の形状が揃っているため、第１及び第２コンタクト配線ＣＴ１及びＣＴ２を作成する際のフォトリソグラフィの精度を高めることができる。したがって、半導体記憶装置の製造ばらつきを小さくすることが可能になる。

（第３の実施形態）
図８は、第３の実施形態を説明する模式的平面図である。
図８では、第３の実施形態に係る半導体記憶装置１３０の転送トランジスタＴＴｒのレイアウトを例示している。
この転送トランジスタＴＴｒのレイアウトでは、３つの転送トランジスタによって１つのトランジスタグループＧｒが構成されている。すなわち、第１転送トランジスタ、第２転送トランジスタ及び第３転送トランジスタのそれぞれの電流経路の他端（ドレインまたはソース）は共通に設けられている。
また、第１転送トランジスタ、第２転送トランジスタ及び第３転送トランジスタのそれぞれのドレインＤ）とソースＳ）とをむすぶ方向を方向Ｄｉｒとした場合、３つ転送トランジスタのうち２つの転送トランジスタの方向Ｄｉｒは、互いに１８０°異なっている。また、残りの１つの転送トランジスタの方向Ｄｉｒは、他の２つの転送トランジスタの方向Ｄｉｒとそれぞれ９０°異なっている。

つまり、１つのトランジスタグループＧｒにおいて、３つの転送トランジスタＴＴｒのレイアウトは、いわゆるＴ字型のレイアウトになっている。このような転送トランジスタＴＴｒのレイアウトのことを、レイアウトＬＹ３ということにする。

また、複数のトランジスタグループＧｒは行列状に配置される。しかも、隣り合うトランジスタグループＧｒは、行方向及び列方向のそれぞれについて互い違いに配置されている。しかも、隣り合う行において、トランジスタグループＧｒのレイアウトＬＹ３がＸ軸に対して反転している。

そして、隣り合うトランジスタグループＧｒのレイアウトにおいて、同時にゲートに電圧が印加される転送トランジスタＴＴｒどうしがなるべく接近しないように転送トランジスタＴＴｒの配置を割り当てる。

このようなトランジスタグループＧｒのレイアウトによって、転送トランジスタＴＴｒを独立して配置する場合に比べて転送トランジスタＴＴｒの専有面積を狭くすることが可能になる。

（第４の実施形態）
図９は、第４の実施形態を説明する模式的平面図である。
図９では、メモリアレイＭＡ及びロウデコーダＲＤのレイアウトを模式的に示している。
すなわち、第４の実施形態に係る半導体記憶装置１４０では、ロウデコーダＲＤの一部ＲＤ１に、先に説明した４つの転送トランジスタＴＴｒのレイアウトＬＹ１を適用している。なお、ロウデコーダＲＤの一部ＲＤ１には、レイアウトＬＹ１の代わりにレイアウトＬＹ２及びＬＹ３を適用してもよい。さらに、レイアウトＬＹ１、ＬＹ２及びＬＹ３を混在させてもよい。ロウデコーダＲＤの他の一部ＲＤ２には、例えば図６に例示した参考例に係るレイアウトＬＹ９を適用する。

レイアウトＬＹ１を適用するロウデコーダＲＤの一部ＲＤ１は、他の一部ＲＤ２に比べてメモリアレイＭＡから離れた位置であることが好ましい。すなわち、メモリアレイＭＡに近づくほど、ワード線ＷＬのＹ軸方向のピッチはメモリセルＭＣのＹ軸方向のピッチに近づく。メモリセルＭＣのピッチに近づくと、配線の引き回しの自由度が低くなる。レイアウトＬＹ９では、配線の引き回しが単純であることから、配線の引き回しが容易である。このため、レイアウトＬＹ９は、ロウデコーダＲＤの領域のうち、メモリアレイＭＡに近い一部ＲＤ２への配置に適している。一方、メモリアレイＭＡから離れた一部ＲＤ１にはレイアウトＬＹ１、ＬＹ２及びＬＹ３を適用すれば、メモリセルＭＣのピッチによる配線の引き回しの制約を受けることなく配置することができる。これにより、周辺回路の専有面積の縮小化を図ることができる。

なお、上記に本実施の形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、転送トランジスタＴＴｒのレイアウトにおいて、方向Ｄｉｒ１、Ｄｉｒ２、Ｄｉｒ３及びＤｉｒ４は、必ずしもＸ軸方向及びＹ軸方向に沿っていなくてもよい。

また、実施形態では、トランジスタグループＧｒを構成するトランジスタとして転送トランジスタＴＴｒを例示したが、ロウデコーダＲＤに含まれる他のトランジスタ、例えば、選択ゲート電極ＳＧＳ及びＳＤＧに接続されるトランジスタによってトランジスタグループＧｒを構成してもよい。

また、上述の実施の形態は、ＮＡＮＤ型フラッシュメモリについて説明したが、本発明の例は、これに限定されず、ＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(Static Random Access Memory)などの揮発性メモリ、ＮＯＲ型フラッシュメモリ、ＦｅＲＡＭ(Ferroelectric Random Access Memory)、ＭＲＡＭ(Magnetic Random Access Memory)などの不揮発性メモリを含む半導体メモリ全般に適用することができる。

また、前述の各実施の形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

以上説明したように、実施形態に係る半導体記憶装置によれば、メモリアレイの周辺に配置される周辺回路の専有面積を小さくすることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…基板、１０ａ…主面、１１０，１２０，１３０，１４０，１９０…半導体記憶装置、ＢＫ…ブロック、ＢＫ１…第１ブロック、ＢＫ２…第２ブロック、ＢＫ３…第３ブロック、ＢＫ４…第４ブロックロック、ＢＬ…ビット線、ＣＤ…カラムデコーダ、ＣＴ１…第１コンタクト配線、ＣＴ２…第２コンタクト配線、ＣＴｒ…メモリセルトランジスタ、Ｄｉｒ，Ｄｉｒ１〜Ｄｉｒ４…方向、Ｇｒ…トランジスタグループ、ＭＡ…メモリアレイ、ＭＣ…メモリセル、ＲＤ…ロウデコーダ、ＳＡ…センスアンプ、ＴＴｒ…転送トランジスタ、ＷＬ…ワード線

Claims

基板の主面に沿って行列状に配置された複数のメモリセルと、前記複数のメモリセルのうちの同一行のメモリセルにそれぞれが共通接続された複数のワード線と、前記複数のメモリセルのうちの同一列のメモリセルにそれぞれが共通接続された複数のビット線と、を有し、前記ビット線に沿って第１ブロック、第２ブロック及び第３ブロックが順に設定されたメモリアレイと、
ソース及びドレインのいずれか一方が前記第１ブロックに属する前記ワード線に接続された第１転送トランジスタと、ソース及びドレインのいずれか一方が前記第２ブロックに属する前記ワード線に接続された第２転送トランジスタと、ソース及びドレインのいずれか一方が前記第３ブロックに属する前記ワード線に接続された第３転送トランジスタと、を含むトランジスタグループを有する周辺回路と、
を備え、
前記第１転送トランジスタ、前記第２転送トランジスタ及び前記第３転送トランジスタは、前記ソース及びドレインのいずれか他方を共有し、
前記第１転送トランジスタ、前記第２転送トランジスタ及び前記第３転送トランジスタのそれぞれにおける前記ソース及びドレインのいずれか一方と前記他方とをむすぶ方向について、前記主面に沿って隣り合う転送トランジスタどうしの前記方向が互いに９０°または１８０°異なることを特徴とする半導体記憶装置。
前記メモリアレイは、前記ビット線に沿って順に設定された前記第１ブロック、前記第２ブロック及び前記第３ブロックの次に第４ブロックを更に有し、
前記周辺回路は、ソース及びドレインのいずれか一方が前記第４ブロックに属する前記ワード線に接続された第４転送トランジスタを更に有し、
前記第１転送トランジスタ、前記第２転送トランジスタ、前記第３転送トランジスタ及び前記第４転送トランジスタは、前記ソース及びドレインのいずれか他方を共有し、
前記第１転送トランジスタ、前記第２転送トランジスタ、前記第３転送トランジスタ及び前記第４転送トランジスタのそれぞれにおける前記ソース及びドレインのいずれか一方と前記他方とをむすぶ方向について、前記主面に沿って隣り合う転送トランジスタどうしの前記方向が互いに９０°異なることを特徴とする請求項１記載の半導体記憶装置。
前記第１転送トランジスタの前記方向と、前記第４転送トランジスタの前記方向と、は互いに１８０°異なり、
前記第１転送トランジスタは、前記第４転送トランジスタよりも前記第１ブロックに近い位置に配置され、
前記第４転送トランジスタは、前記第１転送トランジスタよりも前記第４ブロックに近い位置に配置されたことを特徴とする請求項２記載の半導体記憶装置。
前記周辺回路は、複数の前記トランジスタグループを有し、
前記複数のトランジスタグループにおいて、前記第１転送トランジスタ、前記第２転送トランジスタ、前記第３転送トランジスタ及び前記第４転送トランジスタの前記主面に沿った配置が揃っていることを特徴とする請求項２または３に記載の半導体記憶装置。
前記複数のトランジスタグループは、前記主面に沿って行列状に配置され、隣り合う前記トランジスタグループが、行方向及び列方向のそれぞれについて互いに半ピッチずれて配置されたことを特徴とする請求項４記載の半導体記憶装置。
前記周辺回路は、
前記ソース及びドレインのいずれか一方に設けられた第１コンタクト配線と、
前記ソース及びドレインのいずれか他方に設けられた第２コンタクト配線と、
を有し、
前記第１コンタクト配線の前記主面に沿った断面の長方形形状における長辺の方向と、前記第２コンタクト配線の前記主面に沿った断面の長方形形状における長辺の方向と、が揃っていることを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
前記周辺回路の前記メモリアレイから離れた位置の一部に、前記トランジスタグループが設けられたことを特徴とする請求項１〜６のいずれか１つに記載の半導体記憶装置。