JP5018771B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、下部電極と上部電極との間に強誘電体を材料とする誘電体膜が挟持されてなる強誘電体キャパシタ構造を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device having a ferroelectric capacitor structure in which a dielectric film made of a ferroelectric material is sandwiched between a lower electrode and an upper electrode, and a method for manufacturing the same.
従来より、電源を断っても記憶情報が消失しない不揮発性メモリとして、フラッシュメモリや強誘電体メモリ(FeRAM:Ferro-electric Random Access Memory)が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ(IGFET)のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。Conventionally, flash memories and ferroelectric memories (FeRAM: Ferro-electric Random Access Memory) are known as nonvolatile memories in which stored information is not lost even when the power is turned off.
A flash memory has a floating gate embedded in a gate insulating film of an insulated gate field effect transistor (IGFET), and stores information by accumulating charges representing stored information in the floating gate. For writing and erasing information, a tunnel current passing through the insulating film needs to flow, and a relatively high voltage is required.
FeRAMは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を上部及び下部電極間のキャパシタ膜として有する強誘電体キャパシタ構造は、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことができる。FeRAMは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができるという利点を有する。従来のロジック技術に、このFeRAMを取り入れたロジック混載チップ(SOC:System On Chip)が、ICカードなどの用途として検討されている。 FeRAM stores information using the hysteresis characteristics of ferroelectrics. A ferroelectric capacitor structure having a ferroelectric film as a capacitor film between upper and lower electrodes generates polarization according to the applied voltage between the electrodes, and has spontaneous polarization even when the applied voltage is removed. If the polarity of the applied voltage is reversed, the polarity of the spontaneous polarization is also reversed. Information can be read by detecting this spontaneous polarization. FeRAM has an advantage that it operates at a lower voltage than a flash memory, and can perform high-speed writing with power saving. A logic embedded chip (SOC: System On Chip) that incorporates this FeRAM in the conventional logic technology has been studied as an application such as an IC card.
近時では、半導体装置の微細化・高集積化が進行している。FeRAMにおける強誘電体キャパシタ構造や配線のデザインルールが0.18μmレベルともなれば、既存のシリコン酸化膜等の層間絶縁膜では、隣接する強誘電体キャパシタ構造間又は隣接する配線間を十分に埋め込むことができず、当該間隙の領域に空隙(ボイド)が発生してしまうという問題がある。ボイドの発生により、当該ボイドを通して水分・水素が内部へ浸透し易くなり、キャパシタ膜である強誘電体への悪影響等が懸念され、装置の信頼性上、大きな問題となる。 Recently, semiconductor devices have been miniaturized and highly integrated. If the design rule of the ferroelectric capacitor structure and wiring in FeRAM is 0.18 μm level, an existing interlayer insulating film such as a silicon oxide film is sufficiently embedded between adjacent ferroelectric capacitor structures or between adjacent wirings. There is a problem that voids are generated in the gap region. The generation of voids makes it easy for moisture and hydrogen to permeate into the inside through the voids, and there is a concern about adverse effects on the ferroelectric substance that is the capacitor film, which is a serious problem in terms of device reliability.
この問題に対処すべく、層間絶縁膜を高密度プラズマCVD法(HDP−CVD法)により緻密に形成し、優れた埋め込み性により当該層間絶縁膜(以下、HDP−CVD絶縁膜と称する。)におけるボイドの発生を可及的に抑制する技術が案出されている。ところがHDP−CVD法により層間絶縁膜を形成する場合、発生させた高密度プラズマに起因して、強誘電体キャパシタ構造のキャパシタ膜にダメージが及ぼされ、キャパシタ特性の劣化を招くという問題がある。また、HDP−CVD絶縁膜は、膜中の含有水分量が多く、強誘電体キャパシタ構造の形成後に必須であるキャパシタ膜の回復アニール等に起因して、形成されたHDP−CVD絶縁膜から水分や水素が発生して、キャパシタ特性の劣化を招くことになる。 In order to cope with this problem, an interlayer insulating film is densely formed by a high-density plasma CVD method (HDP-CVD method), and the interlayer insulating film (hereinafter referred to as an HDP-CVD insulating film) has excellent embeddability. A technique has been devised to suppress the generation of voids as much as possible. However, when the interlayer insulating film is formed by the HDP-CVD method, there is a problem that the capacitor film of the ferroelectric capacitor structure is damaged due to the generated high-density plasma, and the capacitor characteristics are deteriorated. Further, the HDP-CVD insulating film has a high moisture content in the film, and moisture is removed from the formed HDP-CVD insulating film due to the recovery annealing of the capacitor film that is essential after the formation of the ferroelectric capacitor structure. And hydrogen is generated, which causes deterioration of capacitor characteristics.
本発明は、上記の課題に鑑みてなされたものであり、(第1及び第2の)層間絶縁膜から水分や水素を発生させることなく、ボイドが発生してもキャパシタ構造には悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、高い信頼性を得ることのできる半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above-described problems. Even if voids are generated without generating moisture or hydrogen from the (first and second) interlayer insulating films, the capacitor structure is adversely affected. An object of the present invention is to provide a semiconductor device and a method of manufacturing the same that can reliably retain high capacitor characteristics and obtain high reliability.
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており、下部電極と上部電極とにより強誘電体を材料とするキャパシタ膜を挟持してなるキャパシタ構造と、前記キャパシタ構造を覆う第1の層間絶縁膜と、前記第1の層間絶縁膜上に形成された、前記キャパシタ構造の特性劣化を防止する第1の水素拡散防止膜とを含み、前記第1の層間絶縁膜の表層部分には第1の空隙があり、前記第1の空隙の上部が前記第1の層間絶縁膜の表面から開口した状態とされており、前記第1の水素拡散防止膜は、前記第1の空隙の少なくとも内壁面上に形成され、かつ、前記第1の空隙上に閉塞部分を有する。 The semiconductor device of the present invention includes a semiconductor substrate, a capacitor structure formed above the semiconductor substrate, and a capacitor film made of a ferroelectric material sandwiched between a lower electrode and an upper electrode, and the capacitor structure. A first interlayer insulating film that covers the first interlayer insulating film, and a first hydrogen diffusion preventing film that is formed on the first interlayer insulating film to prevent deterioration of the characteristics of the capacitor structure. There is a first void in the surface layer portion, and an upper portion of the first void is opened from the surface of the first interlayer insulating film, and the first hydrogen diffusion prevention film includes the first void . It is formed on at least the inner wall surface of the first gap, and has a closed portion on the first gap.
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより強誘電体を材料とするキャパシタ膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ構造を覆うように第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜の表層部分に発生した第1の空隙の上部を、前記第1の層間絶縁膜の表面から開口させる工程と、前記第1の層間絶縁膜上に、前記第1の空隙の少なくとも内壁面を覆いつつ、前記第1の空隙を閉塞するように、前記キャパシタ構造の特性劣化を防止する第1の水素拡散防止膜を形成する工程とを含む。 The method of manufacturing a semiconductor device of the present invention includes a step of forming a capacitor structure in which a capacitor film made of a ferroelectric material is sandwiched between a lower electrode and an upper electrode above a semiconductor substrate, and covers the capacitor structure. Forming the first interlayer insulating film as described above, opening the upper part of the first gap generated in the surface layer portion of the first interlayer insulating film from the surface of the first interlayer insulating film, on the first interlayer insulating film, wherein while covering at least an inner wall surface of the first gap, so as to close said first gap, the first hydrogen diffusion preventing film for preventing the characteristic degradation of the capacitor structure Forming the step.
本発明によれば、(第1及び第2の)層間絶縁膜から水分や水素を発生させることなく、ボイドが発生してもキャパシタ構造には悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高い半導体装置が実現する。 According to the present invention, without generating moisture or hydrogen from the (first and second) interlayer insulating films, even if voids are generated, high capacitor characteristics are reliably maintained without adversely affecting the capacitor structure. A highly reliable semiconductor device is realized.
−本発明の基本骨子−
従来では、微細化の進む強誘電体キャパシタ構造や配線を覆うように層間絶縁膜を形成する場合、当該層間絶縁膜におけるボイドの発生を抑止すべく、層間絶縁膜の形成に高密度プラズマCVD法を用いる等の様々な技術的工夫がなされてきた。-Basic outline of the present invention-
Conventionally, when an interlayer insulating film is formed so as to cover a ferroelectric capacitor structure and wiring that are becoming finer, a high-density plasma CVD method is used to form the interlayer insulating film in order to suppress the generation of voids in the interlayer insulating film. Various technical devices have been made such as using.
しかしながら、ボイド発生抑止の手法を採用した場合、上述のようにキャパシタ膜である強誘電体膜に大きなダメージを及ぼすという回避し難い問題が生じてしまう。そこで本発明者は、言わば発想を転換し、そもそもボイドは発生するが強誘電体膜へ対して低ダメージの絶縁材料・成膜条件で強誘電体キャパシタ構造又は配線を覆う層間絶縁膜を形成し、発生したボイドを積極的に利用すべく鋭意検討した結果、本発明に想到した。 However, when the method for suppressing the generation of voids is employed, there arises an inevitable problem that the ferroelectric film as the capacitor film is seriously damaged as described above. Therefore, the present inventor changed the way of thinking, and formed an interlayer insulating film covering the ferroelectric capacitor structure or the wiring with a low damage insulating material and film forming conditions to the ferroelectric film although voids were originally generated. As a result of intensive studies to actively use the generated voids, the present invention has been conceived.
FeRAMでは、水分及び水素に対する耐性の低い強誘電体膜をキャパシタ膜に用いることから、発生した水分及び水素が強誘電体膜へ拡散しないように、可及的に当該拡散を抑えるべく、アルミ酸化物(アルミナ)に代表される材料からなる水素拡散防止膜を強誘電体キャパシタ構造の周囲(主に上部)に形成することが必須であると考えられている。 In FeRAM, a ferroelectric film having low resistance to moisture and hydrogen is used for the capacitor film. Therefore, in order to prevent the generated moisture and hydrogen from diffusing into the ferroelectric film, aluminum oxide is used to suppress the diffusion as much as possible. It is considered essential to form a hydrogen diffusion prevention film made of a material typified by an object (alumina) around the ferroelectric capacitor structure (mainly at the top).
本発明では、この水素拡散防止膜を利用して、工程数の増加を招くことなく、むしろ発生したボイドを水分・水素の拡散防止機能の向上に寄与させる。以下、本発明の主要構成について、図1A〜図1Cを用いて説明する。 In the present invention, this hydrogen diffusion prevention film is used to increase the number of steps, and rather, the generated voids contribute to the improvement of the moisture / hydrogen diffusion prevention function. Hereinafter, the main structure of this invention is demonstrated using FIG. 1A-FIG. 1C.
先ず、図1Aでは、半導体基板上にトランジスタ構造等を形成した後、その上方に、強誘電体キャパシタ構造1を形成した様子の概略を示している。ここでは、隣接する2つの強誘電体キャパシタ構造1を例示し、両者は近接して形成されている。
First, FIG. 1A schematically shows a state in which a
なお、層間絶縁膜による埋め込み対象物として強誘電体キャパシタ構造1を例示するが、これが配線である場合でもほぼ同様であり、強誘電体キャパシタ構造1を配線1と読み替えても良い。以下、強誘電体キャパシタ構造1を例に採るため、図示の便宜上、トランジスタ構造を含む強誘電体キャパシタ構造1の下層の構造を、下層2として一括して示す。
Although the
続いて、図1Bに示すように、下層2上で強誘電体キャパシタ構造1を覆うように層間絶縁膜3を形成する。ここで、層間絶縁膜3としては、強誘電体キャパシタ構造1のキャパシタ膜(強誘電体膜)に対して低ダメージとなる材料・条件、例えば含有水分量の抑制されたPE−TEOS−SiOによりCVD法で形成する。具体的に、当該含有水分量は、例えば5×10−3(g/cm3)以下程度である。Subsequently, as shown in FIG. 1B, an interlayer insulating film 3 is formed on the
このとき、強誘電体キャパシタ構造1間の領域を層間絶縁膜3で完全に埋め込むことはできず、層間絶縁膜3内の当該領域にボイド4が発生する。本発明では、層間絶縁膜3に内包されるようにボイド4が発生した場合には、層間絶縁膜3の表層を例えばCMP法により平坦化する際に、後述の水素拡散防止膜5がボイド4内に入り込めるように、当該平坦化によりボイド4の上部を層間絶縁膜3の表面から開口させる。ボイド4の開口部を4aと記す。
At this time, the region between the
続いて、図1Cに示すように、例えばアルミナを材料として、強誘電体キャパシタ構造1のキャパシタ膜の特性劣化を防止する水素拡散防止膜5を、ボイド4の少なくとも内壁面を完全に覆うように、層間絶縁膜3上に形成する。水素拡散防止膜5を上記のように形成することから、その形成法として被覆性に優れたMO−CVD法を用いることが好ましい。そして、水素拡散防止膜5上を覆うように、例えばCVD法により、シリコン酸化膜又はシリコン窒化膜等のキャップ絶縁膜6を形成する。
Subsequently, as shown in FIG. 1C, for example, using alumina as a material, a hydrogen
上記のように水素拡散防止膜5を形成することにより、ボイドの内壁は水素拡散防止膜5により完全に覆われ、若干の空洞部分が残るとしても殆ど閉塞する。この閉塞部分は、実質的にみれば、水素拡散防止膜5の層間絶縁膜3上の部分に比して厚く膜材料が堆積した状態とされており、キャパシタ膜に対する水分・水素の堅固なブロック機能を果たすことになる。そして、キャップ絶縁膜6により、仮に前記空洞部分の上部が開口されていたとしても、ボイド4の部分は水素拡散防止膜5によりほぼ充填された状態で完全に密閉された状態となり、キャパシタ膜に対する側面方向からの確実な前記ブロック機能が実現する。
By forming the hydrogen
なお、特許文献1〜3には、層間絶縁膜を形成する際に、配線間にボイドを形成する技術が開示されているが、層間絶縁膜の誘電率等を調節することに主眼を置いている。これに対して本発明は、飽くまで強誘電体キャパシタ構造を有するFeRAMに固有の問題に対処するため、強誘電体キャパシタ構造の高いキャパシタ特性を保持すべく、水素拡散防止膜を利用してボイド内を埋め込む構成を採る。このように、本発明は明らかに特許文献1〜3とは別発明である。
−本発明を適用した具体的な実施形態−
以下、本発明を適用した具体的な緒実施形態として、いわゆるスタック型のFeRAMを開示する。ここでは便宜上、FeRAMの構成をその製造方法と共に説明する。-Specific embodiment to which the present invention is applied-
Hereinafter, a so-called stack type FeRAM is disclosed as a specific embodiment to which the present invention is applied. Here, for convenience, the structure of the FeRAM will be described together with its manufacturing method.
(第1の実施形態)
図2A〜図5Cは、第1の実施形態によるスタック型のFeRAMの製造方法を工程順に示す概略断面図である。(First embodiment)
2A to 5C are schematic cross-sectional views illustrating a method of manufacturing the stack type FeRAM according to the first embodiment in the order of steps.
初めに、図2Aに示すように、シリコン半導体基板10上に選択トランジスタとして機能するトランジスタ構造20a,20bを形成する。
First, as shown in FIG. 2A,
詳細には、先ず、シリコン半導体基板10の表層に例えばSTI法により素子分離構造11を形成し、素子活性領域を確定する。
Specifically, first, the
次に、素子活性領域に不純物、ここではホウ素(B)を例えばドーズ量3.0×1013/cm2、加速エネルギー300keVの条件でイオン注入し、N活性領域にウェル12を形成する。Next, an impurity, here boron (B), is ion-implanted into the element active region under a condition of a dose amount of 3.0 × 10 13 / cm 2 and an acceleration energy of 300 keV, for example, to form a well 12 in the N active region.
次に、素子活性領域に熱酸化等により膜厚3.0nm程度の薄いゲート絶縁膜13を形成し、ゲート絶縁膜13上にCVD法により膜厚180nm程度の多結晶シリコン膜及び膜厚29nm程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜13をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。このとき、ゲート絶縁膜13上にゲート電極14をパターン形成される。
Next, a thin
次に、キャップ膜15をマスクとして素子活性領域に不純物、ここでは砒素(As)を例えばドーズ量5.0×1014/cm2、加速エネルギー10keVの条件でイオン注入し、いわゆるLDD領域16を形成する。Next, using the
次に、全面に例えばシリコン酸化膜をCVD法により堆積し、このシリコン酸化膜をいわゆるエッチバックする。このとき、ゲート電極14及びキャップ膜15の側面のみにシリコン酸化膜が残り、サイドウォール絶縁膜17が形成される。
Next, for example, a silicon oxide film is deposited on the entire surface by a CVD method, and this silicon oxide film is so-called etched back. At this time, the silicon oxide film remains only on the side surfaces of the
次に、キャップ膜15及びサイドウォール絶縁膜17をマスクとして素子活性領域に不純物、ここではリン(P)をLDD領域16よりも不純物濃度が高くなる条件、例えばドーズ量5.0×1014/cm2、加速エネルギー13keVの条件でイオン注入し、LDD領域16と重畳されるソース/ドレイン領域18を形成して、トランジスタ構造20a,20bを完成させる。このとき同時に、ロジック回路領域でも、ソース/ドレイン領域を適宜形成して、トランジスタ構造を完成させる。Next, using the
続いて、図2Bに示すように、トランジスタ構造20a,20bの保護膜21及び絶縁膜22を形成する。その後、ソース/ドレイン領域18の一方と接続される不図示のプラグを形成する。
詳細には、トランジスタ構造20a,20bを覆うように、保護膜21及び絶縁膜22を順次堆積する。ここで、保護膜21としては、シリコン酸化膜を材料とし、CVD法により膜厚20nm程度に堆積する。絶縁膜22としては、例えばプラズマSiO膜(膜厚20nm程度)、プラズマSiN膜(膜厚80nm程度)及びプラズマTEOS膜(膜厚1000nm程度)を順次成膜した積層構造を形成し、積層後、化学機械研磨(CMP)により膜厚が700nm程度となるまで研磨する。Subsequently, as shown in FIG. 2B, the
Specifically, the
次に、ソース/ドレイン領域18の一方へのビア孔(不図示)を形成する。
詳細には、絶縁膜22及び保護膜21をリソグラフィー及びそれに続くドライエッチングにより加工し、ソース/ドレイン領域18の一方の表面の一部を露出させるビア孔を形成する。Next, a via hole (not shown) to one of the source /
Specifically, the insulating
次に、ビア孔の内壁面を覆うように、スパッタ法により例えばTiN膜を膜厚75nm程度に堆積して、不図示の下地膜(グルー膜)を形成する。そして、CVD法によりグルー膜を介してビア孔を埋め込むように、W,TiAlN,TiN,Ti,Al,Cu,Ru,SRO,Irの単膜又は積層膜、ここではW膜を形成する。その後、CMPにより絶縁膜をストッパーとしてW膜及びグルー膜を研磨し、ビア孔内をグルー膜を介してWで埋め込むプラグ(不図示)を形成する。 Next, a TiN film, for example, is deposited to a thickness of about 75 nm by a sputtering method so as to cover the inner wall surface of the via hole to form a base film (glue film) (not shown). Then, a single film or a laminated film of W, TiAlN, TiN, Ti, Al, Cu, Ru, SRO, and Ir, here, a W film is formed so as to fill the via hole through the glue film by the CVD method. Thereafter, the W film and the glue film are polished by CMP using the insulating film as a stopper to form a plug (not shown) that fills the via hole with W through the glue film.
続いて、図2Cに示すように、酸化防止膜37及びプラズマTEOS膜38を形成した後、トランジスタ構造20a,20bのソース/ドレイン領域18の他方と接続される各プラグ42を形成する。
Subsequently, as shown in FIG. 2C, after forming the
詳細には、先ず上記のプラグ(不図示)の酸化防止膜37を、CVD法等により例えばSiONを材料として膜厚130nm程度に形成する。
次に、プラズマCVD法により、膜厚200nm程度のプラズマTEOS膜38を形成する。Specifically, first, the
Next, a
次に、プラズマTEOS膜38、酸化防止膜37、絶縁膜22、及び保護膜21をリソグラフィー及びそれに続くドライエッチングにより加工し、ソース/ドレイン領域18の他方の表面の一部を露出させるビア孔39を形成する。
Next, the
次に、ビア孔39の各壁面を覆うように、スパッタ法により例えばTiN膜を膜厚75nm程度に堆積して、下地膜(グルー膜)41を形成する。そして、CVD法によりグルー膜41を介してビア孔39を埋め込むように、W,TiAlN,TiN,Ti,Al,Cu,Ru,SRO,Irの単膜又は積層膜、ここではW膜を形成する。その後、CMPによりプラズマTEOS膜38をストッパーとしてW膜及びグルー膜41を研磨する。以上により、ビア孔39内をグルー膜41を介してWで埋め込むプラグ42を形成する。
Next, a base film (glue film) 41 is formed by depositing, for example, a TiN film with a film thickness of about 75 nm by sputtering so as to cover each wall surface of the via
続いて、図3Aに示すように、後述の強誘電体メモリキャパシタ構造30a,30bを形成するための保護下地膜43、下部電極層44、強誘電体膜45、下層上部電極層46、及び上層上部電極層47を順次形成する。
Subsequently, as shown in FIG. 3A, a
詳細には、先ず、強誘電体膜45の後述する酸素アニール処理に起因するプラグ42の異常酸化、及びプラグ42の形成時に当該プラグ42内に取り込まれた水素の強誘電体膜45への影響を共に抑制するため、導電膜である保護下地膜43を、例えばスパッタ法により膜厚100nm程度に形成する。保護下地膜43の材料としては、TiAlNの単層、TiNとTiAlNとの積層構造等、ここではTiNとTiAlNとの積層構造とする。
Specifically, first, abnormal oxidation of the
次に、スパッタ法により、膜厚100nm程度に例えばIrを堆積し、下部電極層44を形成する。
次に、MOCVD法により、450℃〜650℃程度、ここでは550℃にて下部電極層44上に強誘電体である例えばPZTからなる強誘電体膜45を膜厚100nm程度に堆積する。この際、強誘電体膜45が成膜当初アモルファス状態にある場合はRTA処理を施して当該強誘電体膜45を結晶化する。既に強誘電体45が結晶化している場合は必ずしもRTA処理を必要としない。Next, Ir, for example, is deposited to a thickness of about 100 nm by sputtering to form the
Next, a
次に、反応性スパッタ法により、強誘電体膜45上に例えば導電性酸化物であるIrO2を膜厚100nm程度に堆積し、下層上部電極層46を形成する。
そして、スパッタ法により、下層上部電極層46上に例えばIrを膜厚100nm程度に堆積し、上部電極層47を形成する。Next, for example, IrO 2 , which is a conductive oxide, is deposited on the
Then, for example, Ir is deposited to a thickness of about 100 nm on the lower
なお、下部電極層44、強誘電体膜45、下層上部電極層46、及び上層上部電極層47の材料としては、上記の場合も含め、Ir,IrOx(典型的にはx=2),Pt,SRO,LNO,LSCO,Ru,RuO2、SrRuO3等から選ばれた少なくとも1種がそれぞれ用いられる。The materials of the
続いて、図3Bに示すように、ハードマスク材料48を形成する。
詳細には、上層上部電極層47上に、CVD法等により例えばTEOS膜を膜厚600nm程度に堆積し、ハードマスク材料48を形成する。Subsequently, as shown in FIG. 3B, a
More specifically, a
続いて、図3Cに示すように、強誘電体メモリキャパシタ構造30a,30bを形成する。
Subsequently, as shown in FIG. 3C, ferroelectric
詳細には、ハードマスク材料48を用い、例えば400℃にて、上層上部電極層47、下層上部電極層46、強誘電体膜45、下部電極層44、及び保護下地膜43を一括エッチングする。そして、ハードマスク材料48をウェットエッチング等で除去する。以上により、素子活性領域にプラグ42と保護下地膜43を介し、下部電極層44からなる下部電極51と、下層上部電極層46及び上層上部電極層47の積層構造である上部電極52とで強誘電体膜45を挟持してなる、強誘電体メモリキャパシタ構造30a,30bが完成する。ここで、図示の例では、強誘電体メモリキャパシタ構造30a,30b間距離は例えば0.18μm程度であり、両者が極めて近接する部分の断面を示している。
Specifically, using the
続いて、図4Aに示すように、強誘電体メモリキャパシタ構造30a,30bを覆う水素拡散防止膜53を形成した後、層間絶縁膜54を形成する。
Subsequently, as shown in FIG. 4A, after forming a hydrogen
詳細には、先ず、強誘電体メモリキャパシタ構造30a,30bを覆うように、プラズマTEOS膜38上に金属酸化膜、例えばAl酸化物(アルミナ)を材料としてスパッタ法により膜厚30nm程度に堆積し、水素拡散防止膜53を形成する。この水素拡散防止膜53により、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜45への浸入が抑止され、強誘電体膜45へのダメージが防止される。水素拡散防止膜53としては、アルミナの代わりに、Al窒化物、Ta酸化物、Ta窒化物、Ti酸化物、及びZr酸化物から選ばれた一種を用いても良い。
Specifically, first, a metal oxide film, for example, an Al oxide (alumina) is deposited on the
次に、強誘電体膜45に対して低ダメージとなる材料・条件、例えばCVD法により含有水分量の抑制されたPE−TEOS−SiOを用いて、水素拡散防止膜53を介して強誘電体メモリキャパシタ構造30a,30bを覆うように、PE−TEOS−SiOを膜厚1.4μm程度に堆積して層間絶縁膜54を形成する。このとき、強誘電体メモリキャパシタ構造30a,30bが近接して配置されており、強誘電体膜45に対して低ダメージとなる材料・条件で層間絶縁膜54を形成したため、強誘電体メモリキャパシタ構造30a,30b間の領域を層間絶縁膜54で完全に埋め込むことはできず、層間絶縁膜54内の当該領域に空隙(ボイド)55が発生する。
Next, the material and conditions that cause low damage to the
ここで、強誘電体膜45に対して低ダメージとなる条件、即ちさほど緻密ではなくとも含有水分量を抑制した状態でボイド55の発生を容認する条件であれば、例えばHDP−CVD法を用いて層間絶縁膜54を形成しても良い。
Here, for example, the HDP-CVD method is used as long as it is a condition that causes a low damage to the
続いて、図4Bに示すように、層間絶縁膜54の表層を平坦化する。
詳細には、層間絶縁膜54の表層を例えばCMP法により除去し、層間絶縁膜54の表面を平坦化する。ここで図示のように、層間絶縁膜54に内包されるようにボイド55が発生した場合には、ボイド55の上部を適宜開口させる程度に研磨除去する。このとき、層間絶縁膜54の表面は、当該表面からボイド55の上部が開口した状態で平坦化される。ボイド55の開口部を55aと記す。Subsequently, as shown in FIG. 4B, the surface layer of the
Specifically, the surface layer of the
ここで、層間絶縁膜54を形成した後に、当該層間絶縁膜54の脱水処理及び膜質改善を目的として、層間絶縁膜54にプラズマ処理を施しても好適である。このプラズマ処理は例えば、N2ガス種又はN2Oガス種を用いて、200℃〜450℃の温度で実行する。Here, after the
続いて、図4Cに示すように、層間絶縁膜54上に金属酸化膜、例えばAl酸化物(アルミナ)を材料として、水素拡散防止膜56を形成する。この水素拡散防止膜56は、水素拡散防止膜53と同様に、強誘電体膜45の特性劣化を防止する機能を有している。即ち、水素拡散防止膜56により、水素拡散防止膜53と相俟って、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜45への浸入がより確実に抑止され、強誘電体膜45へのダメージが防止される。水素拡散防止膜56としては、アルミナの代わりに、Al窒化物、Ta酸化物、Ta窒化物、Ti酸化物、及びZr酸化物から選ばれた一種を用いても良い。
4C, a hydrogen
本実施形態では、水素拡散防止膜56を、ボイド55の少なくとも内壁面を完全に覆う条件で層間絶縁膜54上に形成する。水素拡散防止膜56を上記の条件を満たすように形成することから、その形成法として被覆性に優れたMO−CVD法を用いる。ここでは、成長温度200℃〜500℃、圧力0.2torr〜1.0torrで、流量10slmでO2+O3の混合ガスと、流量100sccmのTMA(Al(CH3)3)とをチャンバー内へ交互に供給しながら、水素拡散防止膜56を膜厚50nm程度に成長させる(無ALD(Atomic
Layer Deposition)法)。In the present embodiment, the hydrogen
Layer Deposition)).
ここで、水素拡散防止膜56をMO−CVD法により単層膜として形成する代わりに、2層膜として形成しても良い。この場合、例えば先ずスパッタ法により水素拡散防止膜56の材料膜を膜厚20nm程度に堆積し、続いてMO−CVD法により水素拡散防止膜56の材料膜を膜厚50nm程度に堆積する。又は、先ずMO−CVD法により水素拡散防止膜56の材料膜を膜厚50nm程度に堆積し、続いてスパッタ法により水素拡散防止膜56の材料膜を膜厚20nm程度に堆積する。
Here, the hydrogen
後者の場合では、MO−CVD法の材料膜によりボイド55の少なくとも内壁が完全に覆われた状態とされ、スパッタ法の材料膜によりボイド55の開口55aが確実に閉塞される。
In the latter case, at least the inner wall of the void 55 is completely covered by the MO-CVD method material film, and the
続いて、図5Aに示すように、水素拡散防止膜56上を覆うキャップ絶縁膜57を形成する。
詳細には、例えばCVD法により、シリコン酸化膜を膜厚30nm程度に堆積し、キャップ絶縁膜57を形成する。Subsequently, as shown in FIG. 5A, a
Specifically, a
上記のように水素拡散防止膜56を形成することにより、ボイド55の内壁は水素拡散防止膜56により覆われ、若干の空洞部分が残るとしても殆ど閉塞する。この閉塞部分は、実質的にみれば、水素拡散防止膜56の層間絶縁膜54上の部分に比して厚く膜材料が堆積した状態とされており、強誘電体膜45に対する水分・水素の堅固なブロック機能を果たすことになる。そして、キャップ絶縁膜57により、仮に前記空洞部分の上部が開口されていたとしても、ボイド55の部分は水素拡散防止膜56によりほぼ充填された状態で完全に密閉された状態となり、強誘電体膜45に対する側面方向からの確実な前記ブロック機能が実現する。
By forming the hydrogen
続いて、図5Bに示すように、強誘電体メモリキャパシタ構造30a,30bの上部電極52と接続されるプラグ60を形成する。
Subsequently, as shown in FIG. 5B, a
ここでは、先ず、リソグラフィー及びドライエッチングにより、上記のプラグ(不図示)の上方に整合した部位でキャップ絶縁膜57、水素拡散防止膜56、層間絶縁膜54、水素拡散防止膜53、プラズマTEOS膜38、及び酸化防止膜37をパターニングする。このパターニングにより、上記のプラグ(不図示)の表面の少なくとも一部を露出させるビア孔(不図示)を形成する。
Here, first, a
次に、上記のビア孔(不図示)の内壁面にグルー膜を形成した後、当該ビア孔をグルー膜を介してWで充填するプラグ(不図示)を形成する。 Next, after forming a glue film on the inner wall surface of the via hole (not shown), a plug (not shown) for filling the via hole with W through the glue film is formed.
次に、リソグラフィー及びドライエッチングにより、強誘電体メモリキャパシタ構造30a,30bの上部電極52の上方に整合した部位で、キャップ絶縁膜57、水素拡散防止膜56、層間絶縁膜54、及び水素拡散防止膜53をパターニングする。このパターニングにより、各上部電極52の表面の一部を露出させるビア孔58を形成する。
Next, a
その後、強誘電体メモリキャパシタ構造30a,30bのエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。ここでは例えば、処理温度500℃、酸素雰囲気で60分間のアニール処理を実行する。本実施形態では、強誘電体メモリキャパシタ構造30a,30bとプラグ42との間に保護下地膜43が設けられているため、この酸素アニール処理を実行してもプラグ42の異常酸化が防止される。それと共に、保護下地膜43によりプラグ42の形成時に当該プラグ42内に取り込まれた水素の発生が抑止される。
Thereafter, an oxygen annealing process is performed in order to recover the damage received during the etching of the ferroelectric
次に、ビア孔58の各壁面を覆うように、スパッタ法により例えばTiN膜を膜厚75nm程度に堆積して、下地膜(グルー膜)59を形成する。そして、CVD法によりグルー膜59を介してビア孔58を埋め込むように、W,TiAlN,TiN,Ti,Al,Cu,Ru,SRO,Irの単膜又は積層膜、ここではW膜を形成する。その後、キャップ絶縁膜57をストッパーとしてW膜及びグルー膜59を研磨し、ビア孔58内をグルー膜59を介してWで埋め込むプラグ60を形成する。
Next, a base film (glue film) 59 is formed by depositing, for example, a TiN film with a film thickness of about 75 nm by sputtering so as to cover each wall surface of the via
続いて、図5Cに示すように、プラグ60及び上記のプラグ(不図示)と接続される配線64をそれぞれ形成する。
Subsequently, as shown in FIG. 5C, plugs 60 and
詳細には、先ず、スパッタ法により、例えばTiNを膜厚60nm程度に堆積してバリアメタル膜61を形成する。
Specifically, first, a
次に、スパッタ法により、例えばAl−Cu合金を膜厚360nm程度に堆積して配線層62を形成する。
次に、スパッタ法により、例えばTiNとTiの積層膜を膜厚70nm程度に堆積してバリアメタル膜63を形成する。Next, for example, an Al—Cu alloy is deposited to a film thickness of about 360 nm by sputtering to form the
Next, a
次に、バリアメタル膜61、配線層62、及びバリアメタル膜63をリソグラフィー及びドライエッチングによりパターニングする。このパターニングにより、プラグ60と接続される各配線64が形成される。ここで、配線64と同時に、上記のプラグ(不図示)と接続される配線が形成される。
Next, the
しかる後、層間絶縁膜や上層配線、保護絶縁膜等の形成を経て、本実施形態によるスタック型のFeRAMが完成する。 Thereafter, through the formation of an interlayer insulating film, an upper layer wiring, a protective insulating film, etc., the stack type FeRAM according to the present embodiment is completed.
以上説明したように、本実施形態によれば、層間絶縁膜54から水分や水素を発生させることなく、ボイド55が発生しても強誘電体キャパシタ構造30a,30bには悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高いFeRAMが実現する。
As described above, according to the present embodiment, moisture and hydrogen are not generated from the
(第2の実施形態)
本実施形態では、第1の実施形態と同様にスタック型のFeRAMの製造方法を示すが、第1の実施形態の装置構成に加え、配線の層間絶縁膜にも本発明を適用する。(Second Embodiment)
In the present embodiment, a manufacturing method of a stack type FeRAM is shown as in the first embodiment, but the present invention is also applied to an interlayer insulating film of wiring in addition to the device configuration of the first embodiment.
第1の実施形態では説明を省略したが、強誘電体キャパシタ構造30a,30bの各上部電極52と接続される配線は、例えば、各々層間絶縁膜に形成されたプラグを介して多層、例えば全体で5層に積層され、多層配線構造とされる。ここでは便宜上、配線、当該配線を覆う層間絶縁膜(水素拡散防止膜、キャップ絶縁膜)、及び上層の配線と接続されるプラグからなる構成を、各層の配線構造と称する。第1の実施形態の図5Cでは、この多層配線構造のうち、1層目の配線構造の配線64が形成された様子が示されている。
Although the description is omitted in the first embodiment, the wiring connected to each upper electrode 52 of the
本実施形態では、上記の多層配線構造のうち、最上層を除く少なくとも1層に本発明を適用する。
図6A〜図7Cは、第2の実施形態によるスタック型のFeRAMの製造方法のうち、その主要工程のみを示す概略断面図である。図示の例では、多層配線構造のうちの最上層を除く或る1層(5層構造であれば、5層目を除く1層目〜4層目のうちの1層)の形成工程を示している。従ってこの場合、当該或る1層が1層目の配線構造であれば、配線下にはプラグ60等が接続されており、2層目〜4層目のうちの1層であれば、配線下にはその下層の配線構造のプラグ等が接続されている。以下では便宜上、プラグ60等又は上記のプラグ等を含む下部構造を、単に下部構造100として示す。In the present embodiment, the present invention is applied to at least one layer excluding the uppermost layer in the multilayer wiring structure.
FIG. 6A to FIG. 7C are schematic cross-sectional views showing only the main steps in the stack type FeRAM manufacturing method according to the second embodiment. In the illustrated example, a process of forming a certain layer excluding the uppermost layer of the multilayer wiring structure (if the five-layer structure, one of the first to fourth layers excluding the fifth layer) is shown. ing. Therefore, in this case, if the certain one layer is the first layer wiring structure, the
先ず、図6Aに示すように、第1の実施形態における図6Cの配線64と同様に、プラグ60等又は上記のプラグ等と接続される配線104(バリアメタル膜と同様のバリアメタル膜101、配線層62と同様の配線層102、及びバリアメタル膜63と同様のバリアメタル膜103からなる)を形成する。隣接する配線104間距離は例えば0.18μm程度であり、両者は極めて近接しているものとする。なお、上述のように、配線104が1層目の配線構造のものであれば、配線104は配線64と同一である。
First, as shown in FIG. 6A, like the
続いて、配線104を覆う層間絶縁膜105を形成する。
詳細には、強誘電体メモリキャパシタ構造30a,30bの強誘電体膜45に対して低ダメージとなる材料・条件、例えばCVD法により含有水分量の抑制されたPE−TEOS−SiOを用いて、配線104を覆うように下部構造100上に層間絶縁膜105を形成する。このとき、各配線104が近接して配置されており、強誘電体膜45に対して低ダメージとなる材料・条件で層間絶縁膜105を形成したため、各配線104間の領域を層間絶縁膜105で完全に埋め込むことはできず、層間絶縁膜105内の当該領域に空隙(ボイド)106が発生する。Subsequently, an
Specifically, materials and conditions that cause low damage to the
ここで、強誘電体膜45に対して低ダメージとなる条件、即ちさほど緻密ではなくとも含有水分量を抑制した状態でボイド106の発生を容認する条件であれば、例えばHDP−CVD法を用いて層間絶縁膜105を形成しても良い。
Here, for example, an HDP-CVD method is used as long as it is a condition that causes low damage to the
続いて、図6Bに示すように、層間絶縁膜105の表層を平坦化する。
詳細には、層間絶縁膜105の表層を例えばCMP法により除去し、層間絶縁膜105の表面を平坦化する。ここで図示のように、層間絶縁膜54に内包されるようにボイド106が発生した場合には、ボイド106の上部を適宜開口させる程度に研磨除去する。このとき、層間絶縁膜105の表面は、当該表面からボイド106の上部が開口した状態で平坦化される。ボイド106の開口部を106aと記す。Subsequently, as shown in FIG. 6B, the surface layer of the
Specifically, the surface layer of the
ここで、層間絶縁膜105を形成した後に、当該層間絶縁膜105の脱水処理及び膜質改善を目的として、層間絶縁膜105にプラズマ処理を施しても好適である。このプラズマ処理は例えば、N2ガス種又はN2Oガス種を用いて、200℃〜450℃の温度で実行する。Here, after the
続いて、図6Cに示すように、層間絶縁膜105上に金属酸化膜、例えばAl酸化物(アルミナ)を材料として水素拡散防止膜107を形成する。この水素拡散防止膜107は、強誘電体膜45の特性劣化を防止する機能を有している。即ち、水素拡散防止膜107により、例えば外界や後工程により形成される上層の配線構造からの水分・水素の強誘電体膜45への浸入が抑止され、強誘電体膜45へのダメージが防止される。本実施形態では、更に水素拡散防止膜53,56が形成されており、水素拡散防止膜107により、これら水素拡散防止膜53,56と相俟って、水分・水素の強誘電体膜45への浸入がより確実に抑止され、強誘電体膜45へのダメージが防止される。水素拡散防止膜107としては、アルミナの代わりに、Al窒化物、Ta酸化物、Ta窒化物、Ti酸化物、及びZr酸化物から選ばれた一種を用いても良い。
Subsequently, as shown in FIG. 6C, a hydrogen
本実施形態では、水素拡散防止膜107を、ボイド106の少なくとも内壁面を完全に覆う条件で層間絶縁膜105上に形成する。水素拡散防止膜107を上記の条件を満たすように形成することから、その形成法として被覆性に優れたMO−CVD法を用いる。ここでは、成長温度200℃〜500℃、圧力0.2torr〜1.0torrで、流量10slmでO2+O3の混合ガスと、流量100sccmのTMA(Al(CH3)3)とをチャンバー内へ交互に供給しながら、水素拡散防止膜107を膜厚50nm程度に成長させる(ALD(Atomic Layer Deposition)法)。
In this embodiment, the hydrogen
ここで、水素拡散防止膜107をMO−CVD法により単層膜として形成する代わりに、2層膜として形成しても良い。この場合、例えば先ずスパッタ法により水素拡散防止膜107の材料膜を膜厚20nm程度に堆積し、続いてMO−CVD法により水素拡散防止膜107の材料膜を膜厚50nm程度に堆積する。又は、先ずMO−CVD法により水素拡散防止膜107の材料膜を膜厚50nm程度に堆積し、続いてスパッタ法により水素拡散防止膜107の材料膜を膜厚20nm程度に堆積する。
Here, the hydrogen
後者の場合では、MO−CVD法の材料膜によりボイド106の少なくとも内壁が完全に覆われた状態とされ、スパッタ法の材料膜によりボイド106の開口106aが確実に閉塞される。
In the latter case, at least the inner wall of the void 106 is completely covered by the MO-CVD method material film, and the
続いて、図7Aに示すように、水素拡散防止膜107上を覆うキャップ絶縁膜108を形成する。
詳細には、例えばCVD法により、シリコン酸化膜を膜厚30nm程度に堆積し、キャップ絶縁膜108を形成する。Subsequently, as shown in FIG. 7A, a
More specifically, a silicon oxide film is deposited to a thickness of about 30 nm by, eg, CVD, and the
上記のように水素拡散防止膜107を形成することにより、ボイド106の内壁は水素拡散防止膜107により覆われ、若干の空洞部分が残るとしても殆ど閉塞する。この閉塞部分は、実質的にみれば、水素拡散防止膜107の層間絶縁膜105上の部分に比して厚く膜材料が堆積した状態とされており、強誘電体膜45に対する水分・水素の堅固なブロック機能を果たすことになる。そして、キャップ絶縁膜108により、仮に前記空洞部分の上部が開口されていたとしても、ボイド106の部分は水素拡散防止膜107によりほぼ充填された状態で完全に密閉された状態となり、強誘電体膜45に対する側面方向からの確実な前記ブロック機能が実現する。
By forming the hydrogen
続いて、図7Bに示すように、配線104の表面の一部を露出させるビア孔111を形成する。
詳細には、リソグラフィー及びドライエッチングにより、配線104の上方に整合した部位で、キャップ絶縁膜108、水素拡散防止膜107、及び層間絶縁膜105をパターニングする。このパターニングにより、各配線104の表面の一部を露出させるビア孔111を形成する。Subsequently, as shown in FIG. 7B, a via
Specifically, the
続いて、図7Cに示すように、配線104と接続されるプラグ113を形成する。
詳細には、ビア孔111の各壁面を覆うように、スパッタ法により例えばTiN膜を膜厚75nm程度に堆積して、下地膜(グルー膜)112を形成する。そして、CVD法によりグルー膜112を介してビア孔111を埋め込むように、W,TiAlN,TiN,Ti,Al,Cu,Ru,SRO,Irの単膜又は積層膜、ここではW膜を形成する。その後、キャップ絶縁膜108をストッパーとしてW膜及びグルー膜112を研磨し、ビア孔111内をグルー膜112を介してWで埋め込むプラグ113を形成する。Subsequently, as shown in FIG. 7C, a
More specifically, a base film (glue film) 112 is formed by depositing, for example, a TiN film with a film thickness of about 75 nm by sputtering so as to cover each wall surface of the via
以上により、配線104、層間絶縁膜105、水素拡散防止膜107、キャップ絶縁膜108、及びプラグ113からなる配線構造110が完成する。
Thus, the wiring structure 110 including the
以上説明したように、本実施形態によれば、層間絶縁膜54,105から水分や水素を発生させることなく、ボイド55,106が発生しても強誘電体キャパシタ構造30a,30bには悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高いFeRAMが実現する。
As described above, according to the present embodiment, the
なお、本実施形態では、第1の実施形態の装置構成に加えて、多層配線構造を構成する配線構造のうちの少なくとも1層である配線構造110に本発明を適用した場合について例示したが、工程数を削減することを考慮して、配線構造110のみに本発明を適用するようにしても良い。この場合、強誘電体メモリキャパシタ構造30a,30bの層間絶縁膜54を例えばHDP−CVD法により、可及的にボイドが発生しない条件で形成し、その後に上述のように配線構造110を形成する。この場合でも、層間絶縁膜54,105の双方に本発明を適用した場合に比べれば劣るものの、高いキャパシタ特性を保持し、信頼性の高いFeRAMを実現させることができる。
In this embodiment, in addition to the device configuration of the first embodiment, the case where the present invention is applied to the wiring structure 110 which is at least one of the wiring structures constituting the multilayer wiring structure is illustrated. In consideration of reducing the number of processes, the present invention may be applied only to the wiring structure 110. In this case, the
(変形例)
以下、第2の実施形態の変形例について説明する。本例では、第2の実施形態の装置構成に加え、多層配線構造の最上層の配線構造にも本発明を適用する。(Modification)
Hereinafter, modifications of the second embodiment will be described. In this example, in addition to the device configuration of the second embodiment, the present invention is applied to the uppermost wiring structure of the multilayer wiring structure.
図8A〜図8Cは、第2の実施形態の変形例によるスタック型のFeRAMの製造方法のうち、その主要工程のみを示す概略断面図である。図示の例では、多層配線構造のうちの最上層の配線構造の形成工程を示している。以下では便宜上、最上層の配線構造の下部構造を、単に下部構造200として示す。
FIG. 8A to FIG. 8C are schematic cross-sectional views showing only the main steps in the manufacturing method of the stack type FeRAM according to the modification of the second embodiment. In the example shown in the drawing, a process of forming the uppermost wiring structure of the multilayer wiring structure is shown. In the following, for convenience, the lower structure of the uppermost wiring structure is simply shown as the
先ず、図8Aに示すように、第1の実施形態における図6Cの配線64と同様に、プラグ113等と接続される配線124(バリアメタル膜と同様のバリアメタル膜121、配線層62と同様の配線層122、及びバリアメタル膜63と同様のバリアメタル膜123からなる)を形成する。隣接する配線104は近接しているものの、下層の配線構造の配線間距離(例えば、隣接する配線104間距離)ほど近接するものではない。
First, as shown in FIG. 8A, like the
続いて、配線124を覆う層間絶縁膜125を形成する。
詳細には、強誘電体膜45に対して低ダメージとなる材料・条件、例えばCVD法により含有水分量の抑制されたPE−TEOS−SiOを用いて、配線124を覆うように下部構造200上に層間絶縁膜125を形成する。このとき、各配線124が近接して配置されており、強誘電体メモリキャパシタ構造30a,30bの強誘電体膜45に対して低ダメージとなる材料・条件で層間絶縁膜125を形成したため、各配線124間の領域を層間絶縁膜125で完全に埋め込むことはできず、層間絶縁膜125内の当該領域に空隙126が発生する。
Subsequently, an
Specifically, on the
通常、最上層の層間絶縁膜は平坦化しない。そこで本例では、層間絶縁膜125を成膜した状態で、空隙126の上部が開口する条件(言わば、隣接する配線124間の領域を完全に埋め込み空隙を層間絶縁膜125内に閉じ込めない条件)で、当該層間絶縁膜125を形成する。空隙126の開口部を126aと記す。
Usually, the uppermost interlayer insulating film is not planarized. Therefore, in this example, the condition in which the upper portion of the
ここで、強誘電体膜45に対して低ダメージとなる条件、即ちさほど緻密ではなくとも含有水分量を抑制した状態で空隙126の発生を容認する条件であれば、例えばHDP−CVD法を用いて層間絶縁膜125を形成しても良い。
Here, for example, the HDP-CVD method is used as long as it is a condition that causes low damage to the
ここで、層間絶縁膜105を形成した後に、当該層間絶縁膜105の脱水処理及び膜質改善を目的として、層間絶縁膜105にプラズマ処理を施しても好適である。このプラズマ処理は例えば、N2ガス種又はN2Oガス種を用いて、200℃〜450℃の温度で実行する。Here, after the
続いて、図8Bに示すように、層間絶縁膜125上に金属酸化膜、例えばAl酸化物(アルミナ)を材料として水素拡散防止膜127を形成する。この水素拡散防止膜107は、強誘電体膜45の特性劣化を防止する機能を有している。即ち、水素拡散防止膜127により、例えば外界からの水分・水素の強誘電体膜45への浸入が抑止され、強誘電体膜45へのダメージが防止される。本実施形態では、更に水素拡散防止膜53,56,107が形成されており、水素拡散防止膜127により、これら水素拡散防止膜53,56,107と相俟って、水分・水素の強誘電体膜45への浸入がより確実に抑止され、強誘電体膜45へのダメージが防止される。水素拡散防止膜127としては、アルミナの代わりに、Al窒化物、Ta酸化物、Ta窒化物、Ti酸化物、及びZr酸化物から選ばれた一種を用いても良い。
Subsequently, as shown in FIG. 8B, a hydrogen
本例では、水素拡散防止膜127を、空隙126の少なくとも内壁面を完全に覆う条件で層間絶縁膜125上に形成する。水素拡散防止膜127を上記の条件を満たすように形成することから、その形成法として被覆性に優れたMO−CVD法を用いる。ここでは、成長温度200℃〜500℃、圧力0.2torr〜1.0torrで、流量10slmでO2+O3の混合ガスと、流量100sccmのTMA(Al(CH3)3)とをチャンバー内へ交互に供給しながら、水素拡散防止膜127を膜厚50nm程度に成長させる(ALD(Atomic Layer Deposition)法)。
In this example, the hydrogen
ここで、水素拡散防止膜127をMO−CVD法により単層膜として形成する代わりに、2層膜として形成しても良い。この場合、例えば先ずスパッタ法により水素拡散防止膜127の材料膜を膜厚20nm程度に堆積し、続いてMO−CVD法により水素拡散防止膜127の材料膜を膜厚50nm程度に堆積する。又は、先ずMO−CVD法により水素拡散防止膜127の材料膜を膜厚50nm程度に堆積し、続いてスパッタ法により水素拡散防止膜127の材料膜を膜厚20nm程度に堆積する。
Here, the hydrogen
後者の場合では、MO−CVD法の材料膜により空隙126の少なくとも内壁が完全に覆われた状態とされ、スパッタ法の材料膜により空隙126の開口126aが確実に閉塞される。
In the latter case, at least the inner wall of the
続いて、図8Cに示すように、水素拡散防止膜127上を覆うカバー膜128を形成する。
詳細には、例えばPE−CVD法により、シリコン窒化膜を膜厚30nm程度に堆積し、カバー膜128を形成する。Subsequently, as shown in FIG. 8C, a cover film 128 covering the hydrogen
Specifically, for example, a silicon nitride film is deposited to a thickness of about 30 nm by PE-CVD, and the cover film 128 is formed.
上記のように水素拡散防止膜127を形成することにより、空隙126の内壁は水素拡散防止膜127により覆われ、若干の空洞部分が残るとしても殆ど閉塞する。この閉塞部分は、実質的にみれば、水素拡散防止膜127の層間絶縁膜125上の部分に比して厚く膜材料が堆積した状態とされており、強誘電体膜45に対する水分・水素の堅固なブロック機能を果たすことになる。そして、カバー膜128により、仮に前記空洞部分の上部が開口されていたとしても、空隙126の部分は水素拡散防止膜127によりほぼ充填された状態で完全に密閉された状態となり、強誘電体膜45に対する側面方向からの確実な前記ブロック機能が実現する。
By forming the hydrogen
以上により、配線124、層間絶縁膜125、水素拡散防止膜127、及びカバー膜128からなる最上層の配線構造130が完成する。
Thus, the uppermost wiring structure 130 including the
以上説明したように、本例によれば、層間絶縁膜54,105,125から水分や水素を発生させることなく、空隙55,106,126が発生しても強誘電体キャパシタ構造30a,30bには悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高いFeRAMが実現する。
As described above, according to the present example, the
なお、本例では、第2の実施形態の装置構成に加えて、多層配線構造を構成する配線構造のうちの最上層の配線構造130に本発明を適用した場合について例示したが、工程数を削減することを考慮して、以下のように実行しても良い。
(1)第1の実施形態に加えて、配線構造130のみに本発明を適用する。
(2)配線構造110,130のみに本発明を適用する。
(3)配線構造130のみに本発明を適用する。In this example, in addition to the device configuration of the second embodiment, the case where the present invention is applied to the uppermost wiring structure 130 of the wiring structures constituting the multilayer wiring structure is exemplified. In consideration of the reduction, it may be executed as follows.
(1) In addition to the first embodiment, the present invention is applied only to the wiring structure 130.
(2) The present invention is applied only to the wiring structures 110 and 130.
(3) The present invention is applied only to the wiring structure 130.
(1)では、強誘電体メモリキャパシタ構造30a,30bの層間絶縁膜54上に第1の実施形態に従って水素拡散防止膜56等を形成した後、配線構造110の層間絶縁膜105を同様に、HDP−CVD法により、可及的に空隙が発生しない条件で形成する。しかる後、上述のように配線構造130を形成する。
In (1), after forming the hydrogen
(2)では、強誘電体メモリキャパシタ構造30a,30bの層間絶縁膜54を例えばHDP−CVD法により、可及的に空隙が発生しない条件で形成した後、上述のように配線構造110,130を順次形成する。
In (2), after the
(3)では、強誘電体メモリキャパシタ構造30a,30bの層間絶縁膜54を例えばHDP−CVD法により、可及的に空隙が発生しない条件で形成した後、配線構造110の層間絶縁膜105を同様に、HDP−CVD法により、可及的に空隙が発生しない条件で形成する。しかる後、上述のように配線構造130を形成する。
In (3), after the
(1)〜(3)の手法でも、層間絶縁膜54,105,125の全てに本発明を適用した場合に比べれば劣るものの、高いキャパシタ特性を保持し、信頼性の高いFeRAMを実現させることができる。
Even in the methods (1) to (3), although it is inferior to the case where the present invention is applied to all of the interlayer insulating
本発明によれば、(第1及び第2の)層間絶縁膜から水分や水素を発生させることなく、空隙が発生してもキャパシタ構造には悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高い半導体装置が実現する。 According to the present invention, without generating moisture or hydrogen from the (first and second) interlayer insulating films, even if voids are generated, high capacitor characteristics can be reliably maintained without adversely affecting the capacitor structure. A highly reliable semiconductor device is realized.
Claims (12)
前記半導体基板の上方に形成されており、下部電極と上部電極とにより強誘電体を材料とするキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造を覆う第1の層間絶縁膜と、
前記第1の層間絶縁膜上に形成された、前記キャパシタ構造の特性劣化を防止する第1の水素拡散防止膜と
を含み、
前記第1の層間絶縁膜の表層部分には第1の空隙があり、前記第1の空隙の上部が前記第1の層間絶縁膜の表面から開口した状態とされており、
前記第1の水素拡散防止膜は、前記第1の空隙の少なくとも内壁面上に形成され、かつ、前記第1の空隙上に閉塞部分を有することを特徴とする半導体装置。A semiconductor substrate;
A capacitor structure formed above the semiconductor substrate and having a capacitor film made of a ferroelectric material sandwiched between a lower electrode and an upper electrode;
A first interlayer insulating film covering the capacitor structure;
A first hydrogen diffusion prevention film formed on the first interlayer insulating film to prevent deterioration of characteristics of the capacitor structure;
Wherein the surface layer portion of the first interlayer insulating film has a first gap, which is a state in which an upper portion of the first gap is open from the surface of the first interlayer insulating film,
The first hydrogen barrier film may be formed on at least an inner wall surface of said first gap, and wherein a has an occlusion on the first gap.
当該平坦化により前記第1の空隙の上部が前記第1の層間絶縁膜の表面から開口した状態とされていることを特徴とする請求項1に記載の半導体装置。The upper surface of the first interlayer insulating film is flattened,
2. The semiconductor device according to claim 1, wherein an upper portion of the first gap is opened from a surface of the first interlayer insulating film by the planarization.
前記配線を覆う第2の層間絶縁膜と、
前記第2の層間絶縁膜上に形成された、前記キャパシタ構造の特性劣化を防止する第2の水素拡散防止膜と
を更に含み、
前記第2の層間絶縁膜の表層部分には第2の空隙が発生し、前記第2の空隙の上部が前記第2の層間絶縁膜の表面から開口した状態とされており、
前記第2の水素拡散防止膜は、前記第2の空隙の少なくとも内壁面を覆うように形成されていることを特徴とする請求項1に記載の半導体装置。A wiring formed above the first hydrogen diffusion prevention film;
A second interlayer insulating film covering the wiring;
A second hydrogen diffusion preventing film formed on the second interlayer insulating film to prevent deterioration of characteristics of the capacitor structure;
Wherein the surface layer portion of the second interlayer insulating film being a state second void is generated, in which the upper portion of the second gap is open from the surface of the second interlayer insulating film,
The semiconductor device according to claim 1, wherein the second hydrogen diffusion prevention film is formed so as to cover at least an inner wall surface of the second gap .
前記キャパシタ構造を覆うように第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜の表層部分に発生した第1の空隙の上部を、前記第1の層間絶縁膜の表面から開口させる工程と、
前記第1の層間絶縁膜上に、前記第1の空隙の少なくとも内壁面を覆いつつ、前記第1の空隙を閉塞するように、前記キャパシタ構造の特性劣化を防止する第1の水素拡散防止膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。Forming a capacitor structure in which a capacitor film made of a ferroelectric material is sandwiched between a lower electrode and an upper electrode above a semiconductor substrate;
Forming a first interlayer insulating film so as to cover the capacitor structure;
Opening an upper portion of the first gap generated in a surface layer portion of the first interlayer insulating film from a surface of the first interlayer insulating film;
On the first interlayer insulating film, wherein while covering at least an inner wall surface of the first gap, so as to close said first gap, the first hydrogen diffusion preventing film for preventing the characteristic degradation of the capacitor structure Forming a semiconductor device. A method for manufacturing a semiconductor device, comprising:
前記配線を覆うように、第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜の表層部分に発生した第2の空隙の上部を、前記第2の層間絶縁膜の表面から開口させる工程と、
前記第2の層間絶縁膜上に、前記第2の空隙の少なくとも内壁面を覆うように、前記キャパシタ構造の特性劣化を防止する第2の水素拡散防止膜を形成する工程と
を更に含むことを特徴とする請求項7に記載の半導体装置の製造方法。Forming a wiring above the first hydrogen diffusion preventing film;
Forming a second interlayer insulating film so as to cover the wiring;
Opening an upper portion of a second gap generated in a surface layer portion of the second interlayer insulating film from a surface of the second interlayer insulating film;
Forming a second hydrogen diffusion preventive film for preventing characteristic deterioration of the capacitor structure so as to cover at least the inner wall surface of the second gap on the second interlayer insulating film. 8. The method of manufacturing a semiconductor device according to claim 7, wherein
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