JP5014215B2 - Verification apparatus and verification method - Google Patents

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本発明は検証装置及び検証方法に関する。   The present invention relates to a verification apparatus and a verification method.

従来から、高品質なプリント基板を効率良く設計するための技術がある。例えば、特許文献１には、プリント基板の小型化を図る際に、部品配置の不要な検討を行うことなく、部品の配置を検討することのできる回路基板設計支援装置等の発明が開示されている。
特開２００７−１４８６６４号公報 Conventionally, there is a technique for efficiently designing a high-quality printed circuit board. For example, Patent Document 1 discloses an invention such as a circuit board design support apparatus that can examine component placement without performing unnecessary examination of component placement when downsizing a printed circuit board. Yes.
JP 2007-148664 A

しかしながら、プリント基板の設計において、回路図を作成する基となる設計仕様書に誤りがある場合には、作成された回路図にその誤りが反映されてしまい、設計に係るコストを増大させてしまう。そこで、設計仕様書の段階で誤りを排除する必要があるが、上記特許文献１では、そのようなことは考慮されていない。   However, in the design of printed circuit boards, if there is an error in the design specification that is the basis for creating the circuit diagram, the error is reflected in the created circuit diagram, which increases the cost associated with the design. . Therefore, it is necessary to eliminate errors at the stage of the design specification, but the above-mentioned Patent Document 1 does not consider such a situation.

本発明は上記の従来の問題点に鑑み提案されたものであり、その目的とするところは、プリント基板の設計仕様書における誤りを早期に排除することのできる検証装置及び検証方法を提供することにある。   The present invention has been proposed in view of the above-described conventional problems, and an object of the present invention is to provide a verification apparatus and a verification method that can eliminate errors in the design specifications of a printed circuit board at an early stage. It is in.

上記の課題を解決するため、本発明にあっては、請求項１に記載されるように、プリント基板に配置される部品の端子間の論理接続情報を有する、設計の関係者によるレビュー対象となる表および図を含む設計仕様書情報から、前記論理接続情報を取得する論理接続情報取得手段と、前記論理接続情報取得手段により取得された、表から取得された論理接続情報と図から取得された論理接続情報の信号方向の一致性を確認することにより、前記論理接続情報を検証する設計仕様検証手段とを備える検証装置を要旨としている。 In order to solve the above-mentioned problem, in the present invention, as described in claim 1, a review subject by a design person having logical connection information between terminals of components arranged on a printed circuit board is provided. The logical connection information acquisition means for acquiring the logical connection information, and the logical connection information acquired from the table and acquired from the table, from the design specification information including the table and the figure. The gist of the verification apparatus is provided with design specification verification means for verifying the logical connection information by confirming the consistency of the signal directions of the logical connection information.

また、請求項２に記載されるように、前記論理接続情報は、前記端子毎に、該端子の識別情報と該端子に入力される信号あるいは当該端子から出力される信号の情報とが対応づけられ、前記設計仕様検証手段は、前記端子に対応する論理接続情報毎に同一の信号の情報を有する論理接続情報の有無により、前記論理接続情報を検証するようにすることができる。   In addition, as described in claim 2, in the logical connection information, for each terminal, identification information of the terminal is associated with information of a signal input to the terminal or a signal output from the terminal. The design specification verification means can verify the logical connection information based on the presence / absence of logical connection information having the same signal information for each logical connection information corresponding to the terminal.

また、請求項３に記載されるように、前記論理接続情報は、前記端子毎に、該端子の識別情報と該端子に入力される信号の情報及び／又は該端子から出力される信号の情報とが対応づけられ、前記信号の情報は、該信号の方向の情報及び該信号の識別情報とを有し、前記設計仕様検証手段は、第１の論理接続情報における信号の方向と、前記第１の論理接続情報と同一の信号の情報を有する第２の論理接続情報における信号の方向との一致性を検証するようにすることができる。   Further, as described in claim 3, the logical connection information includes, for each terminal, identification information of the terminal, information of a signal input to the terminal, and / or information of a signal output from the terminal. And the signal information includes information on the direction of the signal and identification information on the signal, and the design specification verification means includes the signal direction in the first logical connection information, It is possible to verify the coincidence with the signal direction in the second logical connection information having the same signal information as the first logical connection information.

また、請求項４に記載されるように、前記論理接続情報取得手段によって取得された論理接続情報に基づき、論理接続が確立した接続の割合を測定する測定手段を備えるようにすることができる。   According to a fourth aspect of the present invention, it is possible to provide a measurement unit that measures the proportion of connections established by the logical connection based on the logical connection information acquired by the logical connection information acquisition unit.

また、請求項５に記載されるように、前記論理接続情報取得手段によって取得された論理接続情報に基づき、論理接続仕様が確立した接続の情報及び／又は論理接続仕様が確立していない接続の情報を取得する確立情報取得手段を備えるようにすることができる。   In addition, as described in claim 5, based on the logical connection information acquired by the logical connection information acquisition unit, connection information established by the logical connection specification and / or connection not established by the logical connection specification. Established information acquisition means for acquiring information can be provided.

また、請求項６に記載されるように、前記確立情報取得手段によって取得された情報を表示する画面を生成する画面生成手段を備えるようにすることができる。   According to a sixth aspect of the present invention, there can be provided screen generation means for generating a screen for displaying the information acquired by the establishment information acquisition means.

また、請求項７に記載されるように、検証装置が、プリント基板に配置される部品の端子間の論理接続情報を有する、設計の関係者によるレビュー対象となる表および図を含む設計仕様書情報から、前記論理接続情報を取得する論理接続情報取得工程と、前記検証装置が、前記論理接続情報取得工程において取得された、表から取得された論理接続情報と図から取得された論理接続情報の信号方向の一致性を確認することにより、前記論理接続情報を検証する設計仕様検証工程とを備える検証方法として構成することができる。 According to a seventh aspect of the present invention, there is provided a design specification including a table and a figure to be reviewed by a person involved in the design , wherein the verification apparatus has logical connection information between terminals of components arranged on the printed circuit board . Logical connection information acquisition step of acquiring the logical connection information from the information, and the logical connection information acquired from the table and the logical connection information acquired from the diagram, acquired by the verification device in the logical connection information acquisition step . By confirming the coincidence of the signal directions, a verification method including a design specification verification step for verifying the logical connection information can be configured.

本発明の検証装置及び検証方法にあっては、プリント基板の設計仕様書における誤りを早期に排除することができる。   In the verification apparatus and verification method of the present invention, errors in the design specifications of the printed circuit board can be eliminated at an early stage.

以下、本発明の好適な実施形態につき説明する。   Hereinafter, preferred embodiments of the present invention will be described.

（本実施形態の検証装置の機能構成）
図１は本実施形態の検証装置の機能構成を示す図である。図１の検証装置１では、プリント基板の設計仕様書に基づいて作成された回路図の論理接続を最終的に検証するが、設計仕様書を作成する段階において、設計仕様書の検証も単独に行うことができる。設計仕様書が有する設計仕様書情報には、例えば、プリント基板に配置される部品の情報、部品に含まれる端子の情報、端子間の論理接続情報等が含まれる。設計仕様書情報とは、設計仕様書に含まれる情報のうち、コンピュータによって処理されることのできる電子的な情報をいう。設計仕様書には、プリント基板に配置される部品の端子間の接続の情報を有する機能ブロック図、プリント基板の外部インタフェースとなるコネクターへの接続の情報を有するコネクター仕様表等がある。 (Functional configuration of the verification apparatus of this embodiment)
FIG. 1 is a diagram illustrating a functional configuration of the verification apparatus according to the present embodiment. In the verification apparatus 1 in FIG. 1, the logical connection of the circuit diagram created based on the design specification of the printed circuit board is finally verified. It can be carried out. The design specification information included in the design specification includes, for example, information on components arranged on a printed circuit board, information on terminals included in the components, and information on logical connection between terminals. Design specification information refers to electronic information that can be processed by a computer among information included in a design specification. The design specifications include a functional block diagram having information on connections between terminals of components arranged on the printed circuit board, a connector specification table having information on connections to connectors serving as external interfaces of the printed circuit board, and the like.

回路図は、設計仕様書に基づいて、操作者がＣＡＤ等により作成するものであり、部品の端子間の論理接続情報が含まれる。論理接続情報は、例えば、端子の識別情報、その端子の接続先となる端子の識別情報、及び、信号の情報を含む。信号の情報は、端子に入力され、あるいは端子から出力される信号の情報であり、例えば、信号の識別情報、及び、その信号の方向の情報を含む。   The circuit diagram is created by an operator using CAD or the like based on the design specification, and includes logical connection information between the terminals of the components. The logical connection information includes, for example, terminal identification information, terminal identification information as a connection destination of the terminal, and signal information. The signal information is information of a signal input to or output from the terminal, and includes, for example, signal identification information and information on the direction of the signal.

検証装置１は、例えば、仕様書作成部１００、論理接続情報取得部２００、設計仕様書検証部３００、カバレッジ測定部４００、回路図入力部５００、設計検証部６００、及び、画面生成部７００を有する。   The verification apparatus 1 includes, for example, a specification creation unit 100, a logical connection information acquisition unit 200, a design specification verification unit 300, a coverage measurement unit 400, a circuit diagram input unit 500, a design verification unit 600, and a screen generation unit 700. Have.

仕様書作成部１００では、操作者によってプリント基板の設計仕様書が作成される。仕様書作成部１００は、シンボル作成部１１０及び論理接続表入力部１３０を有する。シンボル作成部１１０では、設計仕様書を作成する画面において、操作者によって部品等のシンボルが選択され配置されることにより、設計仕様書が作成される。シンボル作成部１１０によって作成される設計仕様書は、端子を含む部品のシンボル、端子間の接続を表すシンボル等に、端子間の論理接続情報が対応づけられている。   In the specification creation unit 100, a design specification for the printed circuit board is created by the operator. The specification creation unit 100 includes a symbol creation unit 110 and a logical connection table input unit 130. The symbol creating unit 110 creates a design specification by selecting and arranging symbols such as parts on the screen for creating a design specification by an operator. In the design specification created by the symbol creation unit 110, the logical connection information between the terminals is associated with the symbol of the component including the terminal, the symbol representing the connection between the terminals, and the like.

シンボル作成部１１０は、部品選択部１１１、接続選択部１１３、及び、出力部１１５を有する。部品選択部１１１では、設計仕様書が作成される画面において、操作者によって、部品を表すシンボルが選択される。部品を表すシンボルには、部品が有する端子の情報が含まれる。   The symbol creation unit 110 includes a component selection unit 111, a connection selection unit 113, and an output unit 115. In the component selection unit 111, a symbol representing a component is selected by an operator on a screen on which a design specification is created. The symbol representing the component includes information on the terminals included in the component.

接続選択部１１３では、設計仕様書が作成される画面において、操作者によって端子間の接続を表すシンボルが選択される。選択された接続を表すシンボルが、部品の端子を表すシンボルに対応づけられることにより、その端子の論理接続の仕様が決定される。論理接続の仕様とは、例えば、その端子に接続される端子の情報と、その端子に入力され、あるいはその端子から出力される信号の情報である。   In the connection selection unit 113, a symbol representing a connection between terminals is selected by an operator on a screen on which a design specification is created. The symbol representing the selected connection is associated with the symbol representing the terminal of the component, whereby the specification of the logical connection of the terminal is determined. The specification of the logical connection is, for example, information on a terminal connected to the terminal and information on a signal input to the terminal or output from the terminal.

出力部１１５は、端子間の接続を表すシンボルによって決定された論理接続の仕様の情報を、論理接続情報として出力する。出力部１１５は、また、シンボルによって表現される設計仕様書を出力する。出力部１１５によって出力される設計仕様書は、例えば、機能ブロック図である。   The output unit 115 outputs information on the specification of the logical connection determined by the symbol representing the connection between the terminals as the logical connection information. The output unit 115 also outputs a design specification expressed by symbols. The design specification output by the output unit 115 is, for example, a functional block diagram.

論理接続表入力部１３０からは、検証装置１に対して論理接続表が入力される。論理接続表は、論理接続情報を含むテーブルであり、例えば、端子毎の信号の情報を有する。論理接続表入力部１３０は、さらに、端子の識別情報、その端子の接続先となる端子の識別情報を含む論理接続表が入力されてもよい。論理接続表入力部１３０は、また信号の情報を含む論理接続表が入力されてもよい。信号の情報は、例えば、信号の識別情報、信号の方向の情報等を含む。コネクターの端子と端子に入力される信号の情報とが対応づけられたコネクター仕様表は、論理接続表の一例である。   A logical connection table is input to the verification device 1 from the logical connection table input unit 130. The logical connection table is a table including logical connection information, and has, for example, signal information for each terminal. The logical connection table input unit 130 may further receive a logical connection table including terminal identification information and terminal identification information as a connection destination of the terminal. The logical connection table input unit 130 may also receive a logical connection table including signal information. The signal information includes, for example, signal identification information, signal direction information, and the like. The connector specification table in which the terminal of the connector is associated with the information of the signal input to the terminal is an example of the logical connection table.

論理接続表入力部１３０は、入力された論理接続表を出力する。この論理接続表は、設計仕様書を構成する文書の一つであり、例えば、プリント基板の外部インタフェースの仕様を含むコネクター仕様表である。   The logical connection table input unit 130 outputs the input logical connection table. This logical connection table is one of the documents constituting the design specification, and is, for example, a connector specification table including specifications of the external interface of the printed circuit board.

出力部１１５が出力するシンボルによって表現される設計仕様書と、論理接続表入力部１３０が出力する論理接続表による設計仕様書を、関係者がレビューを行う。また、レビューされた設計仕様書により、ＣＡＤ等による回路図の設計を行う。   The parties review the design specifications expressed by the symbols output from the output unit 115 and the design specifications based on the logical connection table output from the logical connection table input unit 130. In addition, a circuit diagram is designed by CAD or the like based on the reviewed design specifications.

論理接続情報取得部２００は、仕様書作成部１００によって作成された設計仕様書から、論理接続情報を取得する。論理接続情報取得部２００は、シンボル作成部１１０によって作成された設計仕様書に含まれている論理接続情報を取得する。論理接続情報取得部２００は、また、論理接続表入力部１３０によって入力された論理接続情報を取得する。   The logical connection information acquisition unit 200 acquires logical connection information from the design specification created by the specification creation unit 100. The logical connection information acquisition unit 200 acquires logical connection information included in the design specification created by the symbol creation unit 110. The logical connection information acquisition unit 200 also acquires the logical connection information input by the logical connection table input unit 130.

設計仕様書検証部３００は、論理接続情報取得部２００によって取得された論理接続情報に基づいて、設計仕様書に含まれる論理接続の検証を行う。設計仕様書検証部３００は、論理接続情報における端子毎に対応するレコードに基づき、そのレコードが信号の方向の情報を含む場合には、レコード毎に、入力もしくは出力される信号の方向が、端子間で矛盾しているか否かの検証を行う。端子間で矛盾している場合には、その端子の論理接続の仕様が誤っていると判断される。   The design specification verification unit 300 verifies the logical connection included in the design specification based on the logical connection information acquired by the logical connection information acquisition unit 200. The design specification verification unit 300 is based on a record corresponding to each terminal in the logical connection information, and when the record includes information on the direction of the signal, the direction of the signal input or output for each record is the terminal Verify whether there is a conflict between the two. If there is a contradiction between terminals, it is determined that the specification of the logical connection of the terminal is incorrect.

設計仕様書検証部３００は、論理接続情報における端子毎に対応するレコードに基づき、そのレコードが接続先となる端子の識別情報を含む場合に、接続先となる端子のレコードの有無を検証する。接続先となる端子のレコードが無い場合には、その端子の論理接続の仕様が誤っていると判断される。   Based on the record corresponding to each terminal in the logical connection information, the design specification verification unit 300 verifies the presence / absence of the record of the terminal as the connection destination when the record includes the identification information of the terminal as the connection destination. If there is no record of the terminal to be connected, it is determined that the specification of the logical connection of the terminal is incorrect.

設計仕様書検証部３００は、論理接続情報における端子毎に対応するレコードに基づき、そのレコードがその端子の信号の情報を含む場合に、同一の信号の情報を含む他の端子のレコードの有無を検証する。同一の信号の情報を含む他の端子のレコードが無い場合には、その端子の論理接続の仕様が誤っていると判断される。   Based on the record corresponding to each terminal in the logical connection information, the design specification verification unit 300 determines whether there is a record of another terminal including the same signal information when the record includes the signal information of the terminal. Validate. If there is no record of another terminal including the information of the same signal, it is determined that the specification of the logical connection of the terminal is incorrect.

設計仕様書検証部３００による検証結果は、例えば、ファイルに出力される。検証結果は、設計仕様書において、論理接続が誤っている端子又は信号の識別情報と、誤りの内容とが含まれる。   The verification result by the design specification verification unit 300 is output to a file, for example. The verification result includes the identification information of the terminal or signal in which the logical connection is incorrect in the design specification and the content of the error.

カバレッジ測定部４００は、論理接続情報取得部２００によって論理接続情報が取得された端子の数の、プリント基板に含まれる端子の総数に対する割合を測定する。カバレッジ測定部４００は、測定部４１０と確立情報取得部４３０とを有する。   The coverage measuring unit 400 measures the ratio of the number of terminals whose logical connection information is acquired by the logical connection information acquiring unit 200 to the total number of terminals included in the printed circuit board. The coverage measurement unit 400 includes a measurement unit 410 and an establishment information acquisition unit 430.

測定部４１０は、論理接続情報取得部２００によって論理接続情報が取得された端子の数の、プリント基板に含まれる端子の総数に対する割合を測定する。確立情報取得部４３０は、論理接続情報取得部２００によって取得された論理接続情報により、論理接続の仕様が確立した接続の情報、又は、論理接続の仕様が確立していない接続の情報を取得する。測定部４１０によって測定された割合の情報、及び、確立情報取得部４３０によって取得された情報は、画面生成部７００に出力されるとよい。   The measurement unit 410 measures the ratio of the number of terminals for which logical connection information has been acquired by the logical connection information acquisition unit 200 to the total number of terminals included in the printed circuit board. Based on the logical connection information acquired by the logical connection information acquisition unit 200, the establishment information acquisition unit 430 acquires connection information for which the logical connection specification has been established or connection information for which the logical connection specification has not been established. . The ratio information measured by the measurement unit 410 and the information acquired by the establishment information acquisition unit 430 may be output to the screen generation unit 700.

回路図入力部５００からは、設計仕様書に基づいてＣＡＤ等により作成された回路図の情報が入力される。回路図の情報は、端子毎の論理接続情報が含まれる。回路図入力部５００は、回路図の情報を、設計検証部６００に対して出力する。回路図入力部５００は、回路図の情報を、設計検証部６００に対応するフォーマットに変換してもよい。   From the circuit diagram input unit 500, circuit diagram information created by CAD or the like based on the design specifications is input. The circuit diagram information includes logical connection information for each terminal. The circuit diagram input unit 500 outputs circuit diagram information to the design verification unit 600. The circuit diagram input unit 500 may convert the circuit diagram information into a format corresponding to the design verification unit 600.

設計検証部６００は、論理接続情報取得部２００によって取得された論理接続情報、及び、回路図入力部５００から入力された回路図の情報に基づく論理接続情報を比較することにより、回路図の情報に含まれている論理接続情報を検証する。   The design verification unit 600 compares the logical connection information acquired by the logical connection information acquisition unit 200 with the logical connection information based on the circuit diagram information input from the circuit diagram input unit 500, thereby obtaining circuit diagram information. Verify the logical connection information contained in.

設計検証部６００は、期待値生成部６１０、及び、比較部６３０を有する。期待値生成部６１０は、論理接続情報取得部２００によって取得された論理接続情報に基づいて、端子毎の論理接続における期待値を生成する。期待値とは、例えば、接続先となる端子と信号の情報に基づいて得られる、接続元となる端子における信号の真理値である。   The design verification unit 600 includes an expected value generation unit 610 and a comparison unit 630. The expected value generation unit 610 generates an expected value in the logical connection for each terminal based on the logical connection information acquired by the logical connection information acquisition unit 200. The expected value is, for example, the truth value of the signal at the connection source terminal obtained based on the connection destination terminal and signal information.

比較部６３０は、論理接続情報取得部２００によって取得された論理接続情報と、回路図の情報に基づく論理接続情報とを比較して、端子毎に一致性を検証する。比較部６３０は、さらに、期待値生成部６１０によって生成された期待値を用いて、回路図の情報に基づく論理接続情報の検証を行う。   The comparison unit 630 compares the logical connection information acquired by the logical connection information acquisition unit 200 with the logical connection information based on the circuit diagram information, and verifies the consistency for each terminal. The comparison unit 630 further verifies the logical connection information based on the circuit diagram information, using the expected value generated by the expected value generation unit 610.

画面生成部７００は、カバレッジ測定部４００によって得られたカバレッジの情報、及び、設計検証部６００によって検証された論理接続情報の検証結果等を表示する画面を生成する。   The screen generation unit 700 generates a screen that displays the coverage information obtained by the coverage measurement unit 400 and the verification result of the logical connection information verified by the design verification unit 600.

なお、図１では、仕様書作成部１００、論理接続情報取得部２００、設計仕様書検証部３００、カバレッジ測定部４００、回路図入力部５００、設計検証部６００、及び、画面生成部７００は、検証装置１に設けられているが、これらの各部が、異なる装置に設けられ、ネットワーク等を介して接続されてもよい。   In FIG. 1, the specification creation unit 100, the logical connection information acquisition unit 200, the design specification verification unit 300, the coverage measurement unit 400, the circuit diagram input unit 500, the design verification unit 600, and the screen generation unit 700 Although provided in the verification device 1, these units may be provided in different devices and connected via a network or the like.

（設計仕様書の作成から回路図の検証までのフロー）
図２は本実施形態における設計仕様書の作成から回路図の検証までのフロー図である。図２のステップＳ１では、仕様書作成部１００において、設計仕様書が作成される。ステップＳ１に続いてステップＳ２に進み、論理接続情報取得部２００が、ステップＳ１で作成された設計仕様書に含まれる設計仕様書情報の中から、論理接続情報を取得する。ステップＳ２に続くステップＳ３では、設計仕様書検証部３００が、ステップＳ２で取得された論理接続情報により、設計仕様書に基づくプリント基板の端子間の論理接続の検証を行う。ステップＳ３に続いてステップＳ４に進み、カバレッジ測定部４００が、ステップＳ２で取得された論理接続情報に基づき、設計仕様書において論理接続の仕様が確立された端子の割合を測定する。 (Flow from creation of design specifications to verification of circuit diagram)
FIG. 2 is a flowchart from creation of a design specification to verification of a circuit diagram in the present embodiment. In step S1 of FIG. 2, the specification creation unit 100 creates a design specification. Proceeding to step S2 following step S1, the logical connection information acquisition unit 200 acquires logical connection information from the design specification information included in the design specification created in step S1. In step S3 following step S2, the design specification verification unit 300 verifies the logical connection between terminals of the printed circuit board based on the design specification based on the logical connection information acquired in step S2. Progressing to step S4 following step S3, the coverage measuring unit 400 measures the ratio of terminals for which the specification of logical connection is established in the design specification based on the logical connection information acquired in step S2.

ステップＳ２からステップＳ４の処理により、ステップＳ１で作成された設計仕様書における論理接続情報の検証が行われる。この検証の結果、設計仕様書の情報に矛盾等の誤りが検出された場合には、ステップＳ１に戻って処理が繰り返される。   By the processing from step S2 to step S4, the logical connection information in the design specification created in step S1 is verified. As a result of this verification, when an error such as contradiction is detected in the design specification information, the process returns to step S1 and the process is repeated.

一方、検証された設計仕様書に矛盾が検出されない場合にはステップＳ５に進む。ステップＳ５では、操作者がＣＡＤ等を操作することによりステップＳ１で作成された設計仕様書に基づく回路設計が行われ、回路図が作成される。   On the other hand, if no contradiction is detected in the verified design specification, the process proceeds to step S5. In step S5, a circuit design based on the design specifications created in step S1 is performed by an operator operating CAD or the like, and a circuit diagram is created.

ステップＳ４及びＳ５の処理の後、ステップＳ６に進み、設計検証部６００により、ステップＳ３で取得された設計仕様書に含まれる論理接続情報と、ステップＳ５で作成された回路図による論理接続情報とが比較されることにより、設計された回路図における論理接続の検証が行われる。   After the processing in steps S4 and S5, the process proceeds to step S6, where the design verification unit 600 includes the logical connection information included in the design specification acquired in step S3, and the logical connection information based on the circuit diagram created in step S5. Are compared, the logical connection in the designed circuit diagram is verified.

（設計仕様書の作成に用いられるシンボルの説明）
図３及び図４は、設計仕様書の作成に用いられるシンボルを説明する図である。 (Explanation of symbols used to create design specifications)
3 and 4 are diagrams for explaining symbols used for creating a design specification.

図３は、部品とその部品が有する端子を表すシンボルを説明する図である。図３（Ａ）のシンボルは、部品外形と、部品が有する端子を表すシンボルとを含む。図３（Ｂ）は、部品のシンボルに対応づけられる情報の例である。図３（Ｂ）では「列名」の欄に、部品のシンボルに対応づけられる情報の識別子が記載されている。また、「インスタンス名」は部品の識別情報であり、「端子名」は端子の識別情報であり、「端子属性」は端子毎に対応する信号の情報である。   FIG. 3 is a diagram for explaining symbols representing components and terminals included in the components. The symbol in FIG. 3A includes a component outline and a symbol representing a terminal included in the component. FIG. 3B is an example of information associated with a component symbol. In FIG. 3B, the identifier of information associated with the symbol of the part is described in the “column name” column. The “instance name” is component identification information, the “terminal name” is terminal identification information, and the “terminal attribute” is signal information corresponding to each terminal.

図４は、端子間の接続を表すシンボルを説明する図である。図４の「信号線シェープ」は、端子間の接続を表すシンボルである。「信号線シェープ」の端が端子を表すシンボルに対応づけられることにより、その端子に対して入力され、あるいはその端子から出力される信号の仕様が作成される。   FIG. 4 is a diagram illustrating symbols representing connections between terminals. “Signal line shape” in FIG. 4 is a symbol representing connection between terminals. By associating the end of the “signal line shape” with a symbol representing a terminal, a specification of a signal input to or output from the terminal is created.

（シンボル作成部によって作成される設計仕様書の例）
図５は、シンボル作成部１１０によって作成される設計仕様書の例を示す図である。図５（Ａ）では、部品のシンボルに含まれる端子のシンボルが、接続を表すシンボルによって接続されている。図５のシンボルａ１は、部品「ＬＳＩ１」の端子「ＡＤＤ［１０：３１］」と、部品「ＭＥＭ１」の端子「ＡＤＤ［２０：０］」及び部品「ＭＥＭ２」の端子「ＡＤＤ［１８：０］」とを接続するバスを表すシンボルである。また、図５のシンボルａ２は、部品「ＬＳＩ１」の端子「ＤＡＴＡ［０：１５］」と、部品「ＭＥＭ１」の端子「Ｄ＿Ｑ［１５：０］」とを双方向信号により接続するバスを表すシンボルである。 (Example of design specifications created by the symbol creation department)
FIG. 5 is a diagram illustrating an example of a design specification created by the symbol creation unit 110. In FIG. 5A, the symbols of the terminals included in the component symbols are connected by a symbol representing connection. The symbol a1 in FIG. 5 includes a terminal “ADD [10:31]” of the component “LSI1”, a terminal “ADD [20: 0]” of the component “MEM1”, and a terminal “ADD [18: 0] of the component“ MEM2 ”. ] ”Is a symbol representing a bus connecting the 5 represents a bus that connects the terminal “DATA [0:15]” of the component “LSI1” and the terminal “D_Q [15: 0]” of the component “MEM1” using a bidirectional signal. Symbol.

図５（Ｂ）は、シンボル作成部１１０によって作成される設計仕様書に含まれる論理接続情報の例を示す図である。図５（Ｂ）では、ＣＳＶフォーマットにより、各論理接続において、信号の送信元となる端子の識別情報と、信号の送信先となる端子の識別情報との組が１行毎に示されている。図５（Ｂ）の論理接続情報ｂ１は、図５（Ａ）のシンボルａ１によって表されるバスに含まれる論理接続の情報である。論理接続情報ｂ１は、部品「ＬＳＩ１」の端子「ＡＤＤ１２」と、部品「ＭＥＭ２」の端子「ＡＤＤ１８」とが接続される際の論理接続情報である。論理接続情報ｂ１では、「ＬＳＩ１．ＡＤＤ１２」が送信元の端子の識別情報であり、「ＭＥＭ２．ＡＤＤ１８」が送信先の端子の識別情報である。   FIG. 5B is a diagram illustrating an example of logical connection information included in the design specification created by the symbol creation unit 110. In FIG. 5B, a set of identification information of a terminal serving as a signal transmission source and identification information of a terminal serving as a signal transmission destination is shown for each row in each logical connection in the CSV format. . The logical connection information b1 in FIG. 5B is information on the logical connection included in the bus represented by the symbol a1 in FIG. The logical connection information b1 is logical connection information when the terminal “ADD12” of the component “LSI1” and the terminal “ADD18” of the component “MEM2” are connected. In the logical connection information b1, “LSI1.ADD12” is identification information of the transmission source terminal, and “MEM2.ADD18” is identification information of the transmission destination terminal.

図５（Ｂ）の論理接続情報ｂ２は、図５（Ａ）のシンボルａ２によって表されるバスに含まれる論理接続の情報である。論理接続情報ｂ２は、部品「ＬＳＩ１」の端子「Ｄ０」と、部品「ＭＥＭ１」の端子「ＤＱ１５」とが接続される際の論理接続情報である。論理接続情報ｂ２では、「Ｄ０」は信号の識別情報、「ＭＥＭ１．ＤＱ１５」は端子の識別情報、「ＧＮＤ」はプルアップもしくはプルダウンを示す信号の情報である。   The logical connection information b2 in FIG. 5B is information on the logical connection included in the bus represented by the symbol a2 in FIG. The logical connection information b2 is logical connection information when the terminal “D0” of the component “LSI1” and the terminal “DQ15” of the component “MEM1” are connected. In the logical connection information b2, “D0” is signal identification information, “MEM1.DQ15” is terminal identification information, and “GND” is signal information indicating pull-up or pull-down.

（論理接続情報の例）
図６は、論理接続情報を含む設計仕様書の例である。図６において、「ＣＮ１０３」は部品の識別情報である。また、「Ｐｉｎ Ｎｏ」はコネクターの端子の番号、「論理信号名」はコネクターの端子に入力され、あるいはその端子から出力される信号の識別情報、「Ｉ／Ｏ」は信号の方向を表す情報である。例えば、論理接続情報ｄにおいて、「Ａ５」は端子の識別情報、「ＳＢＵ＿ＣＬＫ」は信号の識別情報、「Ｏ」は信号の方向を表す情報である。 (Example of logical connection information)
FIG. 6 is an example of a design specification including logical connection information. In FIG. 6, “CN103” is component identification information. “Pin No” is the terminal number of the connector, “Logical signal name” is the identification information of the signal input to or output from the connector terminal, and “I / O” is the information indicating the direction of the signal. It is. For example, in the logical connection information d, “A5” is terminal identification information, “SBU_CLK” is signal identification information, and “O” is signal direction information.

（カバレッジの測定）
図７は、設計仕様書から取得された論理接続情報のカバレッジを説明する図である。図７において、左下がりの斜線のハッチングを施された端子が、設計仕様書に基づいて論理接続が確立された端子であり、右下がりの斜線のハッチングを施された端子が、設計仕様書に論理接続情報が含まれていない端子である。 (Measurement of coverage)
FIG. 7 is a diagram for explaining coverage of logical connection information acquired from a design specification. In FIG. 7, the hatched terminals with the slanting left slanted lines are the terminals for which the logical connection has been established based on the design specifications, and the terminals with slanting slanting right slanted lines are in the design specifications. A terminal that does not contain logical connection information.

論理接続が確立した接続の割合は、次式（１）の論理接続情報カバレッジで表される。   The proportion of connections that have established logical connections is represented by logical connection information coverage of the following equation (1).

Figure 0005014215
（設計仕様書に含まれている論理接続情報を検証する処理）
図８は、設計仕様書に含まれている論理接続情報を検証する処理の例を示すフロー図である。図８では、設計仕様書検証部３００によって、コネクター仕様表と機能ブロック図とに含まれている論理接続情報の検証が行われる。
Figure 0005014215
 (Process to verify logical connection information included in design specifications)
FIG. 8 is a flowchart illustrating an example of processing for verifying logical connection information included in a design specification. In FIG. 8, the design specification verification unit 300 verifies the logical connection information included in the connector specification table and the functional block diagram.

図８のステップＳ１０１では、設計仕様書検証部３００に対し、コネクター仕様表による論理接続情報が入力される。コネクター仕様表は、例えば、図６に示す構成を有する。ステップＳ１０１に続いてステップＳ１０２に進み、設計仕様書検証部３００が、ステップＳ１０１で入力されたコネクター仕様表において、端子の情報、及び、信号の情報の重複の有無を確認する。   In step S <b> 101 of FIG. 8, logical connection information based on the connector specification table is input to the design specification verification unit 300. The connector specification table has, for example, the configuration shown in FIG. Progressing to step S102 following step S101, the design specification verification unit 300 confirms whether or not there is duplication of terminal information and signal information in the connector specification table input in step S101.

ステップＳ１０２に続いてステップＳ１０３に進み、設計仕様書検証部３００が、機能ブロック図のファイルを読み込みモードで開く。機能ブロック図は、例えば、図５（Ｂ）に示す構成を有する。   Progressing to step S103 following step S102, the design specification verification unit 300 opens the functional block diagram file in the reading mode. The functional block diagram has, for example, the configuration shown in FIG.

ステップＳ１０３に続いてステップＳ１０４からステップＳ１０９の処理に進む。ステップＳ１０４からステップＳ１０９の処理は、ステップＳ１０３において読み込みモードで開かれたファイルに含まれている論理接続情報の検証が終了するまで繰り返される。   Following step S103, the process proceeds from step S104 to step S109. The processing from step S104 to step S109 is repeated until the verification of the logical connection information included in the file opened in the reading mode in step S103 is completed.

ステップＳ１０４に続くステップＳ１０５では、機能ブロック図のファイルにおける１行分の論理接続情報が読み込まれる。１行分の論理接続情報は、一の端子に対応する論理接続情報である。   In step S105 following step S104, logical connection information for one line in the functional block diagram file is read. The logical connection information for one row is logical connection information corresponding to one terminal.

ステップＳ１０５に続いてステップＳ１０６に進み、ステップＳ１０５で取得された論理接続情報において、送信元の端子の識別情報と送信先の端子の識別情報とが取得されている場合には、ステップＳ１０８に進み、送信元の端子の識別情報又は送信先の端子の識別情報の何れか一方に代えて、信号の識別情報が取得された場合には、ステップＳ１０７に進む。   Proceeding to step S106 following step S105, if the identification information of the transmission source terminal and the identification information of the transmission destination terminal are acquired in the logical connection information acquired in step S105, the flow proceeds to step S108. When the signal identification information is acquired instead of either the transmission terminal identification information or the transmission destination terminal identification information, the process proceeds to step S107.

ステップＳ１０６に続くステップＳ１０７では、取得された信号の識別情報と同一の信号の識別情報を有する論理接続情報の有無を、コネクター仕様表及び機能ブロック図において確認する。これにより、異なる論理接続情報の間の信号の方向性の一致、又は、設計仕様書における信号の識別情報の重複を検証することができる。ステップＳ１０７の処理の後、ステップＳ１０４に戻って処理を繰り返す。   In step S107 following step S106, the presence / absence of logical connection information having the same signal identification information as the acquired signal identification information is confirmed in the connector specification table and the functional block diagram. Thereby, it is possible to verify the coincidence of the directionality of signals between different logical connection information, or the duplication of signal identification information in the design specification. After the process of step S107, the process returns to step S104 and is repeated.

一方、ステップＳ１０６に続くステップＳ１０８では、取得された送信先の端子の識別情報により設計仕様書内の論理接続の検証が行われる。ステップＳ１０８に続いてステップＳ１０９に進み、取得された送信先の端子の識別情報により設計仕様書内の論理接続の検証が行われる。ステップＳ１０８及びステップＳ１０９の処理により、設計仕様書における信号の識別情報の重複と、信号の方向性の確認ができる。ステップＳ１０９の後、ステップＳ１０４に戻って処理が繰り返される。   On the other hand, in step S108 following step S106, the logical connection in the design specification is verified based on the acquired identification information of the destination terminal. Progressing to step S109 following step S108, the logical connection in the design specification is verified based on the acquired terminal identification information. By the processing in step S108 and step S109, duplication of signal identification information in the design specification and confirmation of signal directionality can be performed. After step S109, the process returns to step S104 and the process is repeated.

ステップＳ１０４からステップＳ１０９に続くステップＳ１１０では、ステップＳ１０３において読み込みモードで開かれたファイルが閉じられる。   In step S110 following step S104 to step S109, the file opened in the reading mode in step S103 is closed.

ステップＳ１１０に続いてステップＳ１１１に進み、ステップＳ１０７において、信号の識別情報が重複していると判断された論理接続のうち、コネクターの端子に接続されている論理接続は重複ではないと判断される。   Proceeding to step S111 following step S110, in step S107, it is determined that the logical connections connected to the connector terminals are not duplicated among the logical connections determined to have duplicate signal identification information. .

ステップＳ１１１に続いてステップＳ１１２に進み、ステップＳ１０１において読み込まれたコネクター仕様表において一の端子に対応する論理接続情報毎にステップＳ１１３の処理が繰り返される。ステップＳ１１３では、ステップＳ１０７からステップＳ１０９の検証に基づいて、信号の識別情報毎に、誤りが検出された端子の識別情報が出力される。   Progressing to step S112 following step S111, the process of step S113 is repeated for each logical connection information corresponding to one terminal in the connector specification table read in step S101. In step S113, based on the verification in steps S107 to S109, the identification information of the terminal in which the error is detected is output for each identification information of the signal.

ステップＳ１１２及びステップＳ１１３に続いてステップＳ１１４に進み、誤りが検出された端子がある場合には、ステップＳ１１３で出力された端子の識別情報が、ファイルに出力される。ステップＳ１１４に続いてステップＳ１１５に進み、設計仕様書の検証が終了する。   Progressing to step S114 following step S112 and step S113, if there is a terminal in which an error is detected, the terminal identification information output in step S113 is output to a file. Progressing to step S115 following step S114, the verification of the design specification is completed.

（コネクター仕様表及び機能ブロック図に含まれる論理接続の検証）
図９は、図８のステップＳ１０８及びステップＳ１０９で行われる設計仕様書内の論理接続の検証の処理を示すフロー図である。図９では、設計仕様書検証部３００により、コネクター仕様表及び機能ブロック図に含まれる論理接続情報が検証される。図９の処理は、一の論理接続情報毎に実行される。 (Verification of logical connections included in the connector specification table and functional block diagram)
FIG. 9 is a flowchart showing the process of verifying the logical connection in the design specification performed in step S108 and step S109 of FIG. In FIG. 9, the design specification verification unit 300 verifies the logical connection information included in the connector specification table and the functional block diagram. The process of FIG. 9 is executed for each piece of logical connection information.

図９のステップＳ２０１では、機能ブロック図から取得された論理接続情報に含まれている信号が、論理信号であるか否かの判断がなされる。論理信号の場合はステップＳ２０２に進み、論理信号で無い場合には処理を終了する。   In step S201 of FIG. 9, it is determined whether the signal included in the logical connection information acquired from the functional block diagram is a logical signal. If it is a logic signal, the process proceeds to step S202. If it is not a logic signal, the process ends.

ステップＳ２０１に続くステップＳ２０２では、検証する論理接続情報に含まれている信号と同一の信号を含む論理接続情報が、コネクター仕様表に含まれているか否かの判断がなされる。コネクター仕様表に含まれている場合には、ステップＳ２０３に進み、コネクター仕様表に含まれていない場合には、処理を終了する。   In step S202 following step S201, it is determined whether or not the connector specification table includes logical connection information including the same signal as the signal included in the logical connection information to be verified. If it is included in the connector specification table, the process proceeds to step S203. If it is not included in the connector specification table, the process ends.

ステップＳ２０２に続くステップＳ２０３では、検証する論理接続情報に含まれている信号の属性が、電源、接地、接続されていない、の何れかである場合には、処理を終了する。ステップＳ２０３に続くステップＳ２０４では、検証する論理接続情報が、コネクターの端子への接続の情報であるか否かの判断がなされる。コネクターの端子への接続の情報である場合には、ステップＳ２０５に進み、コネクターの端子への接続の情報でない場合には、ステップＳ２１３に進む。   In step S203 following step S202, if the attribute of the signal included in the logical connection information to be verified is any one of power supply, grounding, and not connected, the process is terminated. In step S204 subsequent to step S203, it is determined whether or not the logical connection information to be verified is connection information to the connector terminal. If it is information on connection to a connector terminal, the process proceeds to step S205. If it is not information about connection to a connector terminal, the process proceeds to step S213.

ステップＳ２０４に続くステップＳ２０５では、検証する論理接続情報における信号が、一方向信号か双方向信号かの判断がなされる。一方向信号の場合には、ステップＳ２０６に進み、双方向信号の場合には、ステップＳ２１０に進む。   In step S205 following step S204, it is determined whether the signal in the logical connection information to be verified is a one-way signal or a two-way signal. If it is a unidirectional signal, the process proceeds to step S206. If it is a bidirectional signal, the process proceeds to step S210.

ステップＳ２０５に続くステップＳ２０６では、検証する論理接続情報における信号が出力信号であり、コネクター仕様表における同一の識別情報の信号が入力信号ではない場合には、設計仕様書に誤りがあると判断する。誤りがある場合にはステップＳ２０７に進み、誤りが無い場合にはステップＳ２０８に進む。ステップＳ２０６に続くステップＳ２０７では、検証する論理接続情報に対し、信号の方向の誤りを表す情報が対応づけられる。   In step S206 following step S205, if the signal in the logical connection information to be verified is an output signal and the signal of the same identification information in the connector specification table is not an input signal, it is determined that there is an error in the design specification. . If there is an error, the process proceeds to step S207, and if there is no error, the process proceeds to step S208. In step S207 following step S206, information representing an error in the direction of the signal is associated with the logical connection information to be verified.

ステップＳ２０６に続くステップＳ２０８では、検証する論理接続情報における信号が入力信号であり、コネクター仕様表における同一の識別情報の信号が出力信号ではない場合には、設計仕様書に誤りがあると判断する。誤りがある場合にはステップＳ２０９に進み、誤りが無い場合には処理を終了する。ステップ２０８に続くステップＳ２０９では、検証する論理接続情報に対し、信号の方向の誤りを表す情報が対応づけられる。ステップＳ２０９の後、処理が終了される。   In step S208 following step S206, if the signal in the logical connection information to be verified is an input signal and the signal of the same identification information in the connector specification table is not an output signal, it is determined that there is an error in the design specification. . If there is an error, the process proceeds to step S209. If there is no error, the process ends. In step S209 following step 208, information indicating an error in the direction of the signal is associated with the logical connection information to be verified. After step S209, the process ends.

一方、ステップＳ２０４に続くステップＳ２１０では、検証する論理接続情報において、信号の識別情報の重複に対する誤りを判定しないことが設定される。ステップＳ２１０に続いてステップＳ２１１に進み、検証する論理接続情報に含まれる信号と同一の識別情報を有するコネクター仕様表の信号が、双方向信号では無い場合にステップＳ２１２に進み、双方向信号の場合には処理を終了する。ステップＳ２１１に続くステップＳ２１２では、検証する論理接続情報に対し、信号の方向の誤りを表す情報が対応づけられる。   On the other hand, in step S210 following step S204, it is set not to determine an error for duplication of signal identification information in the logical connection information to be verified. Following step S210, the process proceeds to step S211, and if the signal in the connector specification table having the same identification information as the signal included in the logical connection information to be verified is not a bidirectional signal, the process proceeds to step S212. The process ends. In step S212 following step S211, information indicating an error in the direction of the signal is associated with the logical connection information to be verified.

ステップＳ２０４に続くステップＳ２１３では、検証する論理接続情報に対し、信号の識別情報が重複していることを表す情報が対応づけられる。   In step S213 following step S204, information indicating that the signal identification information is duplicated is associated with the logical connection information to be verified.

また、ステップＳ２０２に続くステップＳ２１４では、検証する論理接続情報において、端子がコネクターの端子へ接続されることを表す情報が含まれる場合には、ステップＳ２１５に進み、含まれない場合には、処理を終了する。ステップＳ２１４に続くステップＳ２１５では、検証する論理接続情報に対し、接続先の端子が無いことを表す情報が対応づけられる。   In step S214 following step S202, when the logical connection information to be verified includes information indicating that the terminal is connected to the terminal of the connector, the process proceeds to step S215. Exit. In step S215 following step S214, information indicating that there is no connection destination terminal is associated with the logical connection information to be verified.

（設計仕様書の検証結果の例）
図１０は、設計仕様書検証部３００により出力される、設計仕様書の検証結果の例を示す図である。図１０（Ａ）は、設計仕様書における検証結果のサマリーである。図１０（Ａ）では、検証によって検出された誤りの数が、誤りの種類毎に示されている。図１０（Ａ）において、論理接続情報カバレッジの情報ｅは、設計仕様書の検証において、論理接続が確立された端子の割合を表す。 (Example of design specification verification results)
FIG. 10 is a diagram illustrating an example of a design specification verification result output by the design specification verification unit 300. FIG. 10A is a summary of verification results in the design specifications. In FIG. 10A, the number of errors detected by verification is shown for each type of error. In FIG. 10A, logical connection information coverage information e represents the proportion of terminals for which logical connections have been established in the verification of the design specifications.

図１０（Ｂ）は、検証によって検出された誤りの詳細を示す図である。図１０（Ｂ）では、端子毎に、「判定」により誤りの有無が対応づけられ、さらに、誤りがある端子には「メッセージ」と「不一致時パターン」により、その誤りの内容が対応づけられている。「不一致時パターン」には、誤りが検出された設計仕様書及び回路図の情報が含まれている。   FIG. 10B is a diagram showing details of errors detected by the verification. In FIG. 10B, the presence / absence of an error is associated with each terminal by “determination”, and the content of the error is associated with a terminal having an error by “message” and “pattern at mismatch”. ing. The “mismatch pattern” includes information on a design specification and a circuit diagram in which an error is detected.

（回路図における論理接続の検証）
図１１は、設計仕様書に基づいて作成された回路図における論理接続情報を、設計仕様書に含まれている論理接続情報と比較することにより検証する処理の例を示すフロー図である。図１１の処理は、設計検証部６００によって行われる。図１１のステップＳ２１では、ライブラリ情報が読み込まれる。ライブラリ情報は、例えば、論理接続毎に対応する期待値である真理値の情報を有する。ステップＳ２１に続いてステップＳ２２に進み、設計仕様書の機能ブロック図に含まれている論理接続情報が読み込まれる。ステップＳ２２に続いてステップＳ２３に進み、設計仕様書のコネクター仕様表に含まれている論理接続情報が読み込まれる。 (Verification of logical connection in circuit diagram)
FIG. 11 is a flowchart illustrating an example of processing for verifying logical connection information in a circuit diagram created based on a design specification by comparing it with logical connection information included in the design specification. The process of FIG. 11 is performed by the design verification unit 600. In step S21 of FIG. 11, library information is read. The library information includes, for example, truth value information that is an expected value corresponding to each logical connection. Progressing to step S22 following step S21, the logical connection information included in the functional block diagram of the design specification is read. Progressing to step S23 following step S22, the logical connection information included in the connector specification table of the design specification is read.

ステップＳ２３に続いてステップＳ２４に進み、設計仕様書に基づいて作成された回路図に含まれている論理接続情報が読み込まれる。回路図は、例えば、ネットリストとして読み込まれる。ステップＳ２４に続いてステップＳ２５に進み、検証の条件が設定されている．ｉｎｉファイルが読み込まれる。   Progressing to step S24 following step S23, the logical connection information included in the circuit diagram created based on the design specification is read. The circuit diagram is read as a net list, for example. Progressing to step S25 following step S24, the verification conditions are set. The ini file is read.

ステップＳ２５に続いてステップＳ２６に進み、ステップＳ２４で読み込まれた回路図における論理接続情報と、ステップＳ２２及びステップＳ２３で読み込まれた設計仕様書における論理接続情報との比較により、回路図における論理接続情報の検証が行われる。   In step S26 following step S25, the logical connection information in the circuit diagram is compared by comparing the logical connection information in the circuit diagram read in step S24 with the logical connection information in the design specifications read in steps S22 and S23. Information is verified.

（設計仕様書の論理接続情報によるネットリストの検証）
図１２は、設計仕様書の論理接続情報によるネットリストの検証の処理を示すフロー図である。図１２のステップＳ３０１では、設計仕様書の機能ブロック図とコネクター仕様書との間の、論理接続情報の矛盾の有無が検証される。この処理は、図８の処理と同様である。ステップＳ３０１に続いてステップＳ３０２に進み、ステップＳ３０１の処理において、設計仕様書の論理接続情報に矛盾が含まれていた場合には、処理を終了する。 (Netlist verification based on logical connection information in design specifications)
FIG. 12 is a flowchart showing a netlist verification process based on the logical connection information of the design specification. In step S301 in FIG. 12, it is verified whether there is a contradiction in logical connection information between the functional block diagram of the design specification and the connector specification. This process is the same as the process of FIG. Proceeding to step S302 following step S301, the process ends if the logical connection information of the design specification contains a contradiction in the process of step S301.

ステップＳ３０２に続いてステップＳ３０３に進み、ライブラリファイルの読み込みが行われる。ステップＳ３０３に続いてステップＳ３０４に進み、コネクター仕様表に基づいて、端子に外部インタフェース信号を接続する処理が行われる。ステップＳ３０４に続いてステップＳ３０５に進み、ネットリストが読み込まれる。ステップＳ３０５に続いてステップＳ３０６に進み、ｉｎｉファイルが読み込まれる。   In step S303 following step S302, the library file is read. Progressing to step S304 following step S303, processing for connecting an external interface signal to a terminal is performed based on the connector specification table. Progressing to step S305 following step S304, the net list is read. Progressing to step S306 following step S305, the ini file is read.

なお、ステップＳ３０３からステップＳ３０６では、読み込まれたファイル毎に、接続先との対応、信号の方向等の情報について、矛盾の有無が検証され、さらに、論理接続情報の検証を行う端子が設定される。これにより、論理接続情報の検証を行う端子のリストが生成される。   Note that in steps S303 to S306, for each read file, the presence or absence of contradiction is verified for information such as the correspondence with the connection destination and the signal direction, and a terminal for verifying the logical connection information is set. The Thereby, a list of terminals for verifying the logical connection information is generated.

ステップＳ３０６に続いてステップＳ３０７に進み、ステップＳ３０３からステップＳ３０６の処理において、接続先との対応、信号の方向等の情報に、矛盾があった場合には、処理を終了する。ステップＳ３０７に続くステップＳ３０８では、ネットリストと設計仕様書との間において、接続先との対応、信号の方向等の情報について、矛盾の有無が検証される。   Proceeding to step S307 following step S306, if there is any contradiction in information such as correspondence with the connection destination or signal direction in the processing from step S303 to step S306, the processing is terminated. In step S308 subsequent to step S307, whether there is any contradiction is verified between the netlist and the design specification regarding information such as correspondence with the connection destination and signal direction.

ステップＳ３０８に続いてステップＳ３０９に進み、論理接続情報の検証を行う端子について、接続される信号の値が初期化される。ここでは対象となる端子に対して値"ｘ"が入力される。   Progressing to step S309 following step S308, the value of the signal to be connected is initialized for the terminal for verifying the logical connection information. Here, the value “x” is input to the target terminal.

ステップＳ３０９に続いてステップＳ３１０からステップＳ３１４の処理に進む。ここでは、ステップＳ３０３からステップＳ３０６で作成された端子のリストに基づいて、論理接続情報の検証を行う端子毎に、処理が繰り返される。ステップＳ３１０では、リストに含まれている端子の情報のうち、一の端子の情報が取得される。   Following step S309, the process proceeds from step S310 to step S314. Here, the process is repeated for each terminal for which the logical connection information is verified based on the list of terminals created in steps S303 to S306. In step S310, information on one terminal among the information on the terminals included in the list is acquired.

ステップＳ３１０に続くステップＳ３１１では、ステップＳ３１０でリストから取得された端子の情報が、すでに検証済みの端子の情報である場合か否かが判断される。既に検証済みの端子の情報である場合には、ステップＳ３１０に戻って処理を繰り返す。   In step S311 following step S310, it is determined whether or not the terminal information acquired from the list in step S310 is already verified terminal information. If the information is already verified terminal information, the process returns to step S310 to repeat the process.

ステップＳ３１１に続くステップＳ３１２では、ステップＳ３１０で取得された端子の情報に基づいて、その情報が、ロジック回路を含む双方向接続の情報か否かの判断がなされる。ロジック回路を含む双方向接続の情報の場合には、ステップＳ３１３に進み、そうでは無い場合には、ステップＳ３１４に進む。   In step S312 following step S311, based on the terminal information acquired in step S310, it is determined whether the information is bidirectional connection information including a logic circuit. In the case of bidirectional connection information including a logic circuit, the process proceeds to step S313. Otherwise, the process proceeds to step S314.

ステップＳ３１３では、ステップＳ３１０で取得された端子の情報に基づいて、その端子の論理接続情報を、期待値を用いることにより検証する。ここでは、ロジック回路を含む双方向接続の検証が行われる。ステップＳ３１４では、ステップＳ３１０で取得された端子の情報に基づいて、その端子の論理接続情報を、期待値を用いることにより検証する。ここでは、ロジック回路を含む双方向接続ではない場合の、論理接続の検証が行われる。   In step S313, based on the terminal information acquired in step S310, the logical connection information of the terminal is verified by using the expected value. Here, the bidirectional connection including the logic circuit is verified. In step S314, based on the terminal information acquired in step S310, the logical connection information of the terminal is verified by using the expected value. Here, verification of the logical connection is performed when the bidirectional connection including the logic circuit is not performed.

（回路図を読み込む処理）
図１３は、図１２のステップＳ３０５におけるネットリストを読み込む処理の詳細を示すフロー図である。 (Process to read circuit diagram)
FIG. 13 is a flowchart showing details of the process of reading the net list in step S305 of FIG.

図１３のステップＳ４０１からステップＳ４０８では、読み込まれたネットリストに含まれている全ての入力端子及び出力端子について、端子毎に対応する信号の情報が対応づけられる。ステップＳ４０１では、ネットリストに含まれている一端子に対応する情報が取得される。情報が取得される場合には、ステップＳ４０２に進み、全ての端子について処理が終了している場合には、ステップＳ４０９に進む。   In step S401 to step S408 in FIG. 13, signal information corresponding to each terminal is associated with all input terminals and output terminals included in the read netlist. In step S401, information corresponding to one terminal included in the netlist is acquired. If the information is acquired, the process proceeds to step S402. If the process has been completed for all terminals, the process proceeds to step S409.

ステップＳ４０１に続くステップＳ４０２では、検証する端子の数を計数するカウンタがカウントアップされる。このカウンタは、全端子の処理に先んじて初期化される。ステップＳ４０２に続いてステップＳ４０３に進み、ステップＳ４０１で取得された端子の情報に基づいて、その端子がコネクターに含まれる端子か否かの判断がなされる。その端子がコネクターに含まれる端子の場合には、ステップＳ４０４に進み、コネクターに含まれる端子では無い場合には、ステップＳ４０５に進む。   In step S402 following step S401, a counter that counts the number of terminals to be verified is counted up. This counter is initialized prior to processing of all terminals. Progressing to step S403 following step S402, based on the terminal information acquired in step S401, it is determined whether the terminal is a terminal included in the connector. If the terminal is included in the connector, the process proceeds to step S404. If the terminal is not included in the connector, the process proceeds to step S405.

ステップＳ４０３に続くステップＳ４０４では、外部インタフェース信号との対応づけの処理が行われる。一方、ステップＳ４０３に続くステップＳ４０５では、ステップＳ４０１で取得された端子の情報に含まれている端子の識別情報と、同一の識別情報の端子の論理接続情報が、機能ブロック図に含まれているか否かの確認がなされる。   In step S404 following step S403, processing for associating with an external interface signal is performed. On the other hand, in step S405 following step S403, whether the terminal identification information included in the terminal information acquired in step S401 and the logical connection information of the terminal having the same identification information are included in the functional block diagram. Confirmation is made.

ステップＳ４０５に続いてステップＳ４０６に進み、ステップＳ４０５で確認された結果に基づいて、同一の識別情報の端子の論理接続情報が、機能ブロック図に含まれている場合にはステップＳ４０７に進み、機能ブロック図に含まれていない場合にはステップＳ４０８に進む。   Following step S405, the process proceeds to step S406, and based on the result confirmed in step S405, if the logical connection information of the terminal having the same identification information is included in the functional block diagram, the process proceeds to step S407. If it is not included in the block diagram, the process proceeds to step S408.

ステップＳ４０６に続くステップＳ４０７では、ステップＳ４０１で取得されたネットリストに含まれている端子の情報が、機能ブロック図に含まれている同一の識別情報を有する端子の論理接続情報と対応づけられる。   In step S407 following step S406, the terminal information included in the net list acquired in step S401 is associated with the logical connection information of the terminals having the same identification information included in the functional block diagram.

一方、ステップＳ４０６に続くステップＳ４０８では、ステップＳ４０１で取得されたネットリストに含まれている端子の情報に対応する論理接続情報が、機能ブロック図に含まれていないことを表すエラーの情報が出力される。   On the other hand, in step S408 following step S406, error information indicating that the logical connection information corresponding to the terminal information included in the netlist acquired in step S401 is not included in the functional block diagram is output. Is done.

ステップＳ４０１からステップＳ４０８の処理の後に続いて、ステップＳ４０９からステップＳ４１１の処理が、ネットリストに含まれている全ての入力端子に対して行われる。ステップＳ４０９では、ネットリストに含まれている一の入力端子の情報が取得される。   Subsequent to the processing from step S401 to step S408, the processing from step S409 to step S411 is performed for all the input terminals included in the netlist. In step S409, information on one input terminal included in the netlist is acquired.

ステップＳ４０９に続いてステップＳ４１０に進み、ステップＳ４０９で取得された端子の情報が、コネクターに含まれる端子の情報か否かの判断がなされる。コネクターに含まれる端子の情報の場合には、ステップＳ４１１に進む。ステップＳ４１１では、ステップＳ４０９で取得された端子の情報に対して、外部インタフェース信号との対応づけの処理が行われる。   Progressing to step S410 following step S409, it is determined whether or not the terminal information acquired in step S409 is information on a terminal included in the connector. In the case of terminal information included in the connector, the process proceeds to step S411. In step S411, the terminal information acquired in step S409 is associated with an external interface signal.

（外部インタフェース信号との対応づけの処理）
図１４は、読み込まれたネットリストに含まれている端子の情報を、外部インタフェース信号の情報と対応づける処理の例を示すフロー図である。図１４の処理は、図１３のステップＳ４０４及びステップＳ４１１で行われる処理の詳細である。 (Process of association with external interface signals)
FIG. 14 is a flowchart showing an example of processing for associating terminal information included in a read netlist with information of an external interface signal. The process of FIG. 14 is the detail of the process performed by step S404 and step S411 of FIG.

図１４のステップＳ５０１では、接続しようとするネットリストの端子（以下、「接続端子」という。）の情報に基づいて、同一の識別情報を有する端子の情報を、コネクター仕様表から検索する。ステップＳ５０１に続いてステップＳ５０２に進み、ステップＳ５０１において、同一の識別情報を有する端子の情報がコネクター仕様表に無かった場合には、ステップＳ５０３に進み、同一の識別情報を有する端子の情報がコネクター仕様表にあった場合には、ステップＳ５０４に進む。   In step S501 of FIG. 14, information on terminals having the same identification information is retrieved from the connector specification table based on information on terminals of the net list to be connected (hereinafter referred to as “connection terminals”). Following step S501, the process proceeds to step S502. If there is no terminal information having the same identification information in the connector specification table in step S501, the process proceeds to step S503, where the terminal information having the same identification information is If it is in the specification table, the process proceeds to step S504.

ステップＳ５０２に続くステップＳ５０３では、接続端子の情報に対応する論理接続情報が、コネクター仕様表に含まれていないことを表すエラーの情報が出力される。   In step S503 following step S502, error information indicating that the logical connection information corresponding to the connection terminal information is not included in the connector specification table is output.

ステップＳ５０３に続くステップＳ５０４では、接続端子の情報に基づいて、その端子が入力端子であり、かつ、電源又は接地である場合には、ステップＳ５０５に進み、そうではない場合には、ステップＳ５０６に進む。ステップＳ５０４に続くステップＳ５０５では、接続端子の数を計数するカウンタをカウントアップする。   In step S504 following step S503, if the terminal is an input terminal and is a power supply or ground based on the information of the connection terminal, the process proceeds to step S505, and if not, the process proceeds to step S506. move on. In step S505 following step S504, a counter that counts the number of connection terminals is counted up.

ステップＳ５０４及びステップＳ５０５に続いてステップＳ５０６に進み、接続端子の情報における信号の方向の情報と、コネクター仕様表に含まれている同一の識別情報を有する端子の論理接続情報における信号の方向の情報とが比較される。信号の方向が一致していない場合には、エラーと判断される。   Proceeding to step S506 following step S504 and step S505, the signal direction information in the connection terminal information and the signal direction information in the logical connection information of the terminals having the same identification information included in the connector specification table Are compared. If the signal directions do not match, an error is determined.

ステップＳ５０７に続いてステップＳ５０８に進み、ステップＳ５０７においてエラーと判断された場合には、ステップＳ５０９に進む。ステップＳ５０９では、信号の方向が一致しないことを表すエラーの情報が出力される。   Following step S507, the process proceeds to step S508. If an error is determined in step S507, the process proceeds to step S509. In step S509, error information indicating that the signal directions do not match is output.

ステップＳ５０８及びステップＳ５０９に続いてステップＳ５１０に進み、接続端子の識別情報と、同一の識別情報を有する端子の論理接続情報が、機能ブロック図において検索される。同一の識別情報を有する端子の論理接続情報が、機能ブロック図の論理接続情報に含まれていない場合には、ステップＳ５１１に進む。ステップＳ５１１では、機能ブロック図の情報に、接続端子の識別情報が追加される。   Proceeding to step S510 following step S508 and step S509, the connection terminal identification information and the logical connection information of the terminal having the same identification information are searched in the functional block diagram. If the logical connection information of the terminals having the same identification information is not included in the logical connection information of the functional block diagram, the process proceeds to step S511. In step S511, connection terminal identification information is added to the information in the functional block diagram.

ステップＳ５１０に続くステップＳ５１２からステップＳ５１６の処理は、機能ブロック図において、接続端子と同一の識別情報を有する端子の論理接続情報に対して行われる。機能ブロック図において、接続端子と同一の識別情報を有する端子の論理接続情報が複数ある場合には、ステップＳ５１２からステップＳ５１６の処理は、それらの論理接続情報毎に繰り返される。   The processing from step S512 to step S516 following step S510 is performed on the logical connection information of the terminal having the same identification information as the connection terminal in the functional block diagram. In the functional block diagram, when there are a plurality of logical connection information of terminals having the same identification information as the connection terminals, the processing from step S512 to step S516 is repeated for each logical connection information.

ステップＳ５１２に続いてステップＳ５１３に進み、接続端子に対応する信号の方向の情報と、機能ブロック図の論理接続情報における信号の方向の情報とが比較される。信号の方向が一致している場合には、ステップＳ５１４に進み、信号の方向が一致していない場合には、処理を終了する。ステップＳ５１３に続くステップＳ５１４では、接続端子を機能ブロック図における端子と接続する論理接続情報を登録するためのレコードを作成する。   Progressing to step S513 following step S512, the information on the direction of the signal corresponding to the connection terminal is compared with the information on the direction of the signal in the logical connection information of the functional block diagram. If the signal directions match, the process proceeds to step S514. If the signal directions do not match, the process ends. In step S514 following step S513, a record for registering logical connection information for connecting the connection terminal to the terminal in the functional block diagram is created.

ステップＳ５１４に続いてステップＳ５１５に進み、接続端子のハンドラを、ステップＳ５１４で作成されたレコードに追加して登録する。ステップＳ５１５に続いてステップＳ５１６に進み、ステップＳ５１５で登録された接続端子に対する論理接続情報の検証を行うか否かを表す情報と対応づける。   Progressing to step S515 following step S514, the handler for the connection terminal is added to the record created in step S514 and registered. Following step S515, the process proceeds to step S516, and is associated with information indicating whether or not the logical connection information for the connection terminal registered in step S515 is to be verified.

（ネットリストの検証により出力されるエラー）
図１５は、図１２から図１４の処理によりネットリストが検証される際に、検出される誤りの種類を説明する図である。図１５（Ａ）は、コネクター仕様表に基づくネットリストの誤りの種類を説明する図である。図１５（Ａ）の「エラー番号」は、コネクター仕様表における信号の方向と、ネットリストにおける信号の方向とが異なる場合に、出力されるエラーを表す識別情報である。また、図１５（Ｂ）の「エラー番号」は、設計仕様書とネットリストとで、端子の識別情報又は信号の情報の有無が異なる場合に、出力されるエラーを表す識別情報である。 (Error output due to netlist verification)
FIG. 15 is a diagram for explaining the types of errors detected when the netlist is verified by the processing of FIGS. 12 to 14. FIG. 15A is a diagram illustrating the types of netlist errors based on the connector specification table. “Error number” in FIG. 15A is identification information indicating an error that is output when the signal direction in the connector specification table differs from the signal direction in the netlist. The “error number” in FIG. 15B is identification information representing an error that is output when the design specification and the netlist have different terminal identification information or signal information.

以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨及び範囲から逸脱することなく、これら具体例に様々な修正及び変更を加えることができることは明らかである。すなわち、具体例の詳細及び添付の図面により本発明が限定されるものと解釈してはならない。   The present invention has been described above by the preferred embodiments of the present invention. Although the invention has been described with reference to specific embodiments, various modifications and changes may be made to the embodiments without departing from the broad spirit and scope of the invention as defined in the claims. Obviously you can. In other words, the present invention should not be construed as being limited by the details of the specific examples and the accompanying drawings.

本実施形態の検証装置の機能構成を示す図である。It is a figure which shows the function structure of the verification apparatus of this embodiment. 設計仕様書の作成から回路図の検証までのフロー図である。It is a flowchart from creation of a design specification to verification of a circuit diagram. 設計仕様書の作成に用いられる部品のシンボルを説明する図である。It is a figure explaining the symbol of the components used for preparation of a design specification. 設計仕様書の作成に用いられる接続のシンボルを説明する図である。It is a figure explaining the symbol of the connection used for preparation of a design specification. シンボル作成部によって作成される設計仕様書の例を示す図である。It is a figure which shows the example of the design specification created by the symbol preparation part. 論理接続情報の例を示す図である。It is a figure which shows the example of logical connection information. 論理接続情報のカバレッジを説明する図である。It is a figure explaining the coverage of logical connection information. 設計仕様書に含まれている論理接続情報を検証する処理を示すフロー図である。It is a flowchart which shows the process which verifies the logical connection information contained in the design specification. コネクター仕様表及び機能ブロック図に含まれる論理接続を検証する処理を示すフロー図である。It is a flowchart which shows the process which verifies the logical connection contained in a connector specification table and a functional block diagram. 設計仕様書の検証結果の例を示す図である。It is a figure which shows the example of the verification result of a design specification. 回路図における論理接続を検証する処理のフロー図である。It is a flowchart of the process which verifies the logical connection in a circuit diagram. 回路図における論理接続を検証する処理の詳細のフロー図である。It is a flowchart of the detail of the process which verifies the logical connection in a circuit diagram. ネットリストを読み込む処理のフロー図である。It is a flowchart of the process which reads a net list. 外部インタフェース信号との対応づけを行う処理のフロー図である。It is a flowchart of the process which performs matching with an external interface signal. ネットリストの検証により出力されるエラーの種類を示す図である。It is a figure which shows the kind of error output by verification of a net list.

符号の説明Explanation of symbols

１ 検証装置
１００ 仕様書作成部
１１０ シンボル作成部
１１１ 部品選択部
１１３ 接続選択部
１１５ 出力部
１３０ 論理接続表入力部
２００ 論理接続情報取得部
２１０ 取得部
２３０ 出力部
３００ 設計仕様書検証部
４００ カバレッジ測定部
４１０ 測定部
４３０ 確立情報取得部
５００ 回路図入力部
６００ 設計検証部
６１０ 期待値生成部
６３０ 比較部
７００ 画面生成部 DESCRIPTION OF SYMBOLS 1 Verification apparatus 100 Specification preparation part 110 Symbol preparation part 111 Component selection part 113 Connection selection part 115 Output part 130 Logical connection table input part 200 Logical connection information acquisition part 210 Acquisition part 230 Output part 300 Design specification verification part 400 Coverage measurement Unit 410 measurement unit 430 establishment information acquisition unit 500 circuit diagram input unit 600 design verification unit 610 expected value generation unit 630 comparison unit 700 screen generation unit

Claims (7)

プリント基板に配置される部品の端子間の論理接続情報を有する、設計の関係者によるレビュー対象となる表および図を含む設計仕様書情報から、前記論理接続情報を取得する論理接続情報取得手段と、
前記論理接続情報取得手段により取得された、表から取得された論理接続情報と図から取得された論理接続情報の信号方向の一致性を確認することにより、前記論理接続情報を検証する設計仕様検証手段と
を備えたことを特徴とする検証装置。 Logical connection information acquisition means for acquiring the logical connection information from design specification information including tables and diagrams to be reviewed by a person concerned with design, having logical connection information between terminals of components arranged on a printed circuit board; ,
Design specification verification that verifies the logical connection information by confirming the coincidence of the signal direction of the logical connection information acquired from the table and the logical connection information acquired from the diagram, acquired by the logical connection information acquisition means And a verification device. 前記論理接続情報は、前記端子毎に、該端子の識別情報と該端子に入力される信号あるいは当該端子から出力される信号の情報とが対応づけられ、
前記設計仕様検証手段は、前記端子に対応する論理接続情報毎に同一の信号の情報を有する論理接続情報の有無により、前記論理接続情報を検証する
ことを特徴とする請求項１に記載の検証装置。 In the logical connection information, for each terminal, identification information of the terminal is associated with information of a signal input to the terminal or a signal output from the terminal,
The verification according to claim 1, wherein the design specification verification unit verifies the logical connection information based on presence / absence of logical connection information having the same signal information for each logical connection information corresponding to the terminal. apparatus. 前記論理接続情報は、前記端子毎に、該端子の識別情報と該端子に入力される信号の情報及び／又は該端子から出力される信号の情報とが対応づけられ、前記信号の情報は、該信号の方向の情報及び該信号の識別情報とを有し、
前記設計仕様検証手段は、第１の論理接続情報における信号の方向と、前記第１の論理接続情報と同一の信号の情報を有する第２の論理接続情報における信号の方向との一致性を検証する
ことを特徴とする請求項１または２のいずれか一項に記載の検証装置。 In the logical connection information, for each terminal, identification information of the terminal is associated with information of a signal input to the terminal and / or information of a signal output from the terminal. Information on the direction of the signal and identification information of the signal,
The design specification verification means verifies the consistency between the signal direction in the first logical connection information and the signal direction in the second logical connection information having the same signal information as the first logical connection information. The verification apparatus according to claim 1, wherein the verification apparatus performs the verification process. 前記論理接続情報取得手段によって取得された論理接続情報に基づき、論理接続が確立した接続の割合を測定する測定手段
を備えたことを特徴とする請求項１乃至３のいずれか一項に記載の検証装置。 4. The apparatus according to claim 1, further comprising a measurement unit that measures a ratio of connections established by logical connections based on the logical connection information acquired by the logical connection information acquisition unit. 5. Verification device. 前記論理接続情報取得手段によって取得された論理接続情報に基づき、論理接続仕様が確立した接続の情報及び／又は論理接続仕様が確立していない接続の情報を取得する確立情報取得手段
を備えたことを特徴とする請求項１乃至４のいずれか一項に記載の検証装置。 On the basis of the logical connection information acquired by the logical connection information acquisition means, there is provided establishment information acquisition means for acquiring connection information established by the logical connection specification and / or connection information not established by the logical connection specification. The verification apparatus according to claim 1, wherein: 前記確立情報取得手段によって取得された情報を表示する画面を生成する画面生成手段
を備えたことを特徴とする請求項５に記載の検証装置。 6. The verification apparatus according to claim 5 , further comprising screen generation means for generating a screen for displaying information acquired by the establishment information acquisition means. 検証装置が、プリント基板に配置される部品の端子間の論理接続情報を有する、設計の関係者によるレビュー対象となる表および図を含む設計仕様書情報から、前記論理接続情報を取得する論理接続情報取得工程と、
前記検証装置が、前記論理接続情報取得工程において取得された、表から取得された論理接続情報と図から取得された論理接続情報の信号方向の一致性を確認することにより、前記論理接続情報を検証する設計仕様検証工程と
を備えたことを特徴とする検証方法。 A logical connection in which the verification device obtains the logical connection information from design specification information including tables and diagrams to be reviewed by a design person having logical connection information between terminals of components arranged on the printed circuit board Information acquisition process;
The verification device obtains the logical connection information by confirming the coincidence of the signal directions of the logical connection information acquired from the table and the logical connection information acquired from the diagram , acquired in the logical connection information acquisition step . A verification method characterized by comprising a design specification verification process for verification.
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JP2001005847A (en) * 1999-06-22 2001-01-12 Nec Corp Device and method for formal verification
JP2001022817A (en) * 1999-07-13 2001-01-26 Hitachi Ltd Automatic generation device of logic circuit
JP2005196681A (en) * 2004-01-09 2005-07-21 Matsushita Electric Ind Co Ltd Lsi verification device
JP4472562B2 (en) * 2005-03-11 2010-06-02 株式会社図研 Printed circuit board design method, printed circuit board design system, program, and computer-readable recording medium
JP2006350451A (en) * 2005-06-13 2006-12-28 Sharp Corp Circuit design support device and circuit design support method

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