JP2009223698A - Verification device and verification method - Google Patents
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Abstract
Description
本発明は検証装置及び検証方法に関する。 The present invention relates to a verification apparatus and a verification method.
従来から、高品質なプリント基板を効率良く設計するための技術がある。例えば、特許文献1には、プリント基板の小型化を図る際に、部品配置の不要な検討を行うことなく、部品の配置を検討することのできる回路基板設計支援装置等の発明が開示されている。
しかしながら、プリント基板の設計において、回路図を作成する基となる設計仕様書に誤りがある場合には、作成された回路図にその誤りが反映されてしまい、設計に係るコストを増大させてしまう。そこで、設計仕様書の段階で誤りを排除する必要があるが、上記特許文献1では、そのようなことは考慮されていない。
However, in the design of printed circuit boards, if there is an error in the design specification that is the basis for creating the circuit diagram, the error is reflected in the created circuit diagram, which increases the cost associated with the design. . Therefore, it is necessary to eliminate errors at the stage of the design specification, but the above-mentioned
本発明は上記の従来の問題点に鑑み提案されたものであり、その目的とするところは、プリント基板の設計仕様書における誤りを早期に排除することのできる検証装置及び検証方法を提供することにある。 The present invention has been proposed in view of the above-described conventional problems, and an object of the present invention is to provide a verification apparatus and a verification method that can eliminate errors in the design specifications of a printed circuit board at an early stage. It is in.
上記の課題を解決するため、本発明にあっては、請求項1に記載されるように、プリント基板に配置される部品の端子間の論理接続情報を有する設計仕様書情報から、前記論理接続情報を取得する論理接続情報取得手段と、前記論理接続情報取得手段により取得された前記論理接続情報を検証する設計仕様検証手段とを備える検証装置を要旨としている。
In order to solve the above problems, in the present invention, as described in
また、請求項2に記載されるように、前記論理接続情報は、前記端子毎に、該端子の識別情報と該端子に入力される信号あるいは当該端子から出力される信号の情報とが対応づけられ、前記設計仕様検証手段は、前記端子に対応する論理接続情報毎に同一の信号の情報を有する論理接続情報の有無により、前記論理接続情報を検証するようにすることができる。
In addition, as described in
また、請求項3に記載されるように、前記論理接続情報は、前記端子毎に、該端子の識別情報と該端子に入力される信号の情報及び/又は該端子から出力される信号の情報とが対応づけられ、前記信号の情報は、該信号の方向の情報及び該信号の識別情報とを有し、前記設計仕様検証手段は、第1の論理接続情報における信号の方向と、前記第1の論理接続情報と同一の信号の情報を有する第2の論理接続情報における信号の方向との一致性を検証するようにすることができる。
Further, as described in
また、請求項4に記載されるように、前記論理接続情報取得手段によって取得された論理接続情報に基づき、論理接続が確立した接続の割合を測定する測定手段を備えるようにすることができる。 According to a fourth aspect of the present invention, it is possible to provide a measurement unit that measures the proportion of connections established by the logical connection based on the logical connection information acquired by the logical connection information acquisition unit.
また、請求項5に記載されるように、前記論理接続情報取得手段によって取得された論理接続情報に基づき、論理接続仕様が確立した接続の情報及び/又は論理接続仕様が確立していない接続の情報を取得する確立情報取得手段を備えるようにすることができる。
In addition, as described in
また、請求項6に記載されるように、前記確立情報取得手段によって取得された情報を表示する画面を生成する画面生成手段を備えるようにすることができる。 According to a sixth aspect of the present invention, there can be provided screen generation means for generating a screen for displaying the information acquired by the establishment information acquisition means.
また、請求項7に記載されるように、プリント基板に配置される部品の端子間の論理接続情報を有する設計仕様書情報から、前記論理接続情報を取得する論理接続情報取得工程と、前記論理接続情報取得工程において取得された前記論理接続情報を検証する設計仕様検証工程とを備える検証方法として構成することができる。 According to a seventh aspect of the present invention, there is provided a logical connection information acquiring step for acquiring the logical connection information from design specification information having logical connection information between terminals of components arranged on a printed circuit board; It can be configured as a verification method including a design specification verification step for verifying the logical connection information acquired in the connection information acquisition step.
本発明の検証装置及び検証方法にあっては、プリント基板の設計仕様書における誤りを早期に排除することができる。 In the verification apparatus and verification method of the present invention, errors in the design specifications of the printed circuit board can be eliminated at an early stage.
以下、本発明の好適な実施形態につき説明する。 Hereinafter, preferred embodiments of the present invention will be described.
(本実施形態の検証装置の機能構成)
図1は本実施形態の検証装置の機能構成を示す図である。図1の検証装置1では、プリント基板の設計仕様書に基づいて作成された回路図の論理接続を最終的に検証するが、設計仕様書を作成する段階において、設計仕様書の検証も単独に行うことができる。設計仕様書が有する設計仕様書情報には、例えば、プリント基板に配置される部品の情報、部品に含まれる端子の情報、端子間の論理接続情報等が含まれる。設計仕様書情報とは、設計仕様書に含まれる情報のうち、コンピュータによって処理されることのできる電子的な情報をいう。設計仕様書には、プリント基板に配置される部品の端子間の接続の情報を有する機能ブロック図、プリント基板の外部インタフェースとなるコネクターへの接続の情報を有するコネクター仕様表等がある。
(Functional configuration of the verification apparatus of this embodiment)
FIG. 1 is a diagram illustrating a functional configuration of the verification apparatus according to the present embodiment. In the
回路図は、設計仕様書に基づいて、操作者がCAD等により作成するものであり、部品の端子間の論理接続情報が含まれる。論理接続情報は、例えば、端子の識別情報、その端子の接続先となる端子の識別情報、及び、信号の情報を含む。信号の情報は、端子に入力され、あるいは端子から出力される信号の情報であり、例えば、信号の識別情報、及び、その信号の方向の情報を含む。 The circuit diagram is created by an operator using CAD or the like based on the design specification, and includes logical connection information between the terminals of the components. The logical connection information includes, for example, terminal identification information, terminal identification information as a connection destination of the terminal, and signal information. The signal information is information of a signal input to or output from the terminal, and includes, for example, signal identification information and information on the direction of the signal.
検証装置1は、例えば、仕様書作成部100、論理接続情報取得部200、設計仕様書検証部300、カバレッジ測定部400、回路図入力部500、設計検証部600、及び、画面生成部700を有する。
The
仕様書作成部100では、操作者によってプリント基板の設計仕様書が作成される。仕様書作成部100は、シンボル作成部110及び論理接続表入力部130を有する。シンボル作成部110では、設計仕様書を作成する画面において、操作者によって部品等のシンボルが選択され配置されることにより、設計仕様書が作成される。シンボル作成部110によって作成される設計仕様書は、端子を含む部品のシンボル、端子間の接続を表すシンボル等に、端子間の論理接続情報が対応づけられている。
In the
シンボル作成部110は、部品選択部111、接続選択部113、及び、出力部115を有する。部品選択部111では、設計仕様書が作成される画面において、操作者によって、部品を表すシンボルが選択される。部品を表すシンボルには、部品が有する端子の情報が含まれる。
The
接続選択部113では、設計仕様書が作成される画面において、操作者によって端子間の接続を表すシンボルが選択される。選択された接続を表すシンボルが、部品の端子を表すシンボルに対応づけられることにより、その端子の論理接続の仕様が決定される。論理接続の仕様とは、例えば、その端子に接続される端子の情報と、その端子に入力され、あるいはその端子から出力される信号の情報である。
In the
出力部115は、端子間の接続を表すシンボルによって決定された論理接続の仕様の情報を、論理接続情報として出力する。出力部115は、また、シンボルによって表現される設計仕様書を出力する。出力部115によって出力される設計仕様書は、例えば、機能ブロック図である。
The
論理接続表入力部130からは、検証装置1に対して論理接続表が入力される。論理接続表は、論理接続情報を含むテーブルであり、例えば、端子毎の信号の情報を有する。論理接続表入力部130は、さらに、端子の識別情報、その端子の接続先となる端子の識別情報を含む論理接続表が入力されてもよい。論理接続表入力部130は、また信号の情報を含む論理接続表が入力されてもよい。信号の情報は、例えば、信号の識別情報、信号の方向の情報等を含む。コネクターの端子と端子に入力される信号の情報とが対応づけられたコネクター仕様表は、論理接続表の一例である。
A logical connection table is input to the
論理接続表入力部130は、入力された論理接続表を出力する。この論理接続表は、設計仕様書を構成する文書の一つであり、例えば、プリント基板の外部インタフェースの仕様を含むコネクター仕様表である。
The logical connection
出力部115が出力するシンボルによって表現される設計仕様書と、論理接続表入力部130が出力する論理接続表による設計仕様書を、関係者がレビューを行う。また、レビューされた設計仕様書により、CAD等による回路図の設計を行う。
The parties review the design specifications expressed by the symbols output from the
論理接続情報取得部200は、仕様書作成部100によって作成された設計仕様書から、論理接続情報を取得する。論理接続情報取得部200は、シンボル作成部110によって作成された設計仕様書に含まれている論理接続情報を取得する。論理接続情報取得部200は、また、論理接続表入力部130によって入力された論理接続情報を取得する。
The logical connection
設計仕様書検証部300は、論理接続情報取得部200によって取得された論理接続情報に基づいて、設計仕様書に含まれる論理接続の検証を行う。設計仕様書検証部300は、論理接続情報における端子毎に対応するレコードに基づき、そのレコードが信号の方向の情報を含む場合には、レコード毎に、入力もしくは出力される信号の方向が、端子間で矛盾しているか否かの検証を行う。端子間で矛盾している場合には、その端子の論理接続の仕様が誤っていると判断される。
The design
設計仕様書検証部300は、論理接続情報における端子毎に対応するレコードに基づき、そのレコードが接続先となる端子の識別情報を含む場合に、接続先となる端子のレコードの有無を検証する。接続先となる端子のレコードが無い場合には、その端子の論理接続の仕様が誤っていると判断される。
Based on the record corresponding to each terminal in the logical connection information, the design
設計仕様書検証部300は、論理接続情報における端子毎に対応するレコードに基づき、そのレコードがその端子の信号の情報を含む場合に、同一の信号の情報を含む他の端子のレコードの有無を検証する。同一の信号の情報を含む他の端子のレコードが無い場合には、その端子の論理接続の仕様が誤っていると判断される。
Based on the record corresponding to each terminal in the logical connection information, the design
設計仕様書検証部300による検証結果は、例えば、ファイルに出力される。検証結果は、設計仕様書において、論理接続が誤っている端子又は信号の識別情報と、誤りの内容とが含まれる。
The verification result by the design
カバレッジ測定部400は、論理接続情報取得部200によって論理接続情報が取得された端子の数の、プリント基板に含まれる端子の総数に対する割合を測定する。カバレッジ測定部400は、測定部410と確立情報取得部430とを有する。
The
測定部410は、論理接続情報取得部200によって論理接続情報が取得された端子の数の、プリント基板に含まれる端子の総数に対する割合を測定する。確立情報取得部430は、論理接続情報取得部200によって取得された論理接続情報により、論理接続の仕様が確立した接続の情報、又は、論理接続の仕様が確立していない接続の情報を取得する。測定部410によって測定された割合の情報、及び、確立情報取得部430によって取得された情報は、画面生成部700に出力されるとよい。
The
回路図入力部500からは、設計仕様書に基づいてCAD等により作成された回路図の情報が入力される。回路図の情報は、端子毎の論理接続情報が含まれる。回路図入力部500は、回路図の情報を、設計検証部600に対して出力する。回路図入力部500は、回路図の情報を、設計検証部600に対応するフォーマットに変換してもよい。
From the circuit
設計検証部600は、論理接続情報取得部200によって取得された論理接続情報、及び、回路図入力部500から入力された回路図の情報に基づく論理接続情報を比較することにより、回路図の情報に含まれている論理接続情報を検証する。
The
設計検証部600は、期待値生成部610、及び、比較部630を有する。期待値生成部610は、論理接続情報取得部200によって取得された論理接続情報に基づいて、端子毎の論理接続における期待値を生成する。期待値とは、例えば、接続先となる端子と信号の情報に基づいて得られる、接続元となる端子における信号の真理値である。
The
比較部630は、論理接続情報取得部200によって取得された論理接続情報と、回路図の情報に基づく論理接続情報とを比較して、端子毎に一致性を検証する。比較部630は、さらに、期待値生成部610によって生成された期待値を用いて、回路図の情報に基づく論理接続情報の検証を行う。
The
画面生成部700は、カバレッジ測定部400によって得られたカバレッジの情報、及び、設計検証部600によって検証された論理接続情報の検証結果等を表示する画面を生成する。
The screen generation unit 700 generates a screen that displays the coverage information obtained by the
なお、図1では、仕様書作成部100、論理接続情報取得部200、設計仕様書検証部300、カバレッジ測定部400、回路図入力部500、設計検証部600、及び、画面生成部700は、検証装置1に設けられているが、これらの各部が、異なる装置に設けられ、ネットワーク等を介して接続されてもよい。
In FIG. 1, the
(設計仕様書の作成から回路図の検証までのフロー)
図2は本実施形態における設計仕様書の作成から回路図の検証までのフロー図である。図2のステップS1では、仕様書作成部100において、設計仕様書が作成される。ステップS1に続いてステップS2に進み、論理接続情報取得部200が、ステップS1で作成された設計仕様書に含まれる設計仕様書情報の中から、論理接続情報を取得する。ステップS2に続くステップS3では、設計仕様書検証部300が、ステップS2で取得された論理接続情報により、設計仕様書に基づくプリント基板の端子間の論理接続の検証を行う。ステップS3に続いてステップS4に進み、カバレッジ測定部400が、ステップS2で取得された論理接続情報に基づき、設計仕様書において論理接続の仕様が確立された端子の割合を測定する。
(Flow from creation of design specifications to verification of circuit diagram)
FIG. 2 is a flowchart from creation of a design specification to verification of a circuit diagram in the present embodiment. In step S1 of FIG. 2, the
ステップS2からステップS4の処理により、ステップS1で作成された設計仕様書における論理接続情報の検証が行われる。この検証の結果、設計仕様書の情報に矛盾等の誤りが検出された場合には、ステップS1に戻って処理が繰り返される。 By the processing from step S2 to step S4, the logical connection information in the design specification created in step S1 is verified. As a result of this verification, when an error such as contradiction is detected in the design specification information, the process returns to step S1 and the process is repeated.
一方、検証された設計仕様書に矛盾が検出されない場合にはステップS5に進む。ステップS5では、操作者がCAD等を操作することによりステップS1で作成された設計仕様書に基づく回路設計が行われ、回路図が作成される。 On the other hand, if no contradiction is detected in the verified design specification, the process proceeds to step S5. In step S5, a circuit design based on the design specifications created in step S1 is performed by an operator operating CAD or the like, and a circuit diagram is created.
ステップS4及びS5の処理の後、ステップS6に進み、設計検証部600により、ステップS3で取得された設計仕様書に含まれる論理接続情報と、ステップS5で作成された回路図による論理接続情報とが比較されることにより、設計された回路図における論理接続の検証が行われる。
After the processing in steps S4 and S5, the process proceeds to step S6, where the
(設計仕様書の作成に用いられるシンボルの説明)
図3及び図4は、設計仕様書の作成に用いられるシンボルを説明する図である。
(Explanation of symbols used to create design specifications)
3 and 4 are diagrams for explaining symbols used for creating a design specification.
図3は、部品とその部品が有する端子を表すシンボルを説明する図である。図3(A)のシンボルは、部品外形と、部品が有する端子を表すシンボルとを含む。図3(B)は、部品のシンボルに対応づけられる情報の例である。図3(B)では「列名」の欄に、部品のシンボルに対応づけられる情報の識別子が記載されている。また、「インスタンス名」は部品の識別情報であり、「端子名」は端子の識別情報であり、「端子属性」は端子毎に対応する信号の情報である。 FIG. 3 is a diagram for explaining symbols representing components and terminals included in the components. The symbol in FIG. 3A includes a component outline and a symbol representing a terminal included in the component. FIG. 3B is an example of information associated with a component symbol. In FIG. 3B, the identifier of information associated with the symbol of the part is described in the “column name” column. The “instance name” is component identification information, the “terminal name” is terminal identification information, and the “terminal attribute” is signal information corresponding to each terminal.
図4は、端子間の接続を表すシンボルを説明する図である。図4の「信号線シェープ」は、端子間の接続を表すシンボルである。「信号線シェープ」の端が端子を表すシンボルに対応づけられることにより、その端子に対して入力され、あるいはその端子から出力される信号の仕様が作成される。 FIG. 4 is a diagram illustrating symbols representing connections between terminals. “Signal line shape” in FIG. 4 is a symbol representing connection between terminals. By associating the end of the “signal line shape” with a symbol representing a terminal, a specification of a signal input to or output from the terminal is created.
(シンボル作成部によって作成される設計仕様書の例)
図5は、シンボル作成部110によって作成される設計仕様書の例を示す図である。図5(A)では、部品のシンボルに含まれる端子のシンボルが、接続を表すシンボルによって接続されている。図5のシンボルa1は、部品「LSI1」の端子「ADD[10:31]」と、部品「MEM1」の端子「ADD[20:0]」及び部品「MEM2」の端子「ADD[18:0]」とを接続するバスを表すシンボルである。また、図5のシンボルa2は、部品「LSI1」の端子「DATA[0:15]」と、部品「MEM1」の端子「D_Q[15:0]」とを双方向信号により接続するバスを表すシンボルである。
(Example of design specifications created by the symbol creation department)
FIG. 5 is a diagram illustrating an example of a design specification created by the
図5(B)は、シンボル作成部110によって作成される設計仕様書に含まれる論理接続情報の例を示す図である。図5(B)では、CSVフォーマットにより、各論理接続において、信号の送信元となる端子の識別情報と、信号の送信先となる端子の識別情報との組が1行毎に示されている。図5(B)の論理接続情報b1は、図5(A)のシンボルa1によって表されるバスに含まれる論理接続の情報である。論理接続情報b1は、部品「LSI1」の端子「ADD12」と、部品「MEM2」の端子「ADD18」とが接続される際の論理接続情報である。論理接続情報b1では、「LSI1.ADD12」が送信元の端子の識別情報であり、「MEM2.ADD18」が送信先の端子の識別情報である。
FIG. 5B is a diagram illustrating an example of logical connection information included in the design specification created by the
図5(B)の論理接続情報b2は、図5(A)のシンボルa2によって表されるバスに含まれる論理接続の情報である。論理接続情報b2は、部品「LSI1」の端子「D0」と、部品「MEM1」の端子「DQ15」とが接続される際の論理接続情報である。論理接続情報b2では、「D0」は信号の識別情報、「MEM1.DQ15」は端子の識別情報、「GND」はプルアップもしくはプルダウンを示す信号の情報である。 The logical connection information b2 in FIG. 5B is information on the logical connection included in the bus represented by the symbol a2 in FIG. The logical connection information b2 is logical connection information when the terminal “D0” of the component “LSI1” and the terminal “DQ15” of the component “MEM1” are connected. In the logical connection information b2, “D0” is signal identification information, “MEM1.DQ15” is terminal identification information, and “GND” is signal information indicating pull-up or pull-down.
(論理接続情報の例)
図6は、論理接続情報を含む設計仕様書の例である。図6において、「CN103」は部品の識別情報である。また、「Pin No」はコネクターの端子の番号、「論理信号名」はコネクターの端子に入力され、あるいはその端子から出力される信号の識別情報、「I/O」は信号の方向を表す情報である。例えば、論理接続情報dにおいて、「A5」は端子の識別情報、「SBU_CLK」は信号の識別情報、「O」は信号の方向を表す情報である。
(Example of logical connection information)
FIG. 6 is an example of a design specification including logical connection information. In FIG. 6, “CN103” is component identification information. “Pin No” is the terminal number of the connector, “Logical signal name” is the identification information of the signal input to or output from the connector terminal, and “I / O” is the information indicating the direction of the signal. It is. For example, in the logical connection information d, “A5” is terminal identification information, “SBU_CLK” is signal identification information, and “O” is signal direction information.
(カバレッジの測定)
図7は、設計仕様書から取得された論理接続情報のカバレッジを説明する図である。図7において、左下がりの斜線のハッチングを施された端子が、設計仕様書に基づいて論理接続が確立された端子であり、右下がりの斜線のハッチングを施された端子が、設計仕様書に論理接続情報が含まれていない端子である。
(Measurement of coverage)
FIG. 7 is a diagram for explaining coverage of logical connection information acquired from a design specification. In FIG. 7, the hatched terminals with the slanting left slanted lines are the terminals for which the logical connection has been established based on the design specifications, and the terminals with slanting slanting right slanted lines are in the design specifications. A terminal that does not contain logical connection information.
論理接続が確立した接続の割合は、次式(1)の論理接続情報カバレッジで表される。 The proportion of connections that have established logical connections is represented by logical connection information coverage of the following equation (1).
図8は、設計仕様書に含まれている論理接続情報を検証する処理の例を示すフロー図である。図8では、設計仕様書検証部300によって、コネクター仕様表と機能ブロック図とに含まれている論理接続情報の検証が行われる。
FIG. 8 is a flowchart illustrating an example of processing for verifying logical connection information included in a design specification. In FIG. 8, the design
図8のステップS101では、設計仕様書検証部300に対し、コネクター仕様表による論理接続情報が入力される。コネクター仕様表は、例えば、図6に示す構成を有する。ステップS101に続いてステップS102に進み、設計仕様書検証部300が、ステップS101で入力されたコネクター仕様表において、端子の情報、及び、信号の情報の重複の有無を確認する。
In step S <b> 101 of FIG. 8, logical connection information based on the connector specification table is input to the design
ステップS102に続いてステップS103に進み、設計仕様書検証部300が、機能ブロック図のファイルを読み込みモードで開く。機能ブロック図は、例えば、図5(B)に示す構成を有する。
Progressing to step S103 following step S102, the design
ステップS103に続いてステップS104からステップS109の処理に進む。ステップS104からステップS109の処理は、ステップS103において読み込みモードで開かれたファイルに含まれている論理接続情報の検証が終了するまで繰り返される。 Following step S103, the process proceeds from step S104 to step S109. The processing from step S104 to step S109 is repeated until the verification of the logical connection information included in the file opened in the reading mode in step S103 is completed.
ステップS104に続くステップS105では、機能ブロック図のファイルにおける1行分の論理接続情報が読み込まれる。1行分の論理接続情報は、一の端子に対応する論理接続情報である。 In step S105 following step S104, logical connection information for one line in the functional block diagram file is read. The logical connection information for one row is logical connection information corresponding to one terminal.
ステップS105に続いてステップS106に進み、ステップS105で取得された論理接続情報において、送信元の端子の識別情報と送信先の端子の識別情報とが取得されている場合には、ステップS108に進み、送信元の端子の識別情報又は送信先の端子の識別情報の何れか一方に代えて、信号の識別情報が取得された場合には、ステップS107に進む。 Following step S105, the process proceeds to step S106, and in the logical connection information acquired in step S105, if the identification information of the transmission source terminal and the identification information of the transmission destination terminal are acquired, the process proceeds to step S108. When the signal identification information is acquired instead of either the transmission terminal identification information or the transmission destination terminal identification information, the process proceeds to step S107.
ステップS106に続くステップS107では、取得された信号の識別情報と同一の信号の識別情報を有する論理接続情報の有無を、コネクター仕様表及び機能ブロック図において確認する。これにより、異なる論理接続情報の間の信号の方向性の一致、又は、設計仕様書における信号の識別情報の重複を検証することができる。ステップS107の処理の後、ステップS104に戻って処理を繰り返す。 In step S107 following step S106, the presence / absence of logical connection information having the same signal identification information as the acquired signal identification information is confirmed in the connector specification table and the functional block diagram. Thereby, it is possible to verify the coincidence of the directionality of signals between different logical connection information, or the duplication of signal identification information in the design specification. After the process of step S107, the process returns to step S104 and is repeated.
一方、ステップS106に続くステップS108では、取得された送信先の端子の識別情報により設計仕様書内の論理接続の検証が行われる。ステップS108に続いてステップS109に進み、取得された送信先の端子の識別情報により設計仕様書内の論理接続の検証が行われる。ステップS108及びステップS109の処理により、設計仕様書における信号の識別情報の重複と、信号の方向性の確認ができる。ステップS109の後、ステップS104に戻って処理が繰り返される。 On the other hand, in step S108 following step S106, the logical connection in the design specification is verified based on the acquired identification information of the destination terminal. Progressing to step S109 following step S108, the logical connection in the design specification is verified based on the acquired terminal identification information. By the processing in step S108 and step S109, duplication of signal identification information in the design specification and confirmation of signal directionality can be performed. After step S109, the process returns to step S104 and the process is repeated.
ステップS104からステップS109に続くステップS110では、ステップS103において読み込みモードで開かれたファイルが閉じられる。 In step S110 following step S104 to step S109, the file opened in the reading mode in step S103 is closed.
ステップS110に続いてステップS111に進み、ステップS107において、信号の識別情報が重複していると判断された論理接続のうち、コネクターの端子に接続されている論理接続は重複ではないと判断される。 Proceeding to step S111 following step S110, in step S107, it is determined that the logical connections connected to the connector terminals are not duplicated among the logical connections determined to have duplicate signal identification information. .
ステップS111に続いてステップS112に進み、ステップS101において読み込まれたコネクター仕様表において一の端子に対応する論理接続情報毎にステップS113の処理が繰り返される。ステップS113では、ステップS107からステップS109の検証に基づいて、信号の識別情報毎に、誤りが検出された端子の識別情報が出力される。 Progressing to step S112 following step S111, the process of step S113 is repeated for each logical connection information corresponding to one terminal in the connector specification table read in step S101. In step S113, based on the verification in steps S107 to S109, the identification information of the terminal in which the error is detected is output for each identification information of the signal.
ステップS112及びステップS113に続いてステップS114に進み、誤りが検出された端子がある場合には、ステップS113で出力された端子の識別情報が、ファイルに出力される。ステップS114に続いてステップS115に進み、設計仕様書の検証が終了する。 Progressing to step S114 following step S112 and step S113, if there is a terminal in which an error is detected, the terminal identification information output in step S113 is output to a file. Progressing to step S115 following step S114, the verification of the design specification is completed.
(コネクター仕様表及び機能ブロック図に含まれる論理接続の検証)
図9は、図8のステップS108及びステップS109で行われる設計仕様書内の論理接続の検証の処理を示すフロー図である。図9では、設計仕様書検証部300により、コネクター仕様表及び機能ブロック図に含まれる論理接続情報が検証される。図9の処理は、一の論理接続情報毎に実行される。
(Verification of logical connections included in the connector specification table and functional block diagram)
FIG. 9 is a flowchart showing the process of verifying the logical connection in the design specification performed in step S108 and step S109 of FIG. In FIG. 9, the design
図9のステップS201では、機能ブロック図から取得された論理接続情報に含まれている信号が、論理信号であるか否かの判断がなされる。論理信号の場合はステップS202に進み、論理信号で無い場合には処理を終了する。 In step S201 of FIG. 9, it is determined whether the signal included in the logical connection information acquired from the functional block diagram is a logical signal. If it is a logic signal, the process proceeds to step S202. If it is not a logic signal, the process ends.
ステップS201に続くステップS202では、検証する論理接続情報に含まれている信号と同一の信号を含む論理接続情報が、コネクター仕様表に含まれているか否かの判断がなされる。コネクター仕様表に含まれている場合には、ステップS203に進み、コネクター仕様表に含まれていない場合には、処理を終了する。 In step S202 subsequent to step S201, it is determined whether or not the connector specification table includes logical connection information including the same signal as the signal included in the logical connection information to be verified. If it is included in the connector specification table, the process proceeds to step S203. If it is not included in the connector specification table, the process ends.
ステップS202に続くステップS203では、検証する論理接続情報に含まれている信号の属性が、電源、接地、接続されていない、の何れかである場合には、処理を終了する。ステップS203に続くステップS204では、検証する論理接続情報が、コネクターの端子への接続の情報であるか否かの判断がなされる。コネクターの端子への接続の情報である場合には、ステップS205に進み、コネクターの端子への接続の情報でない場合には、ステップS213に進む。 In step S203 following step S202, if the attribute of the signal included in the logical connection information to be verified is any one of power supply, grounding, and not connected, the process is terminated. In step S204 subsequent to step S203, it is determined whether or not the logical connection information to be verified is connection information to the connector terminal. If it is information on connection to a connector terminal, the process proceeds to step S205. If it is not information about connection to a connector terminal, the process proceeds to step S213.
ステップS204に続くステップS205では、検証する論理接続情報における信号が、一方向信号か双方向信号かの判断がなされる。一方向信号の場合には、ステップS206に進み、双方向信号の場合には、ステップS210に進む。 In step S205 following step S204, it is determined whether the signal in the logical connection information to be verified is a one-way signal or a two-way signal. If it is a unidirectional signal, the process proceeds to step S206. If it is a bidirectional signal, the process proceeds to step S210.
ステップS205に続くステップS206では、検証する論理接続情報における信号が出力信号であり、コネクター仕様表における同一の識別情報の信号が入力信号ではない場合には、設計仕様書に誤りがあると判断する。誤りがある場合にはステップS207に進み、誤りが無い場合にはステップS208に進む。ステップS206に続くステップS207では、検証する論理接続情報に対し、信号の方向の誤りを表す情報が対応づけられる。 In step S206 following step S205, if the signal in the logical connection information to be verified is an output signal and the signal of the same identification information in the connector specification table is not an input signal, it is determined that there is an error in the design specification. . If there is an error, the process proceeds to step S207, and if there is no error, the process proceeds to step S208. In step S207 following step S206, information representing an error in the direction of the signal is associated with the logical connection information to be verified.
ステップS206に続くステップS208では、検証する論理接続情報における信号が入力信号であり、コネクター仕様表における同一の識別情報の信号が出力信号ではない場合には、設計仕様書に誤りがあると判断する。誤りがある場合にはステップS209に進み、誤りが無い場合には処理を終了する。ステップ208に続くステップS209では、検証する論理接続情報に対し、信号の方向の誤りを表す情報が対応づけられる。ステップS209の後、処理が終了される。 In step S208 following step S206, if the signal in the logical connection information to be verified is an input signal and the signal of the same identification information in the connector specification table is not an output signal, it is determined that there is an error in the design specification. . If there is an error, the process proceeds to step S209. If there is no error, the process ends. In step S209 following step 208, information indicating an error in the direction of the signal is associated with the logical connection information to be verified. After step S209, the process ends.
一方、ステップS204に続くステップS210では、検証する論理接続情報において、信号の識別情報の重複に対する誤りを判定しないことが設定される。ステップS210に続いてステップS211に進み、検証する論理接続情報に含まれる信号と同一の識別情報を有するコネクター仕様表の信号が、双方向信号では無い場合にステップS212に進み、双方向信号の場合には処理を終了する。ステップS211に続くステップS212では、検証する論理接続情報に対し、信号の方向の誤りを表す情報が対応づけられる。 On the other hand, in step S210 following step S204, it is set not to determine an error for duplication of signal identification information in the logical connection information to be verified. Following step S210, the process proceeds to step S211, and if the signal in the connector specification table having the same identification information as the signal included in the logical connection information to be verified is not a bidirectional signal, the process proceeds to step S212. The process ends. In step S212 following step S211, information indicating an error in the direction of the signal is associated with the logical connection information to be verified.
ステップS204に続くステップS213では、検証する論理接続情報に対し、信号の識別情報が重複していることを表す情報が対応づけられる。 In step S213 following step S204, information indicating that the signal identification information is duplicated is associated with the logical connection information to be verified.
また、ステップS202に続くステップS214では、検証する論理接続情報において、端子がコネクターの端子へ接続されることを表す情報が含まれる場合には、ステップS215に進み、含まれない場合には、処理を終了する。ステップS214に続くステップS215では、検証する論理接続情報に対し、接続先の端子が無いことを表す情報が対応づけられる。 In step S214 following step S202, when the logical connection information to be verified includes information indicating that the terminal is connected to the terminal of the connector, the process proceeds to step S215. Exit. In step S215 following step S214, information indicating that there is no connection destination terminal is associated with the logical connection information to be verified.
(設計仕様書の検証結果の例)
図10は、設計仕様書検証部300により出力される、設計仕様書の検証結果の例を示す図である。図10(A)は、設計仕様書における検証結果のサマリーである。図10(A)では、検証によって検出された誤りの数が、誤りの種類毎に示されている。図10(A)において、論理接続情報カバレッジの情報eは、設計仕様書の検証において、論理接続が確立された端子の割合を表す。
(Example of design specification verification results)
FIG. 10 is a diagram illustrating an example of a design specification verification result output by the design
図10(B)は、検証によって検出された誤りの詳細を示す図である。図10(B)では、端子毎に、「判定」により誤りの有無が対応づけられ、さらに、誤りがある端子には「メッセージ」と「不一致時パターン」により、その誤りの内容が対応づけられている。「不一致時パターン」には、誤りが検出された設計仕様書及び回路図の情報が含まれている。 FIG. 10B is a diagram showing details of errors detected by the verification. In FIG. 10B, the presence / absence of an error is associated with each terminal by “determination”, and the content of the error is associated with a terminal having an error by “message” and “pattern at mismatch”. ing. The “mismatch pattern” includes information on a design specification and a circuit diagram in which an error is detected.
(回路図における論理接続の検証)
図11は、設計仕様書に基づいて作成された回路図における論理接続情報を、設計仕様書に含まれている論理接続情報と比較することにより検証する処理の例を示すフロー図である。図11の処理は、設計検証部600によって行われる。図11のステップS21では、ライブラリ情報が読み込まれる。ライブラリ情報は、例えば、論理接続毎に対応する期待値である真理値の情報を有する。ステップS21に続いてステップS22に進み、設計仕様書の機能ブロック図に含まれている論理接続情報が読み込まれる。ステップS22に続いてステップS23に進み、設計仕様書のコネクター仕様表に含まれている論理接続情報が読み込まれる。
(Verification of logical connection in circuit diagram)
FIG. 11 is a flowchart illustrating an example of processing for verifying logical connection information in a circuit diagram created based on a design specification by comparing it with logical connection information included in the design specification. The process of FIG. 11 is performed by the
ステップS23に続いてステップS24に進み、設計仕様書に基づいて作成された回路図に含まれている論理接続情報が読み込まれる。回路図は、例えば、ネットリストとして読み込まれる。ステップS24に続いてステップS25に進み、検証の条件が設定されている.iniファイルが読み込まれる。 Progressing to step S24 following step S23, the logical connection information included in the circuit diagram created based on the design specification is read. The circuit diagram is read as a net list, for example. Progressing to step S25 following step S24, the verification conditions are set. The ini file is read.
ステップS25に続いてステップS26に進み、ステップS24で読み込まれた回路図における論理接続情報と、ステップS22及びステップS23で読み込まれた設計仕様書における論理接続情報との比較により、回路図における論理接続情報の検証が行われる。 In step S26 following step S25, the logical connection information in the circuit diagram is compared by comparing the logical connection information in the circuit diagram read in step S24 with the logical connection information in the design specifications read in steps S22 and S23. Information is verified.
(設計仕様書の論理接続情報によるネットリストの検証)
図12は、設計仕様書の論理接続情報によるネットリストの検証の処理を示すフロー図である。図12のステップS301では、設計仕様書の機能ブロック図とコネクター仕様書との間の、論理接続情報の矛盾の有無が検証される。この処理は、図8の処理と同様である。ステップS301に続いてステップS302に進み、ステップS301の処理において、設計仕様書の論理接続情報に矛盾が含まれていた場合には、処理を終了する。
(Netlist verification based on logical connection information in design specifications)
FIG. 12 is a flowchart showing a netlist verification process based on the logical connection information of the design specification. In step S301 in FIG. 12, it is verified whether there is a contradiction in logical connection information between the functional block diagram of the design specification and the connector specification. This process is the same as the process of FIG. Proceeding to step S302 following step S301, the process ends if the logical connection information of the design specification contains a contradiction in the process of step S301.
ステップS302に続いてステップS303に進み、ライブラリファイルの読み込みが行われる。ステップS303に続いてステップS304に進み、コネクター仕様表に基づいて、端子に外部インタフェース信号を接続する処理が行われる。ステップS304に続いてステップS305に進み、ネットリストが読み込まれる。ステップS305に続いてステップS306に進み、iniファイルが読み込まれる。 In step S303 following step S302, the library file is read. Progressing to step S304 following step S303, processing for connecting an external interface signal to a terminal is performed based on the connector specification table. Progressing to step S305 following step S304, the net list is read. Progressing to step S306 following step S305, the ini file is read.
なお、ステップS303からステップS306では、読み込まれたファイル毎に、接続先との対応、信号の方向等の情報について、矛盾の有無が検証され、さらに、論理接続情報の検証を行う端子が設定される。これにより、論理接続情報の検証を行う端子のリストが生成される。 Note that in steps S303 to S306, for each read file, the presence or absence of contradiction is verified for information such as the correspondence with the connection destination and the signal direction, and a terminal for verifying the logical connection information is set. The Thereby, a list of terminals for verifying the logical connection information is generated.
ステップS306に続いてステップS307に進み、ステップS303からステップS306の処理において、接続先との対応、信号の方向等の情報に、矛盾があった場合には、処理を終了する。ステップS307に続くステップS308では、ネットリストと設計仕様書との間において、接続先との対応、信号の方向等の情報について、矛盾の有無が検証される。 Proceeding to step S307 following step S306, if there is any contradiction in information such as correspondence with the connection destination or signal direction in the processing from step S303 to step S306, the processing is terminated. In step S308 subsequent to step S307, whether there is any contradiction is verified between the netlist and the design specification regarding information such as correspondence with the connection destination and signal direction.
ステップS308に続いてステップS309に進み、論理接続情報の検証を行う端子について、接続される信号の値が初期化される。ここでは対象となる端子に対して値"x"が入力される。 Progressing to step S309 following step S308, the value of the signal to be connected is initialized for the terminal for verifying the logical connection information. Here, the value “x” is input to the target terminal.
ステップS309に続いてステップS310からステップS314の処理に進む。ここでは、ステップS303からステップS306で作成された端子のリストに基づいて、論理接続情報の検証を行う端子毎に、処理が繰り返される。ステップS310では、リストに含まれている端子の情報のうち、一の端子の情報が取得される。 Following step S309, the process proceeds from step S310 to step S314. Here, the process is repeated for each terminal for which the logical connection information is verified based on the list of terminals created in steps S303 to S306. In step S310, information on one terminal among the information on the terminals included in the list is acquired.
ステップS310に続くステップS311では、ステップS310でリストから取得された端子の情報が、すでに検証済みの端子の情報である場合か否かが判断される。既に検証済みの端子の情報である場合には、ステップS310に戻って処理を繰り返す。 In step S311 following step S310, it is determined whether or not the terminal information acquired from the list in step S310 is already verified terminal information. If the information is already verified terminal information, the process returns to step S310 to repeat the process.
ステップS311に続くステップS312では、ステップS310で取得された端子の情報に基づいて、その情報が、ロジック回路を含む双方向接続の情報か否かの判断がなされる。ロジック回路を含む双方向接続の情報の場合には、ステップS313に進み、そうでは無い場合には、ステップS314に進む。 In step S312 following step S311, based on the terminal information acquired in step S310, it is determined whether the information is bidirectional connection information including a logic circuit. In the case of bidirectional connection information including a logic circuit, the process proceeds to step S313. Otherwise, the process proceeds to step S314.
ステップS313では、ステップS310で取得された端子の情報に基づいて、その端子の論理接続情報を、期待値を用いることにより検証する。ここでは、ロジック回路を含む双方向接続の検証が行われる。ステップS314では、ステップS310で取得された端子の情報に基づいて、その端子の論理接続情報を、期待値を用いることにより検証する。ここでは、ロジック回路を含む双方向接続ではない場合の、論理接続の検証が行われる。 In step S313, based on the terminal information acquired in step S310, the logical connection information of the terminal is verified by using the expected value. Here, the bidirectional connection including the logic circuit is verified. In step S314, based on the terminal information acquired in step S310, the logical connection information of the terminal is verified by using the expected value. Here, verification of the logical connection is performed when the bidirectional connection including the logic circuit is not performed.
(回路図を読み込む処理)
図13は、図12のステップS305におけるネットリストを読み込む処理の詳細を示すフロー図である。
(Process to read circuit diagram)
FIG. 13 is a flowchart showing details of the process of reading the net list in step S305 of FIG.
図13のステップS401からステップS408では、読み込まれたネットリストに含まれている全ての入力端子及び出力端子について、端子毎に対応する信号の情報が対応づけられる。ステップS401では、ネットリストに含まれている一端子に対応する情報が取得される。情報が取得される場合には、ステップS402に進み、全ての端子について処理が終了している場合には、ステップS409に進む。 In step S401 to step S408 in FIG. 13, signal information corresponding to each terminal is associated with all input terminals and output terminals included in the read netlist. In step S401, information corresponding to one terminal included in the netlist is acquired. If the information is acquired, the process proceeds to step S402. If the process has been completed for all terminals, the process proceeds to step S409.
ステップS401に続くステップS402では、検証する端子の数を計数するカウンタがカウントアップされる。このカウンタは、全端子の処理に先んじて初期化される。ステップS402に続いてステップS403に進み、ステップS401で取得された端子の情報に基づいて、その端子がコネクターに含まれる端子か否かの判断がなされる。その端子がコネクターに含まれる端子の場合には、ステップS404に進み、コネクターに含まれる端子では無い場合には、ステップS405に進む。 In step S402 following step S401, a counter that counts the number of terminals to be verified is counted up. This counter is initialized prior to processing of all terminals. Progressing to step S403 following step S402, based on the terminal information acquired in step S401, it is determined whether the terminal is a terminal included in the connector. If the terminal is included in the connector, the process proceeds to step S404. If the terminal is not included in the connector, the process proceeds to step S405.
ステップS403に続くステップS404では、外部インタフェース信号との対応づけの処理が行われる。一方、ステップS403に続くステップS405では、ステップS401で取得された端子の情報に含まれている端子の識別情報と、同一の識別情報の端子の論理接続情報が、機能ブロック図に含まれているか否かの確認がなされる。 In step S404 following step S403, processing for associating with an external interface signal is performed. On the other hand, in step S405 following step S403, whether the terminal identification information included in the terminal information acquired in step S401 and the logical connection information of the terminal having the same identification information are included in the functional block diagram. Confirmation is made.
ステップS405に続いてステップS406に進み、ステップS405で確認された結果に基づいて、同一の識別情報の端子の論理接続情報が、機能ブロック図に含まれている場合にはステップS407に進み、機能ブロック図に含まれていない場合にはステップS408に進む。 Following step S405, the process proceeds to step S406. Based on the result confirmed in step S405, if the logical connection information of the terminal having the same identification information is included in the functional block diagram, the process proceeds to step S407. If it is not included in the block diagram, the process proceeds to step S408.
ステップS406に続くステップS407では、ステップS401で取得されたネットリストに含まれている端子の情報が、機能ブロック図に含まれている同一の識別情報を有する端子の論理接続情報と対応づけられる。 In step S407 following step S406, the terminal information included in the net list acquired in step S401 is associated with the logical connection information of the terminals having the same identification information included in the functional block diagram.
一方、ステップS406に続くステップS408では、ステップS401で取得されたネットリストに含まれている端子の情報に対応する論理接続情報が、機能ブロック図に含まれていないことを表すエラーの情報が出力される。 On the other hand, in step S408 following step S406, error information indicating that the logical connection information corresponding to the terminal information included in the netlist acquired in step S401 is not included in the functional block diagram is output. Is done.
ステップS401からステップS408の処理の後に続いて、ステップS409からステップS411の処理が、ネットリストに含まれている全ての入力端子に対して行われる。ステップS409では、ネットリストに含まれている一の入力端子の情報が取得される。 Subsequent to the processing from step S401 to step S408, the processing from step S409 to step S411 is performed for all the input terminals included in the netlist. In step S409, information on one input terminal included in the netlist is acquired.
ステップS409に続いてステップS410に進み、ステップS409で取得された端子の情報が、コネクターに含まれる端子の情報か否かの判断がなされる。コネクターに含まれる端子の情報の場合には、ステップS411に進む。ステップS411では、ステップS409で取得された端子の情報に対して、外部インタフェース信号との対応づけの処理が行われる。 Progressing to step S410 following step S409, it is determined whether or not the terminal information acquired in step S409 is information on a terminal included in the connector. In the case of terminal information included in the connector, the process proceeds to step S411. In step S411, the terminal information acquired in step S409 is associated with an external interface signal.
(外部インタフェース信号との対応づけの処理)
図14は、読み込まれたネットリストに含まれている端子の情報を、外部インタフェース信号の情報と対応づける処理の例を示すフロー図である。図14の処理は、図13のステップS404及びステップS411で行われる処理の詳細である。
(Process of association with external interface signals)
FIG. 14 is a flowchart showing an example of processing for associating terminal information included in a read netlist with information of an external interface signal. The process of FIG. 14 is the detail of the process performed by step S404 and step S411 of FIG.
図14のステップS501では、接続しようとするネットリストの端子(以下、「接続端子」という。)の情報に基づいて、同一の識別情報を有する端子の情報を、コネクター仕様表から検索する。ステップS501に続いてステップS502に進み、ステップS501において、同一の識別情報を有する端子の情報がコネクター仕様表に無かった場合には、ステップS503に進み、同一の識別情報を有する端子の情報がコネクター仕様表にあった場合には、ステップS504に進む。 In step S501 of FIG. 14, information on terminals having the same identification information is retrieved from the connector specification table based on information on terminals of the net list to be connected (hereinafter referred to as “connection terminals”). Following step S501, the process proceeds to step S502. If there is no terminal information having the same identification information in the connector specification table in step S501, the process proceeds to step S503, where the terminal information having the same identification information is If it is in the specification table, the process proceeds to step S504.
ステップS502に続くステップS503では、接続端子の情報に対応する論理接続情報が、コネクター仕様表に含まれていないことを表すエラーの情報が出力される。 In step S503 following step S502, error information indicating that the logical connection information corresponding to the connection terminal information is not included in the connector specification table is output.
ステップS503に続くステップS504では、接続端子の情報に基づいて、その端子が入力端子であり、かつ、電源又は接地である場合には、ステップS505に進み、そうではない場合には、ステップS506に進む。ステップS504に続くステップS505では、接続端子の数を計数するカウンタをカウントアップする。 In step S504 following step S503, if the terminal is an input terminal and is a power supply or ground based on the information of the connection terminal, the process proceeds to step S505, and if not, the process proceeds to step S506. move on. In step S505 following step S504, a counter that counts the number of connection terminals is counted up.
ステップS504及びステップS505に続いてステップS506に進み、接続端子の情報における信号の方向の情報と、コネクター仕様表に含まれている同一の識別情報を有する端子の論理接続情報における信号の方向の情報とが比較される。信号の方向が一致していない場合には、エラーと判断される。 Proceeding to step S506 following step S504 and step S505, the signal direction information in the connection terminal information and the signal direction information in the logical connection information of the terminals having the same identification information included in the connector specification table Are compared. If the signal directions do not match, an error is determined.
ステップS507に続いてステップS508に進み、ステップS507においてエラーと判断された場合には、ステップS509に進む。ステップS509では、信号の方向が一致しないことを表すエラーの情報が出力される。 Following step S507, the process proceeds to step S508. If an error is determined in step S507, the process proceeds to step S509. In step S509, error information indicating that the signal directions do not match is output.
ステップS508及びステップS509に続いてステップS510に進み、接続端子の識別情報と、同一の識別情報を有する端子の論理接続情報が、機能ブロック図において検索される。同一の識別情報を有する端子の論理接続情報が、機能ブロック図の論理接続情報に含まれていない場合には、ステップS511に進む。ステップS511では、機能ブロック図の情報に、接続端子の識別情報が追加される。 Proceeding to step S510 following step S508 and step S509, the connection terminal identification information and the logical connection information of the terminal having the same identification information are searched in the functional block diagram. If the logical connection information of the terminals having the same identification information is not included in the logical connection information of the functional block diagram, the process proceeds to step S511. In step S511, connection terminal identification information is added to the information in the functional block diagram.
ステップS510に続くステップS512からステップS516の処理は、機能ブロック図において、接続端子と同一の識別情報を有する端子の論理接続情報に対して行われる。機能ブロック図において、接続端子と同一の識別情報を有する端子の論理接続情報が複数ある場合には、ステップS512からステップS516の処理は、それらの論理接続情報毎に繰り返される。 The processing from step S512 to step S516 following step S510 is performed on the logical connection information of the terminal having the same identification information as the connection terminal in the functional block diagram. In the functional block diagram, when there are a plurality of logical connection information of terminals having the same identification information as the connection terminals, the processing from step S512 to step S516 is repeated for each logical connection information.
ステップS512に続いてステップS513に進み、接続端子に対応する信号の方向の情報と、機能ブロック図の論理接続情報における信号の方向の情報とが比較される。信号の方向が一致している場合には、ステップS514に進み、信号の方向が一致していない場合には、処理を終了する。ステップS513に続くステップS514では、接続端子を機能ブロック図における端子と接続する論理接続情報を登録するためのレコードを作成する。 Progressing to step S513 following step S512, the information on the direction of the signal corresponding to the connection terminal is compared with the information on the direction of the signal in the logical connection information of the functional block diagram. If the signal directions match, the process proceeds to step S514. If the signal directions do not match, the process ends. In step S514 following step S513, a record for registering logical connection information for connecting the connection terminal to the terminal in the functional block diagram is created.
ステップS514に続いてステップS515に進み、接続端子のハンドラを、ステップS514で作成されたレコードに追加して登録する。ステップS515に続いてステップS516に進み、ステップS515で登録された接続端子に対する論理接続情報の検証を行うか否かを表す情報と対応づける。 Progressing to step S515 following step S514, the handler for the connection terminal is added to the record created in step S514 and registered. Following step S515, the process proceeds to step S516, and is associated with information indicating whether or not the logical connection information for the connection terminal registered in step S515 is to be verified.
(ネットリストの検証により出力されるエラー)
図15は、図12から図14の処理によりネットリストが検証される際に、検出される誤りの種類を説明する図である。図15(A)は、コネクター仕様表に基づくネットリストの誤りの種類を説明する図である。図15(A)の「エラー番号」は、コネクター仕様表における信号の方向と、ネットリストにおける信号の方向とが異なる場合に、出力されるエラーを表す識別情報である。また、図15(B)の「エラー番号」は、設計仕様書とネットリストとで、端子の識別情報又は信号の情報の有無が異なる場合に、出力されるエラーを表す識別情報である。
(Error output due to netlist verification)
FIG. 15 is a diagram for explaining the types of errors detected when the netlist is verified by the processing of FIGS. 12 to 14. FIG. 15A is a diagram illustrating the types of netlist errors based on the connector specification table. “Error number” in FIG. 15A is identification information indicating an error that is output when the signal direction in the connector specification table differs from the signal direction in the netlist. The “error number” in FIG. 15B is identification information representing an error that is output when the design specification and the netlist have different terminal identification information or signal information.
以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨及び範囲から逸脱することなく、これら具体例に様々な修正及び変更を加えることができることは明らかである。すなわち、具体例の詳細及び添付の図面により本発明が限定されるものと解釈してはならない。 The present invention has been described above by the preferred embodiments of the present invention. Although the invention has been described with reference to specific embodiments, various modifications and changes may be made to the embodiments without departing from the broad spirit and scope of the invention as defined in the claims. Obviously you can. In other words, the present invention should not be construed as being limited by the details of the specific examples and the accompanying drawings.
1 検証装置
100 仕様書作成部
110 シンボル作成部
111 部品選択部
113 接続選択部
115 出力部
130 論理接続表入力部
200 論理接続情報取得部
210 取得部
230 出力部
300 設計仕様書検証部
400 カバレッジ測定部
410 測定部
430 確立情報取得部
500 回路図入力部
600 設計検証部
610 期待値生成部
630 比較部
700 画面生成部
DESCRIPTION OF
Claims (7)
前記論理接続情報取得手段により取得された前記論理接続情報を検証する設計仕様検証手段と
を備えたことを特徴とする検証装置。 Logical connection information acquisition means for acquiring the logical connection information from design specification information having logical connection information between terminals of components arranged on the printed circuit board;
A verification apparatus comprising: design specification verification means for verifying the logical connection information acquired by the logical connection information acquisition means.
前記設計仕様検証手段は、前記端子に対応する論理接続情報毎に同一の信号の情報を有する論理接続情報の有無により、前記論理接続情報を検証する
ことを特徴とする請求項1に記載の検証装置。 In the logical connection information, for each terminal, identification information of the terminal is associated with information of a signal input to the terminal or a signal output from the terminal,
The verification according to claim 1, wherein the design specification verification unit verifies the logical connection information based on presence / absence of logical connection information having the same signal information for each logical connection information corresponding to the terminal. apparatus.
前記設計仕様検証手段は、第1の論理接続情報における信号の方向と、前記第1の論理接続情報と同一の信号の情報を有する第2の論理接続情報における信号の方向との一致性を検証する
ことを特徴とする請求項1または2のいずれか一項に記載の検証装置。 In the logical connection information, for each terminal, identification information of the terminal is associated with information of a signal input to the terminal and / or information of a signal output from the terminal. Information on the direction of the signal and identification information of the signal,
The design specification verification means verifies the consistency between the signal direction in the first logical connection information and the signal direction in the second logical connection information having the same signal information as the first logical connection information. The verification apparatus according to claim 1, wherein the verification apparatus performs the verification process.
を備えたことを特徴とする請求項1乃至3のいずれか一項に記載の検証装置。 4. The apparatus according to claim 1, further comprising a measurement unit that measures a ratio of connections established by logical connections based on the logical connection information acquired by the logical connection information acquisition unit. 5. Verification device.
を備えたことを特徴とする請求項1乃至4のいずれか一項に記載の検証装置。 On the basis of the logical connection information acquired by the logical connection information acquisition means, there is provided establishment information acquisition means for acquiring connection information established by the logical connection specification and / or connection information not established by the logical connection specification. The verification apparatus according to claim 1, wherein:
を備えたことを特徴とする請求項1乃至5のいずれか一項に記載の検証装置。 6. The verification apparatus according to claim 1, further comprising a screen generation unit configured to generate a screen for displaying information acquired by the establishment information acquisition unit.
前記論理接続情報取得工程において取得された前記論理接続情報を検証する設計仕様検証工程と
を備えたことを特徴とする検証方法。 A logical connection information acquisition step of acquiring the logical connection information from design specification information having logical connection information between terminals of components arranged on the printed circuit board;
A verification method comprising: a design specification verification step for verifying the logical connection information acquired in the logical connection information acquisition step.
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