WO2014185436A1 - 高周波増幅回路および高周波増幅回路の制御電圧設定方法 - Google Patents

高周波増幅回路および高周波増幅回路の制御電圧設定方法 Download PDF

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Definitions

  • the present invention relates to a high-frequency amplifier circuit in which a plurality of amplifiers are cascode-connected and a control voltage setting method for the high-frequency amplifier circuit.
  • the high-frequency amplifier circuit described in Patent Document 1 includes a field effect transistor TR1 and a field effect transistor TR2.
  • the gate of the field effect transistor TR1 is connected to the high frequency input terminal.
  • the source of the field effect transistor TR1 is connected to the ground, and the drain of the field effect transistor TR1 and the source of the field effect transistor TR2 are connected.
  • the drain of the field effect transistor TR2 is connected to a drive voltage application terminal via a choke coil.
  • the drain of the field effect transistor TR2 is connected to the high frequency output terminal via the output matching circuit.
  • Control signals are respectively applied to the gates of the field effect transistors TR1 and TR2.
  • the phase shift of the high-frequency signal passing through the high-frequency amplifier circuit is adjusted by appropriately setting an output matching circuit connected to the gate of the field effect transistor TR2 on the high-frequency output terminal side.
  • the gain control of the high frequency amplifier circuit is stabilized.
  • the output signal that is, the amplified high-frequency signal is distorted.
  • the harmonic component of a high frequency signal will generate
  • harmonic components when harmonic components are radiated from the high frequency amplifier circuit to the outside, the harmonic components act as noise on other high frequency circuits arranged around the high frequency amplifier circuit. It will decrease.
  • an object of the present invention is to provide a cascode-connected high-frequency amplifier circuit that amplifies a high-frequency signal with high gain and low distortion.
  • the present invention includes first and second field effect transistors, the gate of the first field effect transistor is an input terminal for a high frequency signal, the source of the first field effect transistor is connected to the ground, and the second field effect transistor The source of the transistor is connected to the drain of the first field effect transistor, the drain of the second field effect transistor is the supply voltage supply end of the first and second field effect transistors, and the output end of the amplified high frequency signal
  • a certain cascode-connected high-frequency amplifier circuit has the following characteristics.
  • the high frequency amplifier circuit includes a control voltage setting unit that applies a control voltage to the gate of the second field effect transistor.
  • the control voltage setting unit sets the control voltage so that the voltage at the connection point between the source of the second field effect transistor and the drain of the first field effect transistor is approximately 1 ⁇ 2 or less of the drive voltage. With this configuration, the occurrence of distortion is suppressed.
  • the voltage at the connection point (the voltage at the connection point between the source of the second field effect transistor and the drain of the first field effect transistor) is preferably 0.7 V or more.
  • the drain-source voltage of the first field effect transistor is 0.7 V or more, and the above-described distortion generation can be suppressed and the voltage gain characteristic can be improved.
  • the voltage at the connection point (the voltage at the connection point between the source of the second field effect transistor and the drain of the first field effect transistor) is preferably 1 ⁇ 2 of the drive voltage.
  • the transistor size of the first field effect transistor and the transistor size of the second field effect transistor are the same. In this configuration, a suitable example of the size of the first and second field effect transistors is shown.
  • control voltage setting unit may be a resistance voltage dividing circuit that divides the drive voltage to generate the control voltage.
  • control voltage setting unit can be realized by a circuit pattern in which a plurality of resistors are connected, and the circuit configuration of the high-frequency amplifier circuit can be simplified and reduced in cost.
  • control voltage setting unit measures the drive voltage and the control voltage, and adjusts the control voltage based on the measurement result.
  • the control voltage can be accurately set according to the fluctuation.
  • a high frequency signal can be amplified with high gain and low distortion.
  • 1 is a circuit diagram of a high frequency amplifier circuit according to a first embodiment of the present invention. It is a gain characteristic view regarding the high frequency amplifier circuit according to the first embodiment of the present invention (the sizes of the first FET and the second FET are the same). It is a Gm characteristic view regarding the high frequency amplifier circuit which concerns on the 1st Embodiment of this invention (The size of 1st FET and 2nd FET is the same). It is a gain characteristic diagram regarding the high frequency amplifier circuit according to the first embodiment of the present invention (the sizes of the first FET and the second FET are different). It is a circuit diagram of the high frequency amplifier circuit which concerns on the 2nd Embodiment of this invention. It is a circuit diagram of the high frequency amplifier circuit which concerns on the 3rd Embodiment of this invention.
  • FIG. 1 is a circuit diagram of a high-frequency amplifier circuit according to the first embodiment of the present invention.
  • the high-frequency amplifier circuit 11 includes a first field effect transistor (hereinafter referred to as FET) 101 and a second field effect transistor (hereinafter referred to as FET) 102.
  • FET field effect transistor
  • the first FET 101 and the second FET 102 are cascode-connected. More specifically, the high frequency amplifier circuit 11 has the following circuit configuration.
  • the gate of the first FET101 via the input matching circuit 110 is connected to the high frequency input terminal P IN.
  • Input matching circuit 110 is, for example, a series circuit of a coil connected with a capacitor between the gate and the high-frequency input terminal P IN of the first FET 101.
  • the input matching circuit 110 includes a capacitor connected between the gate and the high-frequency input terminal P IN of the first FET101, upstream circuit elements connected to the high frequency input terminal P IN and the first FET101 Other configurations may be used as long as the circuit configuration can perform impedance matching.
  • the gate of the first FET 101 is connected to the first control voltage application terminal P BIAS via the resistor 401.
  • the first control voltage V BIAS1 given from the first control voltage application terminal P BIAS is applied to the gate of the first FET 101.
  • the source of the first FET 101 is connected to the ground via the coil 202.
  • the drain of the first FET 102 is connected to the source of the second FET 102.
  • the drain of the second FET102 is connected to the drive voltage supply terminal P VDD through the coil 203.
  • the coil 203 is a high-frequency cutoff choke coil.
  • a connection point between the drive voltage supply terminal P VDD and the coil 203 is connected to the ground via a capacitor 303.
  • the drain of the second FET 102 is connected to the high frequency output terminal P OUT via the output matching circuit 120.
  • the output matching circuit 120 is, for example, a capacitor connected between the drain of the second FET 102 and the high-frequency output terminal P OUT .
  • the output matching circuit 120 includes a capacitor connected in series between the drain of the second FET 102 and the high-frequency output terminal P OUT, and the circuit element and the second FET 102 in the subsequent stage connected to the high-frequency output terminal P OUT .
  • Other configurations may be used as long as the circuit configuration can perform impedance matching.
  • a bias setting unit 21 is connected to the gate of the second FET 102.
  • the bias setting unit 21 sets a second control voltage V BIAS2 that is a control voltage of the second FET 102 as described later, and applies the second control voltage V BIAS2 to the gate of the second FET 102.
  • a connection point between the bias setting unit 21 and the second FET 102 is connected to the ground via a capacitor 304.
  • the transistor size of the first FET 101 and the transistor size of the second FET 102 are most preferably the same.
  • the transistor size is determined by the product of the unit gate width of the FET and the finger length, and is a parameter that determines the transconductance Gm of the transistor.
  • High-frequency amplifier circuit 11 having such a configuration, a high-frequency signal inputted from the high frequency input terminal P IN, first cascoded, is amplified by a second FET101,102, the output from the high-frequency output terminal P OUT To do.
  • the drive voltage VDD, the first control voltage V BIAS1 applied to the first FET 101 from the first control voltage application terminal P BIAS, and the second control voltage V BIAS2 applied to the second FET 102 from the bias setting unit 21 By adjusting this, it is possible to amplify and output a high frequency signal with a desired amplification factor.
  • the output resistance can be significantly increased, and the high-frequency amplifier circuit 11 can be configured with a high gain.
  • the DC drive voltage VDD for the first and second FETs 101 and 102 is It is supplied from a single drive voltage supply terminal PVDD .
  • the DC voltage at the connection point between the drain of the first FET 101 and the source of the second FET 102 (hereinafter referred to as a connection point voltage) Vmid is the drive voltage VDD between the drain and source of the first FET 101.
  • the voltage is divided by the voltage between the drain and the source of the second FET 102 and substantially coincides with the voltage value higher by the voltage between the drain and source of the first FET 101 than the ground potential.
  • the high frequency amplifier circuit 11 of this embodiment sets the connection point voltage Vmid by the bias setting part 21, as shown below.
  • FIG. 2 is a gain characteristic diagram related to the high-frequency amplifier circuit according to the first embodiment of the present invention. 2 is a characteristic when the transistor size of the first FET 101 and the transistor size of the second FET 102 are the same, and the voltage value of the drive voltage VDD is 2.8 [V].
  • the horizontal axis represents the input power Pin of the high frequency signal, and the vertical axis represents the gain of the high frequency amplifier circuit 11.
  • the gain is constant until the input power Pin reaches a predetermined value.
  • the gain decreases as the input power Pin increases.
  • connection point voltage Vmid when the voltage value of the connection point voltage Vmid is 1.4 [V] or less, that is, when the connection point voltage Vmid is less than or equal to 1 ⁇ 2 of the drive voltage VDD, as shown in FIG.
  • the gain is substantially constant until reaching a predetermined value, and the distortion of the gain is small.
  • the voltage value of the connection point voltage Vmid is 1.6 [V] or more, that is, when the connection point voltage Vmid is larger than a half of the drive voltage VDD by a predetermined value or more, as shown in FIG.
  • the gain once decreases and increases. That is, the gain distortion is large.
  • connection point voltage Vmid is less than or equal to 1 ⁇ 2 of the drive voltage VDD
  • the gain distortion of the high-frequency amplifier circuit 11 is reduced, and the IMD (intermodulation distortion) characteristic of the high-frequency amplifier circuit 11 is improved.
  • connection point voltage Vmid is equal to or less than 1 ⁇ 2 of the drive voltage VDD
  • the high frequency amplifier circuit 11 of the present embodiment sets the connection point voltage Vmid by the bias setting unit 21 in consideration of the following contents.
  • FIG. 3 is a Gm characteristic diagram relating to the high-frequency amplifier circuit according to the first embodiment of the present invention.
  • FIG. 3A shows the gate-source voltage VGS dependence characteristic of the mutual conductance Gm with the drain-source voltage VDS as a parameter
  • FIG. 3B shows the drain source of the mutual conductance Gm with the gate-source voltage VGS as a parameter. Inter-voltage VDS dependence characteristics are shown. Note that the gate-source voltage VGS and the drain-source voltage VDS shown in FIG. 3 are the gate-source voltage VGS and the drain-source voltage VDS of the first FET 101.
  • the drain-source voltage VDS of the first FET 101 when the gate-source voltage of the first FET 101 is changed, the mutual conductance Gm of the high-frequency amplifier circuit 11 is changed. That is, the voltage gain Av changes.
  • the transition characteristic of the transconductance Gm with respect to the change of the gate-source voltage of the first FET 101 changes.
  • the drain-source voltage VDS of the first FET 101 decreases, the mutual conductance Gm decreases, and as the drain-source voltage VDS of the first FET 101 increases, the mutual conductance Gm increases. Therefore, the drain-source voltage VDS of the first FET 101 is preferably as high as possible.
  • FIG. 3A when the gate-source voltage of the first FET 101 is changed, the mutual conductance Gm of the high-frequency amplifier circuit 11 is changed. That is, the voltage gain Av changes.
  • the drain-source voltage VDS of the first FET 101 when the drain-source voltage VDS of the first FET 101 is changed, the transition characteristic of the transconductance Gm with
  • the drain-source voltage VDS is 0.7 [V] or higher, the mutual conductance Gm is comparable to that in the case of the higher drain-source voltage VDS. Is obtained. Therefore, if the drain-source voltage VDS is 0.7 [V] or more, that is, if the connection point voltage Vmid is 0.7 [V] or more, a practically sufficient mutual conductance Gm can be obtained.
  • the gate-source voltage VGS is, in the region where the drain-source voltage VDS is 0.7 [V] or more, the gate-source voltage
  • the mutual conductance Gm is substantially constant at a value corresponding to the voltage of VGS.
  • connection point voltage Vmid is 1 ⁇ 2 or less of the drive voltage VDD, and the connection point voltage Vmid is 0.7 [V] or more (0.7 [V] ⁇ Vmid ⁇ (1/2) * VDD).
  • connection point voltage Vmid may be 0.7 [V] or more and 1 ⁇ 2 or less of the drive voltage VDD. However, if the connection point voltage Vmid is 1 ⁇ 2 of the drive voltage VDD, the connection point voltage Vmid is more reliably increased. It is possible to realize a high-frequency amplifier circuit with excellent gain characteristics with low gain and distortion.
  • the transistor sizes of the first FET 101 and the second FET 102 are the same is shown.
  • the transistor sizes of the first FET 101 and the transistor size of the second FET 102 need not be strictly matched. May be different.
  • the transistor size of the first FET 101 is preferably smaller than the transistor size of the second FET 102 and more than half of the transistor size of the second FET 102.
  • FIG. 4 is a gain characteristic diagram related to the high-frequency amplifier circuit according to the first embodiment of the present invention.
  • FIG. 4 shows a case where the transistor size of the first FET 101 is half of the transistor size of the second FET 102.
  • the gain is substantially constant until the input power Pin reaches a predetermined value, and the gain distortion is small.
  • the voltage value of the connection point voltage Vmid is 1.6 [V] or more, that is, when the connection point voltage Vmid is greater than a half of the drive voltage VDD by a predetermined value or more, as shown in FIG. Until the power Pin reaches a predetermined value, the gain once decreases and increases. That is, the gain distortion is large.
  • connection point voltage Vmid is 0.7 [V] or more and 1 / of the drive voltage VDD. If the second control voltage V BIAS2 is adjusted by the bias setting unit 21 so as to be 2 or less, a high-frequency amplifier circuit having high gain, low distortion, and excellent gain characteristics can be realized.
  • FIG. 5 is a circuit diagram of a high-frequency amplifier circuit according to the second embodiment of the present invention.
  • the high-frequency amplifier circuit 12 of this embodiment includes a bias setting unit 22 instead of the bias setting unit 21 according to the first embodiment. Since other configurations are the same as those of the high-frequency amplifier circuit 11 according to the first embodiment, only different portions will be specifically described.
  • the bias setting unit 22 includes a voltage dividing circuit including a resistor 411 and a resistor 412.
  • the resistor 411 and the resistor 412 are connected in series, and the end on the resistor 411 side of the series circuit is connected to the drive voltage supply terminal PVDD, and the end on the resistor 412 side is connected to the ground.
  • the connection point of the resistors 411 and 412 is connected to the gate of the second FET 102 and is connected to the ground by the capacitor 304.
  • the resistance value R1 of the resistor 411 and the resistance value R2 of the resistor 412 are set so that the connection point voltage Vmid is 0.7 [V] or more and 1/2 or less of the drive voltage VDD.
  • the bias setting unit 22 is configured by only the resistors 411 and 412. Therefore, the bias setting unit 21 can be configured with a simple configuration using only passive elements without using an active element such as an IC. Can be realized. Thereby, for example, the cost can be reduced.
  • connection point voltage according to the voltage value of the drive voltage VDD Vmid can be set.
  • FIG. 6 is a circuit diagram of a high-frequency amplifier circuit according to the third embodiment of the present invention.
  • the high-frequency amplifier circuit 13 of this embodiment includes an adaptive bias setting unit 23 instead of the bias setting unit 21 according to the first embodiment. Since other configurations are the same as those of the high-frequency amplifier circuit 11 according to the first embodiment, only different portions will be specifically described.
  • the adaptive bias setting unit 23 is connected to the gate of the second FET 102 and applies the second control voltage V BIAS2 to the gate of the second FET 102.
  • the adaptive bias setting unit 23 measures the drive voltage VDD and the connection point voltage Vmid at a preset sampling time interval. Based on the measurement result of the drive voltage VDD and the connection point voltage Vmid, the adaptive bias setting unit 23 determines a predetermined value (for example, the drive voltage) where the connection point voltage Vmid is 0.7 [V] or more and 1/2 or less of the drive voltage VDD.
  • the second control voltage V BIAS2 is adjusted so as to be 1/2 of VDD. That is, the adaptive bias setting unit 23 feeds back the measurement results of the drive voltage VDD and the connection point voltage Vmid to the adjustment of the second control voltage V BIAS2 .
  • connection point voltage Vmid can be set according to the drive voltage VDD. Thereby, even if the drive voltage VDD varies, the connection point voltage Vmid can be set optimally. Furthermore, in the configuration of the present embodiment, not only the connection point voltage Vmid is adjusted by dividing the drive voltage VDD, but also the connection point voltage Vmid is set to a more appropriate value based on the desired gain and allowable distortion range. Can be set to voltage value.

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Abstract

高周波増幅回路（１１）は、第１、第２のＦＥＴ（１０１，１０２）がカスコード接続された構成からなる。第１のＦＥＴ（１０１）のゲートが高周波入力端子（ＰＩＮ）に接続され、第２のＦＥＴ（１０２）のドレインが高周波出力端子（ＰＯＵＴ）に接続されている。第１のＦＥＴ（１０１）のソースがグランドに接続され、第１のＦＥＴ（１０１）のドレインと第２のＦＥＴ（１０２）のソースが接続されている。第２のＦＥＴ（１０２）のドレインに駆動電圧（ＶＤＤ）が印加される。第２のＦＥＴ（１０２）のゲートにはバイアス設定部（２１）が接続されている。バイアス設定部（２１）は、第１のＦＥＴ（１０１）のドレインと第２のＦＥＴ（１０２）のソースの接続点電圧（Ｖｍｉｄ）が駆動電圧（ＶＤＤ）の略半分になるように、第２のＦＥＴ（１０２）に対する第２制御電圧（ＶＢＩＡＳ２）を設定する。

Description

高周波増幅回路および高周波増幅回路の制御電圧設定方法
　この発明は、複数の増幅器がカスコード接続された高周波増幅回路および高周波増幅回路の制御電圧設定方法に関する。
　従来、増幅回路の高利得化を行うために、複数の増幅器をカスコード接続してなる高周波増幅回路が各種考案されている。
　例えば、特許文献１に記載の高周波増幅回路は、電界効果トランジスタＴＲ１と電界効果トランジスタＴＲ２を備える。電界効果トランジスタＴＲ１のゲートは、高周波入力端子に接続されている。電界効果トランジスタＴＲ１のソースはグランドに接続され、電界効果トランジスタＴＲ１のドレインと電界効果トランジスタＴＲ２のソースが接続されている。電界効果トランジスタＴＲ２のドレインは、チョークコイルを介して、駆動電圧印加端子に接続されている。電界効果トランジスタＴＲ２のドレインは、出力整合回路を介して高周波出力端子に接続されている。
　電界効果トランジスタＴＲ１，ＴＲ２のゲートには、それぞれ制御信号が印加される。
　このような構成により、電界効果トランジスタＴＲ１，ＴＲ２がカスコード接続された高周波増幅回路を実現している。
　そして、特許文献１の構成では、高周波出力端子側となる電界効果トランジスタＴＲ２のゲートに接続される出力整合回路を適宜設定することで、高周波増幅回路を通過する高周波信号の位相偏移を調整し、高周波増幅回路の利得制御を安定化させている。
特開２００２－９５６４号公報
　しかしながら、上述のカスコード接続型の高周波増幅回路では、動作範囲内において高利得を得ようとすると、出力信号すなわち増幅後の高周波信号が歪んでしまう。そして、このような高周波信号の歪みによって、高周波信号の高調波成分が発生してしまう。
　このような高調波成分を含む高周波信号が、高周波増幅回路の後段に接続された復調用ＩＣに入力されると、復調用ＩＣでの復調処理の精度が劣化してしまう。すなわち、復調用ＩＣに入力される信号のＳ／Ｎ比が低くなり、正確に復調できない可能性が生じる。
　また、高調波成分が高周波増幅回路から外部に放射すると、高調波成分は、当該高周波増幅回路の周囲に配置された他の高周波回路に対してノイズとして作用するので、他の高周波回路の性能を低下させてしまう。
　したがって、本発明の目的は、高周波信号を高利得且つ低歪で増幅するカスコード接続型の高周波増幅回路を提供することにある。
　この発明は、第１、第２電界効果トランジスタを備え、第１電界効果トランジスタのゲートが高周波信号の入力端であり、第１電界効果トランジスタのソースはグランドに接続されており、第２電界効果トランジスタのソースが第１電界効果トランジスタのドレインに接続されており、第２電界効果トランジスタのドレインが第１、第２電界効果トランジスタの駆動電圧の供給端であり増幅後の高周波信号の出力端である、カスコード接続型の高周波増幅回路に関し、次の特徴を有する。
　高周波増幅回路は、第２電界効果トランジスタのゲートに制御電圧を与える制御電圧設定部を備える。制御電圧設定部は、第２電界効果トランジスタのソースと第１電界効果トランジスタのドレインの接続点の電圧が駆動電圧の略１／２以下になるように、制御電圧を設定する。この構成により、歪みの発生が抑圧される。
　また、この発明の高周波増幅回路では、接続点の電圧（第２電界効果トランジスタのソースと第１電界効果トランジスタのドレインの接続点の電圧）は０．７Ｖ以上であることが好ましい。この構成では、第１電界効果トランジスタのドレインソース間電圧が０．７Ｖ以上になり、上述の歪み発生の抑制とともに、電圧利得特性を改善できる。
　また、この発明の高周波増幅回路では、接続点の電圧（第２電界効果トランジスタのソースと第１電界効果トランジスタのドレインの接続点の電圧）は駆動電圧の１／２であることが好ましい。この構成では、歪み特性、電圧利得特性を最適にすることができる。すなわち、高利得且つ低歪で出力電圧制御性に優れる高周波増幅回路を実現できる。
　また、この発明の高周波増幅回路では、第１電界効果トランジスタのトランジスタサイズと、第２電界効果トランジスタのトランジスタサイズが同じであることが好ましい。この構成では、第１、第２電界効果トランジスタのサイズの好適な例を示している。
　また、この発明の高周波増幅回路では、制御電圧設定部は、駆動電圧を分圧して制御電圧を生成する抵抗分圧回路であってもよい。
　この構成では、複数の抵抗が接続される回路パターンで、制御電圧設定部を実現でき、高周波増幅回路の回路構成を簡素化且つ低コスト化できる。
　また、この発明の高周波増幅回路では、制御電圧設定部は、駆動電圧と制御電圧を計測し、計測結果に基づいて制御電圧を調整する。
　この構成では、駆動電圧が変動しても、変動に応じて制御電圧を正確に設定することができる。
　この発明によれば、高周波信号を高利得且つ低歪で増幅することができる。
本発明の第１の実施形態に係る高周波増幅回路の回路図である。 本発明の第１の実施形態に係る高周波増幅回路に関するゲイン特性図である（第１のＦＥＴと第２のＦＥＴのサイズが同じ）。 本発明の第１の実施形態に係る高周波増幅回路に関するＧｍ特性図である（第１のＦＥＴと第２のＦＥＴのサイズが同じ）。 本発明の第１の実施形態に係る高周波増幅回路に関するゲイン特性図である（第１のＦＥＴと第２のＦＥＴのサイズが異なる）。 本発明の第２の実施形態に係る高周波増幅回路の回路図である。 本発明の第３の実施形態に係る高周波増幅回路の回路図である。
　本発明の第１の実施形態に係る高周波増幅回路について、図を参照して説明する。図１は本発明の第１の実施形態に係る高周波増幅回路の回路図である。
　高周波増幅回路１１は、第１の電界効果トランジスタ（以下、ＦＥＴと称する。）１０１と第２の電界効果トランジスタ（以下、ＦＥＴと称する。）１０２を備える。第１のＦＥＴ１０１と第２のＦＥＴ１０２は、カスコード接続されている。より具体的には、高周波増幅回路１１は、次の回路構成からなる。
　第１のＦＥＴ１０１のゲートは、入力整合回路１１０を介して、高周波入力端子ＰＩＮに接続されている。入力整合回路１１０は、例えば、第１のＦＥＴ１０１のゲートと高周波入力端子ＰＩＮとの間に接続されたコイルとコンデンサの直列回路である。なお、入力整合回路１１０は、第１のＦＥＴ１０１のゲートと高周波入力端子ＰＩＮとの間に接続されたコンデンサを含み、高周波入力端子ＰＩＮに接続される前段の回路素子と第１のＦＥＴ１０１とのインピーダンス整合を行える回路構成であれば、他の構成であってもよい。また、第１のＦＥＴ１０１のゲートは、抵抗４０１を介して第１制御電圧印加端子ＰＢＩＡＳに接続されている。第１制御電圧印加端子ＰＢＩＡＳから与えられた第１制御電圧ＶＢＩＡＳ１は、第１のＦＥＴ１０１のゲートに印加される。
　第１のＦＥＴ１０１のソースは、コイル２０２を介してグランドに接続されている。第１のＦＥＴ１０２のドレインは、第２のＦＥＴ１０２のソースに接続されている。
　第２のＦＥＴ１０２のドレインは、コイル２０３を介して駆動電圧供給端子ＰＶＤＤに接続されている。コイル２０３は、高周波遮断用のチョークコイルである。駆動電圧供給端子ＰＶＤＤとコイル２０３との接続点は、コンデンサ３０３を介してグランドに接続されている。
　また、第２のＦＥＴ１０２のドレインは、出力整合回路１２０を介して高周波出力端子ＰＯＵＴに接続されている。出力整合回路１２０は、例えば、第２のＦＥＴ１０２のドレインと高周波出力端子ＰＯＵＴとの間に接続されたコンデンサである。なお、出力整合回路１２０は、第２のＦＥＴ１０２のドレインと高周波出力端子ＰＯＵＴとの間に直列接続されたコンデンサを含み、高周波出力端子ＰＯＵＴに接続される後段の回路素子と第２のＦＥＴ１０２とのインピーダンス整合を行える回路構成であれば、他の構成であってもよい。
　第２のＦＥＴ１０２のゲートには、バイアス設定部２１が接続されている。バイアス設定部２１は、第２のＦＥＴ１０２の制御電圧である第２制御電圧ＶＢＩＡＳ２を、後述に示すように設定し、第２のＦＥＴ１０２のゲートに印加する。バイアス設定部２１と第２のＦＥＴ１０２の接続点は、コンデンサ３０４を介してグランドに接続されている。
　なお、第１のＦＥＴ１０１のトランジスタサイズと第２のＦＥＴ１０２のトランジスタサイズは、同じであることが最も好適である。トランジスタサイズとは、ＦＥＴの単位ゲート幅とフィンガー長の積で決まり、トランジスタの相互コンダクタンスＧｍを決定するパラメータとなる。
　このような構成からなる高周波増幅回路１１は、高周波入力端子ＰＩＮから入力された高周波信号を、カスコード接続された第１、第２のＦＥＴ１０１，１０２で増幅して、高周波出力端子ＰＯＵＴから出力する。この際、駆動電圧ＶＤＤ、第１のＦＥＴ１０１に対して第１制御電圧印加端子ＰＢＩＡＳから与える第１制御電圧ＶＢＩＡＳ１、第２のＦＥＴ１０２に対してバイアス設定部２１から与える第２制御電圧ＶＢＩＡＳ２を調整することで、所望の増幅率で高周波信号を増幅して出力することができる。この際、カスコード接続を用いていることで、出力抵抗を大幅に高くすることができ、高周波増幅回路１１を高利得に構成することができる。
　ここで、本実施形態の高周波増幅回路１１のように、第１、第２のＦＥＴ１０１，１０２がカスコード接続されていることにより、第１、第２のＦＥＴ１０１，１０２に対する直流の駆動電圧ＶＤＤは、単一の駆動電圧供給端子ＰＶＤＤから供給される。この構成により、第１のＦＥＴ１０１のドレインと第２のＦＥＴ１０２のソースとの接続点における直流電圧（以下、接続点電圧と称する。）Ｖｍｉｄは、駆動電圧ＶＤＤを、第１のＦＥＴ１０１のドレインソース間電圧と第２のＦＥＴ１０２のドレインソース間電圧で分圧した値となり、グランド電位から第１のＦＥＴ１０１のドレインソース間電圧分高い電圧値と略一致する。
　そして、本実施形態の高周波増幅回路１１は、次に示すように、バイアス設定部２１により、接続点電圧Ｖｍｉｄを設定する。
　図２は、本発明の第１の実施形態に係る高周波増幅回路に関するゲイン特性図である。なお、図２の特性は、第１のＦＥＴ１０１のトランジスタサイズと第２のＦＥＴ１０２のトランジスタサイズが同じ場合で、駆動電圧ＶＤＤの電圧値が２．８［Ｖ］の場合の特性である。横軸は高周波信号の入力電力Ｐｉｎであり、縦軸は高周波増幅回路１１のゲインである。
　上述のＦＥＴを備える高周波増幅回路１１では、入力電力Ｐｉｎが所定値になるまでゲインは一定であり、当該所定値を超えるとゲインは、入力電力Ｐｉｎの増加に伴って低下していく。
　ここで、接続点電圧Ｖｍｉｄの電圧値が１．４［Ｖ］以下の場合、すなわち、接続点電圧Ｖｍｉｄが駆動電圧ＶＤＤの１／２以下の場合、図２に示すように、入力電力Ｐｉｎが所定値になるまでゲインは略一定であり、ゲインの歪みは小さい。一方、接続点電圧Ｖｍｉｄの電圧値が１．６［Ｖ］以上の場合、すなわち、接続点電圧Ｖｍｉｄが駆動電圧ＶＤＤの１／２よりも所定値以上大きな場合、図２に示すように、入力電力Ｐｉｎが所定値になるまでの間に、ゲインは一旦低下して上昇する。すなわち、ゲインの歪みは大きい。
　このように、接続点電圧Ｖｍｉｄが駆動電圧ＶＤＤの１／２以下であれば、高周波増幅回路１１のゲインの歪みは小さくなり、高周波増幅回路１１のＩＭＤ（相互変調歪み）特性が良好になる。
　したがって、接続点電圧Ｖｍｉｄが駆動電圧ＶＤＤの１／２以下になるように、バイアス設定部２１により第２制御電圧ＶＢＩＡＳ２を調整することで、歪み特性に優れる高周波増幅回路を実現することができる。
　さらに、本実施形態の高周波増幅回路１１は、次の内容を加味して、バイアス設定部２１により、接続点電圧Ｖｍｉｄを設定する。
　図３は、本発明の第１の実施形態に係る高周波増幅回路に関するＧｍ特性図である。図３（Ａ）はドレインソース間電圧ＶＤＳをパラメータとした相互コンダクタンスＧｍのゲートソース間電圧ＶＧＳ依存特性を示し、図３（Ｂ）はゲートソース間電圧ＶＧＳをパラメータとした相互コンダクタンスＧｍのドレインソース間電圧ＶＤＳ依存特性を示す。なお、図３に示すゲートソース間電圧ＶＧＳおよびドレインソース間電圧ＶＤＳは、第１のＦＥＴ１０１のゲートソース間電圧ＶＧＳおよびドレインソース間電圧ＶＤＳである。
　図３（Ａ）に示すように、第１のＦＥＴ１０１のゲートソース間電圧を変化させると、高周波増幅回路１１の相互コンダクタンスＧｍは変化する。すなわち電圧利得Ａｖが変化する。ここで、図３（Ａ）に示すように、第１のＦＥＴ１０１のドレインソース間電圧ＶＤＳを変化させると、第１のＦＥＴ１０１のゲートソース間電圧の変化に対する相互コンダクタンスＧｍの遷移特性が変化する。概略的には、第１のＦＥＴ１０１のドレインソース間電圧ＶＤＳが低くなるほど、相互コンダクタンスＧｍは低くなり、第１のＦＥＴ１０１のドレインソース間電圧ＶＤＳが高くなるほど、相互コンダクタンスＧｍは高くなる。したがって、第１のＦＥＴ１０１のドレインソース間電圧ＶＤＳは、できるだけ高い方が好ましい。ただし、図３（Ａ）に示すように、ドレインソース間電圧ＶＤＳが０．７［Ｖ］以上であれば、それ以上のドレインソース間電圧ＶＤＳの場合と比較して、同程度の相互コンダクタンスＧｍが得られる。したがって、ドレインソース間電圧ＶＤＳが０．７［Ｖ］以上、すなわち、接続点電圧Ｖｍｉｄが０．７［Ｖ］以上であれば、実用上十分な相互コンダクタンスＧｍを得ることができる。
　ここで、図３（Ｂ）に示すように、ゲートソース間電圧ＶＧＳがどのような電圧値であっても、ドレインソース間電圧ＶＤＳが０．７［Ｖ］以上の領域では、ゲートソース間電圧ＶＧＳの電圧に応じた値で、相互コンダクタンスＧｍは略一定である。
　したがって、接続点電圧Ｖｍｉｄが０．７［Ｖ］以上になるように、バイアス設定部２１により第２制御電圧ＶＢＩＡＳ２を調整することで、電圧利得特性に優れる高周波増幅回路を実現することができる。
　これにより、接続点電圧Ｖｍｉｄが駆動電圧ＶＤＤの１／２以下であって、接続点電圧Ｖｍｉｄが０．７［Ｖ］以上（０．７［Ｖ］≦Ｖｍｉｄ≦（１／２）＊ＶＤＤ）となるように、バイアス設定部２１により第２制御電圧ＶＢＩＡＳ２を調整することで、高利得且つ低歪で利得特性に優れる高周波増幅回路を実現することができる。
　なお、接続点電圧Ｖｍｉｄが０．７［Ｖ］以上で駆動電圧ＶＤＤの１／２以下であればよいが、接続点電圧Ｖｍｉｄが駆動電圧ＶＤＤの１／２であると、より確実に、高利得且つ低歪で利得特性に優れる高周波増幅回路を実現することができる。
　また、上述の説明では、第１のＦＥＴ１０１と第２のＦＥＴ１０２のトランジスタサイズが同じ場合を示したが、厳密に一致させる必要はなく、第１のＦＥＴ１０１のトランジスタサイズと第２のＦＥＴ１０２のトランジスタサイズは、異なってもよい。ただし、第１のＦＥＴ１０１のトランジスタサイズは、第２のＦＥＴ１０２のトランジスタサイズのよりも小さく、第２のＦＥＴ１０２のトランジスタサイズの半分以上であることが好ましい。
　図４は、本発明の第１の実施形態に係る高周波増幅回路に関するゲイン特性図である。なお、図４は、第１のＦＥＴ１０１のトランジスタサイズが第２のＦＥＴ１０２のトランジスタサイズの半分である場合を示している。
　図４に示すように、第１、第２のＦＥＴ１０１，１０２でトランジスタサイズが異なっていても、接続点電圧Ｖｍｉｄの電圧値が１．４［Ｖ］以下の場合、すなわち、接続点電圧Ｖｍｉｄが駆動電圧ＶＤＤの１／２以下の場合、図４に示すように、入力電力Ｐｉｎが所定値になるまでゲインは略一定であり、ゲインの歪みは小さい。一方、接続点電圧Ｖｍｉｄの電圧値が１．６［Ｖ］以上の場合、すなわち、接続点電圧Ｖｍｉｄが駆動電圧ＶＤＤの１／２よりも所定値以上大きな場合、図４に示すように、入力電力Ｐｉｎが所定値になるまでの間に、ゲインは一旦低下して上昇する。すなわち、ゲインの歪みは大きい。
　このように、第１のＦＥＴ１０１のトランジスタサイズが第２のＦＥＴ１０２のトランジスタサイズの半分であっても、上述のように、接続点電圧Ｖｍｉｄが０．７［Ｖ］以上で駆動電圧ＶＤＤの１／２以下となるように、バイアス設定部２１により第２制御電圧ＶＢＩＡＳ２を調整すれば、高利得且つ低歪で利得特性に優れる高周波増幅回路を実現することができる。
　次に、本発明の第２の実施形態に係る高周波増幅回路について、図を参照して説明する。図５は、本発明の第２の実施形態に係る高周波増幅回路の回路図である。
　本実施形態の高周波増幅回路１２は、第１の実施形態に係るバイアス設定部２１に代えてバイアス設定部２２を備える。他の構成は第１の実施形態に係る高周波増幅回路１１と同じであるので、異なる箇所のみを具体的に説明する。
　バイアス設定部２２は、抵抗４１１と抵抗４１２の分圧回路からなる。抵抗４１１と抵抗４１２は直列接続されており、当該直列回路の抵抗４１１側の端部は駆動電圧供給端子ＰＶＤＤに接続され、抵抗４１２側の端部はグランドに接続されている。抵抗４１１，４１２の接続点は、第２のＦＥＴ１０２のゲートに接続されるとともに、コンデンサ３０４によりグランドに接続されている。
　このような構成において、接続点電圧Ｖｍｉｄが０．７［Ｖ］以上で駆動電圧ＶＤＤの１／２以下となるように、抵抗４１１の抵抗値Ｒ１と抵抗４１２の抵抗値Ｒ２を設定する。
　これにより、上述の第１の実施形態と同様の作用効果を得ることができる。さらに、本実施形態の構成では、バイアス設定部２２が、抵抗４１１，４１２だけで構成されるので、ＩＣ等の能動素子を用いることなく、受動素子のみの簡素な構成により、バイアス設定部２１を実現することができる。これにより、例えば、低コスト化が可能になる。
　また、駆動電圧ＶＤＤの電圧値に応じて第２制御電圧ＶＢＩＡＳ２の電圧値が変化して、接続点電圧Ｖｍｉｄの電圧値が調整されるので、駆動電圧ＶＤＤの電圧値に応じた接続点電圧Ｖｍｉｄを設定することができる。
　次に、本発明の第３の実施形態に係る高周波増幅回路について、図を参照して説明する。図６は、本発明の第３の実施形態に係る高周波増幅回路の回路図である。
　本実施形態の高周波増幅回路１３は、第１の実施形態に係るバイアス設定部２１に代えて適応型バイアス設定部２３を備える。他の構成は第１の実施形態に係る高周波増幅回路１１と同じであるので、異なる箇所のみを具体的に説明する。
　適応型バイアス設定部２３は、第２のＦＥＴ１０２のゲートに接続されており、第２制御電圧ＶＢＩＡＳ２を第２のＦＥＴ１０２のゲートに印加する。適応型バイアス設定部２３は、駆動電圧ＶＤＤと接続点電圧Ｖｍｉｄを、予め設定したサンプリング時間間隔で計測する。適応型バイアス設定部２３は、駆動電圧ＶＤＤと接続点電圧Ｖｍｉｄの計測結果から、接続点電圧Ｖｍｉｄが０．７［Ｖ］以上で駆動電圧ＶＤＤの１／２以下の所定値（例えば、駆動電圧ＶＤＤの１／２）になるように、第２制御電圧ＶＢＩＡＳ２を調整する。すなわち、適応型バイアス設定部２３は、駆動電圧ＶＤＤと接続点電圧Ｖｍｉｄの計測結果を、第２制御電圧ＶＢＩＡＳ２の調整にフィードバックする。
　このような構成であっても、上述の第１の実施形態と同様の作用効果を得ることができる。さらに、本実施形態の構成では、駆動電圧ＶＤＤに応じて接続点電圧Ｖｍｉｄを設定することができる。これにより、駆動電圧ＶＤＤに変動があっても、接続点電圧Ｖｍｉｄを最適に設定することができる。さらに、本実施形態の構成では、駆動電圧ＶＤＤの分圧によって接続点電圧Ｖｍｉｄを調整するだけではなく、所望とする増幅率や歪みの許容範囲に基づいて、接続点電圧Ｖｍｉｄを、より適正な電圧値に設定できる。
１１，１２，１３：高周波増幅回路
２１，２２：バイアス設定部
２３：適応型バイアス設定部
４０１，４１１，４１２：抵抗
１０１：第１の電界効果トランジスタ（ＦＥＴ）
１０２：第２の電界効果トランジスタ（ＦＥＴ）
１１０：入力整合回路
１２０：出力整合回路
２０２，２０３：コイル
３０３，３０４：コンデンサ

Claims (9)

  1. 　第１、第２電界効果トランジスタを備え、
    　前記第１電界効果トランジスタのゲートが高周波信号の入力端であり、
    　前記第１電界効果トランジスタのソースはグランドに接続されており、
    　前記第２電界効果トランジスタのソースは前記第１電界効果トランジスタのドレインに接続されており、
    　前記第２電界効果トランジスタのドレインが、前記第１、第２電界効果トランジスタの駆動電圧の供給端であり、増幅後の高周波信号の出力端である、カスコード接続型の高周波増幅回路であって、
    　前記第２電界効果トランジスタのゲートに制御電圧を与える制御電圧設定部を備え、
    　該制御電圧設定部は、前記第２電界効果トランジスタのソースと前記第１電界効果トランジスタのドレインの接続点の電圧が、前記駆動電圧の略１／２以下になるように、前記制御電圧を設定する、高周波増幅回路。
  2. 　前記接続点の電圧は０．７Ｖ以上である、請求項１に記載の高周波増幅回路。
  3. 　前記接続点の電圧は前記駆動電圧の１／２である、請求項１または請求項２に記載の高周波増幅回路。
  4. 　前記第１電界効果トランジスタのトランジスタサイズと、前記第２電界効果トランジスタのトランジスタサイズが同じである、請求項１乃至請求項３のいずれかに記載の高周波増幅回路。
  5. 　前記制御電圧設定部は、前記駆動電圧を分圧して前記制御電圧を生成する抵抗分圧回路である、請求項１乃至請求項４のいずれかに記載の高周波増幅回路。
  6. 　前記制御電圧設定部は、前記駆動電圧と前記制御電圧を計測し、計測結果に基づいて前記制御電圧を調整する、請求項１乃至請求項４のいずれかに記載の高周波増幅回路。
  7. 　第１、第２電界効果トランジスタを備え、
    　前記第１電界効果トランジスタのゲートが高周波信号の入力端であり、
    　前記第１電界効果トランジスタのソースはグランドに接続されており、
    　前記第２電界効果トランジスタのソースは前記第１電界効果トランジスタのドレインに接続されており、
    　前記第２電界効果トランジスタのドレインが、前記第１、第２電界効果トランジスタの駆動電圧の供給端であり、増幅後の高周波信号の出力端であり、
    　前記第２電界効果トランジスタのゲートに制御電圧が印加される、カスコード接続型の高周波増幅回路の制御電圧設定方法であって、
    　前記第２電界効果トランジスタのソースと前記第１電界効果トランジスタのドレインの接続点の電圧が前記駆動電圧の略１／２以下になるように、前記制御電圧を設定する、高周波増幅回路の制御電圧設定方法。
  8. 　前記接続点の電圧は０．７Ｖ以上である、請求項７に記載の高周波増幅回路の制御電圧設定方法。
  9. 　前記接続点の電圧は前記駆動電圧の１／２である、請求項７または請求項８に記載の高周波増幅回路の制御電圧設定方法。
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