JP3441320B2 - 電流増幅装置およびこれを用いた電流モードのアナログ−ディジタル変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電流を２倍に増幅
する電流増幅装置およびこれを用いた電流モードのアナ
ログ−ディジタル変換器に関する。

【０００２】

【従来の技術】アナログ−ディジタル変換器（以下、Ａ
／Ｄ変換器という）の一つの方式として、電流モードの
パイプライン型Ａ／Ｄ変換器が知られている。図１は、
従来の電流モードパイプライン型Ａ／Ｄ変換器の構成を
示す図であり、ビットセルと呼ばれる単位Ａ／Ｄ変換器
ＢＣ１，ＢＣ２，…，ＢＣｎをｎ段パイプライン接続し
て構成される。

【０００３】図２に、図１中の一つのビットセルの構成
を示す。電流源ＣＳinから電流入力端子１に入力される
入力電流Ｉinは、トランジスタＭ１，Ｍ２，Ｍ３により
構成されるカレントミラーで２倍にされた後、トランジ
スタＭ４，Ｍ５により構成されるカレントミラーを介し
て電流比較回路ＣＯＭＰに入力され、電流源ＣＳｒｅｆ
からトランジスタＭ１０，Ｍ７により構成されるカレン
トミラーを介して入力される基準電流Ｉｒｅｆ と比較
される。この電流比較回路ＣＯＭＰの比較結果に応じて
トランジスタＭ９がオン・オフされ、トランジスタＭ
４，Ｍ６により構成されるカレントミラーを介して出力
される電流２・Ｉinと、電流２・Ｉinからトランジスタ
Ｍ１０，Ｍ８により構成されるカレントミラーを介して
入力される基準電流Ｉref を減算した電流のいずれかが
電流出力端子３より出力される。

【０００４】この一連の動作により１ビットのＡ／Ｄ変
換が行われ、電流比較回路ＣＯＭＰの比較結果が１ビッ
トのディジタル出力としてディジタルデータ出力端子２
より出力されると共に、入力電流Ｉinから１ビット量子
化出力を差し引いた残差電流が出力電流として電流出力
端子３より次段のビットセルに出力される。このような
ビットセルを図１に示したようにｎ段パイプライン接続
することによって、ｎビットのＡ／Ｄ変換が行われる。

【０００５】図２では、入力電流Ｉinを２倍するために
トランジスタＭ１，Ｍ２，Ｍ３によって構成されるカレ
ントミラーの入出力電流比を用いており、この入出力電
流比はトランジスタＭ１の面積とトランジスタＭ２，Ｍ
３の合計の面積の比によって決まる。この場合は、トラ
ンジスタＭ１，Ｍ２，Ｍ３の面積比を１：１：１とすれ
ばよい。しかし、実際には製造バラツキ等によってトラ
ンジスタサイズにバラツキが生じるため、カレントミラ
ーの入出力電流比は正確に２とはならない。この入出力
電流比の精度は変換精度に直接影響を及ぼすため、実現
しようとしている変換精度と同等の精度が要求される。
Ａ／Ｄ変換器をＩＣで実現した場合、トランジスタＭ
１，Ｍ２，Ｍ３の相対精度は１％程度であるから、変換
精度は７ビット程度が限界になる。また、この構成で変
換精度をさらに上げようとすると、カレントミラーを構
成するトランジスタなど素子の精度を高くせざるを得
ず、そのためには高価なプロセスやトリミングが必要と
なり、Ａ／Ｄ変換器が高価なものとなってしまう。

【０００６】電流モードパイプライン型Ａ／Ｄ変換器の
変換精度を上げる方法として、入力電流を２倍にするた
めのカレントミラーをスイッチトカレントミラーで構成
する方法がある。スイッチトカレントミラーは、二つの
電流サンプルホールド回路を用いて入力電流をサンプル
ホールドし、これらのホールド出力を加算して電流を２
倍にし、これをもう一つの電流サンプルホールド回路で
サンプルホールドして出力する回路である。この方法に
よると、電流の増幅率をトランジスタサイズの比による
ことなく２倍にすることが可能となり、Ａ／Ｄ変換器の
変換精度向上が期待できると考えられる。

【０００７】しかし、この方法の場合では電流の２倍す
るための入力電流の電流サンプルホールドと、２倍され
た電流をサンプルホールドして出力するための電流サン
プルホールドの二段階にわたる電流サンプルホールドを
行う必要があるため、図２に示したビットセルの２倍の
クロック周波数、言い換えれば、Ａ／Ｄ変換器の変換周
期の１／２の周期で電流サンプルホールド回路を動作さ
せる必要がある。従って、回路をより高速に動作させる
必要が生じ、高速のＡ／Ｄ変換を行おうとすると、回路
の過渡応答から入力電流を正確にサンプルホールドする
ことが難しくなり、結局Ａ／Ｄ変換器の変換精度をあま
り高くすることはできない。

【０００８】また、一般にＩＣ化する場合には、ディジ
タル系からのノイズの影響を低減するために、差動回路
が用いられる。上述した電流サンプルホールド回路を差
動構成とした場合には、差動電流のコモンモード成分を
正確にキャンセルする必要がある。コモンモード成分を
キャンセルしきれない場合には、コモンモード成分の電
流も２倍に増幅されるので、それによって出力電流が飽
和してしまうからである。ここで、コモンモード成分を
差動電流の正相と逆相について不均等に補正した場合、
その不均等分は差動出力電流に差動電流成分として現
れ、差動出力電流に誤差を与え、結果としてＡ／Ｄ変換
器の変換誤差となってしまう。

【０００９】しかし、カレントミラーを用いてコモンモ
ード成分をキャンセルしようとする場合には、正相およ
び逆相の電流のマッチングは上述したようにカレントミ
ラーを構成するトランジスタのサイズのマッチングに依
存するので、コモンモード成分を差動電流の正相と逆相
について均等に補正することができず、従ってコモンモ
ード成分の電流を正確にキャンセルすることは難しい。

【００１０】

【発明が解決しようとする課題】上述したように、従来
の電流モードのパイプライン型Ａ／Ｄ変換器では、変換
精度がトランジスタの製造バラツキの影響をそのまま受
け、これを回避するためにスイッチトカレントミラーを
用いると回路の動作速度が２倍となって過渡応答の影響
で変換精度を悪化させたり、消費電力が増大するという
問題点があった。さらに、ディジタル系からのノイズの
影響を低減するために差動構成とする場合には、コモン
モード成分を正確にキャンセルすることが必要である
が、これを実現することは困難であった。

【００１１】本発明は、このような問題点を解決して、
回路の動作速度に対する要求を増大させることなく高精
度化を達成できる、電流を２倍に増幅する電流増幅装置
およびこれを用いた電流モードのアナログ−ディジタル
変換器を提供することを目的とする。

【００１２】また、差動構成とする場合に差動電流のコ
モンモード成分を確実にキャンセルできる電流を２倍に
増幅する電流増幅装置およびこれを用いた電流モードの
アナログ−ディジタル変換器を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】上記の課題を解決するた
め、本発明に係る第１の電流増幅装置は、入力電流を所
定周期でサンプルしてホールドする第１の電流サンプル
ホールド手段と、入力電流を反転する電流反転手段と、
この電流反転手段からの出力電流と第１の電流サンプル
ホールド手段からの出力電流を加算する第１および第２
の電流加算手段と、第１の電流加算手段からの出力電流
をサンプルしてホールドする第２の電流サンプルホール
ド手段と、第２の電流加算手段からの出力電流をサンプ
ルしてホールドする第３の電流サンプルホールド手段
と、第２および第３の電流サンプルホールド手段により
第１および第２の電流加算手段からの出力電流を交互に
サンプルしてホールドした電流を交互に出力電流として
出力する手段とを有する。

【００１４】この電流増幅装置では、入力電流を第１の
電流サンプルホールド手段により所定周期でサンプルし
てホールドした電流と、入力電流を反転させた電流を加
算することにより入力電流の２倍の電流を生成し、この
電流を第２および第３の電流サンプルホールド手段によ
り交互にサンプルしてホールドし、かつ交互に出力する
ことによって電流を２倍に増幅する。従って、カレント
ミラーの入出力電流比で電流を２倍にする従来の電流増
幅装置のように、トランジスタなどの素子の精度によっ
て電流増幅率の精度が影響を受けることがなく、また素
子精度を高くする必要がないことから複雑なプロセスや
トリミングが不要となり、低価格化が可能となる。さら
に、スイッチカレントミラーを用いる方法のように、回
路をサンプリングレートの２倍の速度で動作させる必要
がないために、高速化しても回路の過渡応答による精度
の劣化がなく、消費電力の低減も可能となる。

【００１５】本発明においては、第２および第３の電流
サンプルホールド手段の出力端子を出力期間以外の期間
中所定の定電位点に接続する手段を有してもよく、それ
により電流サンプルホールド手段の出力端子の電位変動
が抑制される。

【００１６】本発明に係る第２の電流増幅装置は、第１
の電流増幅装置を差動構成としたものであり、差動入力
電流を所定周期でサンプルしてホールドする第１の電流
サンプルホールド手段と、差動入力電流と第１の電流サ
ンプルホールド手段からの差動出力電流を加算する第１
および第２の電流加算手段と、第１の電流加算手段から
の差動出力電流をサンプルしてホールドする第２の電流
サンプルホールド手段と、第２の電流加算手段からの差
動出力電流をサンプルしてホールドする第３の電流サン
プルホールド手段と、第２および第３の電流サンプルホ
ールド手段により第１および第２の電流加算手段からの
差動出力電流を交互にサンプルしてホールドした差動電
流を交互に差動出力電流として出力する手段とにより構
成される。

【００１７】ここで、電流加算手段においては、第１の
電流サンプルホールド手段からの差動出力電流の正相電
流と差動入力電流の逆相電流、該差動出力電流の逆相電
流と該差動入力電流の正相電流をそれぞれ接続して結線
により加算する構成が好ましく、こうすることにより特
別な電流反転回路が不要となる。

【００１８】このように差動構成とした場合には、差動
電流のコモンモード成分をキャンセルすることが望まし
いが、本発明によると特別にコモンモード成分をキャン
セルする回路を設けることなく、電流増幅装置の処理の
段階でコモンモード成分がキャンセルされる。従って、
信号成分の電流と共にコモンモード成分の電流も２倍に
増幅されてしまうことによる出力電流の飽和や、コモン
モード成分を差動電流の同相と逆相について不均等に補
正した場合にその不均等分が差動出力電流に差動電流と
して現れることによる誤差の問題が解決される。

【００１９】本発明に係る第１のＡ／Ｄ変換器は、第１
の電流増幅装置を用いて構成され、入力電流を所定周期
でサンプルしてホールドする第１の電流サンプルホール
ド手段と、入力電流を反転する電流反転手段と、この電
流反転手段からの出力電流と第１の電流サンプルホール
ド手段からの出力電流を加算する第１および第２の電流
加算手段と、第１の電流加算手段からの出力電流をサン
プルしてホールドする第２の電流サンプルホールド手段
と、第２の電流加算手段からの出力電流をサンプルして
ホールドする第３の電流サンプルホールド手段と、第２
および第３の電流サンプルホールド手段により第１およ
び第２の電流加算手段からの出力電流を交互にサンプル
してホールドした電流を交互に出力電流として出力する
手段と、入力電流と基準電流とを大小比較してディジタ
ルデータを出力する電流比較手段と、この電流比較手段
の比較結果に応じて出力電流および該出力電流と基準電
流との差電流を選択的に出力する手段とを有する。

【００２０】第１の電流増幅装置は素子精度の影響を受
けることなく、正確に入力電流を２倍に増幅することが
可能であるため、これを用いてＡ／Ｄ変換器を構成する
ことにより、高い変換精度が実現される。

【００２１】本発明に係る第２のＡ／Ｄ変換器は、第２
の電流増幅装置を用いて構成され、差動入力電流を所定
周期でサンプルしてホールドする第１の電流サンプルホ
ールド手段と、前記第１の電流サンプルホールド手段か
らの出力電流と差動入力電流を加算する第１および第２
の電流加算手段と、第１の電流加算手段からの差動出力
電流をサンプルしてホールドする第２の電流サンプルホ
ールド手段と、第２の電流加算手段からの差動出力電流
をサンプルしてホールドする第３の電流サンプルホール
ド手段と、第２および第３の電流サンプルホールド手段
により第１および第２の電流加算手段からの差動出力電
流を交互にサンプルしてホールドした差動電流を交互に
差動出力電流として出力する手段と、差動入力電流と基
準電流とを大小比較してディジタルデータを出力する電
流比較手段と、この電流比較手段の比較結果に応じて差
動出力電流および該差動出力電流と前記基準電流との差
電流を選択的に出力する手段とを有する。

【００２２】差動構成である第２の電流増幅装置は、素
子精度の影響を受けることなく、正確に入力電流を２倍
に増幅することが可能である上に、差動電流のコモンモ
ードが確実にキャンセルされる構成であるため、これを
用いた第２のＡ／Ｄ変換器は非常に高い変換精度が得ら
れ、しかも差動構成であることから他のディジタル系か
らのノイズに強いシステムとなる。

【００２３】本発明によると、第１または第２のＡ／Ｄ
変換器を単位Ａ／Ｄ変換器として複数個パイプライン接
続することにより、高精度の電流モードパイプライン型
アナログ−ディジタル変換器を実現することができ、さ
らに第１または第２のＡ／Ｄ変換器の出力端子を入力端
子に結合すれば、高精度の電流モード巡回型アナログ−
ディジタル変換器を実現することができる。

【００２４】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 （第１の実施形態）図３（ａ）に、本発明の第１の実施
形態に係る電流増幅装置の構成を示す。この電流増幅装
置は電流入力端子１５１からの入力電流を２倍に増幅し
て電流出力端子１５２より出力する装置であり、第１、
第２および第３の電流サンプルホールド回路１０１，１
０２，１０３と、電流反転回路１１０と、スイッチ１２
０，１２１，１２３，１２４，１２５，１２６，１２
７，１２８により構成される。スイッチ１２０，１２
１，１２３，１２４，１２５，１２６，１２７，１２８
は、例えばＭＯＳトランジスタからなる。電流サンプル
ホールド回路１０１，１０２，１０３は、いずれも入出
力端子を共通とした構成となっている。

【００２５】図３（ｂ）は、各スイッチ１２０，１２
１，１２３，１２４，１２５，１２６，１２７，１２８
およびサンプルホールド回路１０１，１０２，１０３を
制御するクロックＣＫ１，ＣＫ１’，ＣＫ１１，ＣＫ１
２，ＣＫ２１，ＣＫ２１’，ＣＫ２２，ＣＫ２２’のタ
イミング図であり、クロックが“Ｈ”レベルのとき対応
するスイッチがオン、クロックが“Ｌ”のとき対応する
スイッチがオフになるものとする。

【００２６】この電流増幅装置の基本動作は、電流入力
端子１５１からの入力電流を第１の電流サンプルホール
ド回路１０１によりサンプルしてホールドし、第１の電
流サンプルホールド回路１０１からの出力電流と、入力
電流を電流反転回路１１０で反転した電流を加算して入
力電流の２倍の電流を生成し、この加算した電流を第２
および第３の電流サンプルホールド回路１０２，１０３
で交互にサンプルしてホールドし、これら第２および第
３の電流サンプルホールド回路１０２，１０３からの出
力電流を出力することにより、クロックＣＫ１の１周期
毎に入力電流を２倍にした出力電流を電流出力端子１５
２より出力する、というものである。

【００２７】次に、図４〜図７を用いて本実施形態の動
作を詳しく説明する。図３の電流増幅装置の動作を分か
りやすくするために、図４〜図７の（ａ）に各動作モー
ドの状態を示し、（ｂ）にクロックのタイミング図を示
す。図４〜図７の（ａ）においては、各動作モードでの
信号電流の経路を太線で示してある。

【００２８】＜第１の動作モード＞まず、第１の動作モ
ードにおいては、図４に示したように電流入力端子１５
１からの入力電流はクロックＣＫ１でオンとなるスイッ
チ１２０を介して第１の電流サンプルホールド回路１０
１に入力され、この電流サンプルホールド回路１０１に
よりクロックＣＫ１’のタイミングでサンプルされ、ホ
ールドされる。このとき、クロックＣＫ１２でオンとな
るスイッチ１２６を介して第３の電流サンプルホールド
回路１０３からの出力電流が電流出力端子１５２より出
力される。

【００２９】また、このとき第２の電流サンプルホール
ド回路１０２の出力端子は、不要な電位変動を避けるた
め、クロックＣＫ１２でオンとなるスイッチ１２７を介
して定電位点、例えばグランドに接続される。すなわ
ち、電流サンプルホールド回路１０２は電流源で構成さ
れ、出力端子が高インピーダンスになるとその電位が大
きく変化し、回路が飽和したり次のサンプル時に過渡応
答時間が長くなってしまうため、このような電位変動を
防止している。なお、第２の電流サンプルホールド回路
１０２の出力端子の電位変動によるＡ／Ｄ変換精度の低
下が問題にならなければ、このようにする必要は必ずし
もない。

【００３０】＜第２の動作モード＞次に、第２の動作モ
ードにおいては、図５に示すようにクロックＣＫ２１に
よりスイッチ１２１，１２２がオンとなり、電流入力端
子１５１からの入力電流を電流反転回路１１０によって
反転した電流と、第１の電流サンプルホールド回路１０
１からの出力電流が結線により加算される。この加算さ
れた電流がクロックＣＫ２１’で第２の電流サンプルホ
ールド回路１０２によりサンプルされ、ホールドされ
る。これにより、第２の電流サンプルホールド回路１０
２に入力電流の２倍の電流がホールドされる。また、こ
のときクロックＣＫ１２によりスイッチ１２６がオンと
なり、第３の電流サンプルホールド回路１０３に保持さ
れていた電流がスイッチ１２６を介して電流出力端子１
５２より出力される。

【００３１】＜第３の動作モード＞次に、第３の動作モ
ードにおいては、図６に示すようにクロックＣＫ１１に
よりスイッチ１２５がオンとなり、第２の電流サンプル
ホールド回路１０２にホールドされた入力電流の２倍の
電流がスイッチ１２５を介して出力される。また、入力
電流はクロックＣＫ１で電流サンプルホールド回路１０
１によりサンプルされ、ホールドされる。

【００３２】また、このとき第３の電流サンプルホール
ド回路１０３の出力端子は、不要な電位変動を避けるた
め、クロックＣＫ１１でオンとなるスイッチ１２８を介
して定電位点、例えばグランドに接続される。第３の電
流サンプルホールド回路１０３の出力端子の電位変動に
よるＡ／Ｄ変換精度の低下が問題にならなければ、この
ようにする必要は必ずしもない。

【００３３】＜第４の動作モード＞次に、第４の動作モ
ードにおいては、図７に示すようにクロックＣＫ２２に
よりスイッチ１２３，１２４がオンとなり、電流入力端
子１５１からの入力電流を電流反転回路１１０によって
反転した電流と、第１の電流サンプルホールド回路１０
１からの出力電流が結線により加算され、この加算され
た電流がクロックＣＫ２２’で第３の電流サンプルホー
ルド回路１０３によりサンプルされ、ホールドされる。
これにより、第３の電流サンプルホールド回路１０３に
入力電流の２倍の電流がホールドされる。また、このと
きクロックＣＫ１１によりスイッチ１２５がオンとな
り、第２の電流サンプルホールド回路１０２に保持され
ていた電流がスイッチ１２５を介して電流出力端子１５
２より出力される。

【００３４】このように本実施形態では、入力電流を第
１の電流サンプルホールド回路１０１により所定周期で
サンプルしてホールドした電流と、入力電流を電流反転
回路１１０により反転した電流を加算することにより、
入力電流の２倍の電流を生成し、この電流を第２および
第３の電流サンプルホールド回路１０２，１０３により
交互にサンプルしてホールドし、かつ交互に出力するこ
とにより、電流を２倍に増幅する電流増幅装置を実現す
ることができる。

【００３５】従って、カレントミラーの入出力電流比で
電流を２倍にする従来の電流モードパイプライン型Ａ／
Ｄ変換器に用いられるビットセルのように、カレントミ
ラーを構成するトランジスタなどの素子の精度によって
電流増幅率の精度が影響を受けることがないので、後述
するようにＡ／Ｄ変換器に用いた場合、素子の精度によ
らず高い変換精度が得られる。また、素子の精度を高く
する必要がないことから、複雑なプロセスやトリミング
が不要となり、低価格化が可能となる。

【００３６】また、従来のスイッチカレントミラーを用
いる方法のように、電流サンプルホールド回路や電流反
転回路をサンプリングレートの２倍の速度で動作させる
必要がないために、高速化しても回路の過渡応答による
変換精度の劣化がなく、消費電力の低減も可能となる。

【００３７】さらに、本実施形態では図３〜図７の
（ｂ）に示したように、第１および第３の電流サンプル
ホールド回路１０２，１０３の各々の出力端子が一方の
電流サンプルホールド回路の電流出力時に必ず定電位
点、例えばグランドに接続されるようにすることによ
り、出力端子の電位が大きく変化することを防止でき
る。

【００３８】（電流サンプルホールド回路の実施形態）
次に、図８〜図１６を用いて第１の実施形態で用いる電
流サンプルホールド回路の構成例について説明する。

【００３９】図８に示す電流サンプルホールド回路は、
基準電流源ＣＳref と、基準電流源ＣＳref とグランド
間に接続されたＮチャネルＭＯＳトランジスタＭ１１
と、トランジスタＭ１１のドレイン・ソース間に接続さ
れたサンプル用のスイッチＳＷ１１、およびトランジス
タＭ１１のゲートとグランド間に接続されたホールド用
のキャパシタＣ１１によって構成され、トランジスタＭ
１１のドレインが入出力端子ＩＮ／ＯＵＴに接続されて
いる。

【００４０】サンプルモードではスイッチＳＷ１１がオ
ンになり、トランジスタＭ１１はダイオード接続、つま
りドレイン・ゲート間が接続された状態となる。この
時、トランジスタＭ１１には入力電流と基準電流源ＣＳ
ref からの基準電流Ｉref が流れる。ホールドモードで
はスイッチＳＷ１１がオフになり、トランジスタＭ１１
のゲート電圧がキャパシタＣ１１とトランジスタＭ１１
のゲート容量にホールドされるので、トランジスタＭ１
１にはスイッチＳＷ１１がオフになる前と同じ電流が流
れる。すなわち、入出力端子ＩＮ／ＯＵＴからサンプル
時の入力電流に応じた出力電流が出力され、電流がホー
ルドされる。

【００４１】ホールド用のキャパシタはトランジスタＭ
１１のゲート容量のみでもよく、キャパシタＣ１１を省
略することもできる。しかし、スイッチＳＷ１１をＭＯ
Ｓトランジスタで構成する場合は、スイッチＳＷ１１の
オフ時にチャネルチャージがゲート容量に流れ込むこと
により、トランジスタＭ１１のゲート電位が変動し、ホ
ールド電流が入力電流と異なる値となってしまうことが
ある。より高精度に電流をホールドする必要がある場合
には、キャパシタＣ１１を用いることにより、同一のチ
ャージが流入した場合のゲート電位の変動を小さく抑
え、ホールド電流の変動を小さくすることができる。

【００４２】図９に示す電流サンプルホールド回路で
は、ＮチャネルＭＯＳトランジスタＭ１１とＰチャネル
ＭＯＳトランジスタＭ１２が直列に接続され、両トラン
ジスタＭ１１，Ｍ１２のドレインがスイッチＳＷ１１を
介して入出力端子ＩＮ／ＯＵＴに接続されている。ま
た、トランジスタＭ１１のゲートとグランド間にキャパ
シタＣ１１が接続され、トランジスタＭ１１のゲートは
入出力端子ＩＮ／ＯＵＴにも接続されている。

【００４３】サンプルモードにおいてスイッチＳＷ１１
にオンになると、入出力端子ＩＮ／ＯＵＴからの入力電
流はその方向に応じてトランジスタＭ１１，Ｍ１２のい
ずれかに流れる。ホールドモードにおいてスイッチＳＷ
１１がオフになると、図８の例と同様にトランジスタＭ
１１，Ｍ１２のゲート電圧はキャパシタＣ１１にホール
ドされ、トランジスタＭ１１，Ｍ１２にはスイッチＳＷ
１１がオフになる前と同じ電流が流れるので、入出力端
子ＩＮ／ＯＵＴにサンプル時の入力電流に応じた電流が
流れ、入力電流がホールドされる。

【００４４】図８の例では、入力電流の吸い込み電流の
最大値が基準電流Ｉref の大きさに制限されるのに対し
て、図９の電流サンプルホールド回路では、吸い込みお
よび吐き出し電流の最大値は特にＩref に制限されな
い。また、この回路ではトランジスタＭ１１，Ｍ１２に
流れるバイアス電流を電源電圧によりコントロールする
ことが可能である。

【００４５】さらに、この電流サンプルホールド回路の
サンプルモードにおける過渡応答時間は、キャパシタＣ
１１の容量をＣとし、トランジスタＭ１，Ｍ２で構成さ
れるトランスコンダクタのトランスコンダクタンスをｇ
ｍとしたとき、Ｃ／ｇｍと表される。電源電圧を高くす
るとトランスコンダクタンスｇｍが大きくなるので、高
速動作が可能となる。

【００４６】図１０に示す電流サンプルホールド回路で
は、図８の例におけるトランジスタＭ１１にカスコード
接続されたトランジスタ（カスコードトランジスタ）Ｍ
１３を付加している。カスコードトランジスタＭ１３の
ゲートには、基準電圧Ｖrefが印加されている。この構
成によれば、ホールド時の出力インピーダンスが高くな
り、サンプル時とホールド時の入出力端子ＩＮ／ＯＵＴ
の電圧が異なることによるサンプルホールド誤差を低減
することができる。

【００４７】図１１に示す電流サンプルホールド回路で
は、図１０のカスコードトランジスタＭ１３を低閾値電
圧（Low Ｖth）タイプのトランジスタとし、さらにトラ
ンジスタＭ１１，Ｍ１３のゲートを共通接続している。
こうすることにより、カスコードトランジスタＭ１３の
ためのバイアス電圧（図１０の基準電圧Ｖref ）が不要
となり、回路をより簡単に実現することが可能となる。

【００４８】図１２に示す電流サンプルホールド回路
は、図９の各トランジスタＭ１１，Ｍ１２にそれぞれカ
スコードトランジスタＭ１３，Ｍ１４を付加した例であ
る。カスコードトランジスタＭ１３，Ｍ１４のゲートに
は、それぞれバイアス電圧である基準電圧Ｖref1，Ｖre
f2が印加されている。この例によると、図１０と同様に
出力インピーダンスを高くすることが可能となり、サン
プルホールド精度を向上させることができる。

【００４９】図１３に示す電流サンプルホールド回路で
は、図１２におけるカスコードトランジスタＭ１３，Ｍ
１４を低閾値電圧（Low Ｖth）タイプのトランジスタと
し、さらにトランジスタＭ１１とＭ１３のゲート、トラ
ンジスタＭ１２とＭ１４のゲートをそれぞれ共通接続し
ている。これにより、図１２のトランジスタＭ１３，Ｍ
１４のためのバイアス電圧である基準電圧Ｖref1，Ｖre
f2が不要となり、回路をより簡単に実現することができ
る。

【００５０】図１４に示す電流サンプルホールド回路で
は、サンプルモードにおいてスイッチＳＷ１１，ＳＷ１
２がオンの時に、入出力端子ＩＮ／ＯＵＴからトランジ
スタＭ１１，Ｍ１２を介して入力される入力電流の大き
さに応じてトランジスタＭ１３，Ｍ１４のゲート電圧が
変化し、ホールドモードにおいてスイッチＳＷ１１，Ｓ
Ｗ１２がオフとなった時に、このゲート電圧がキャパシ
タＣ１１，Ｃ１２にホールドされる。これにより入力電
流がサンプルホールドされる。この例においても、入力
電流の最大値はバイアス電流には制限されないため、小
さな消費電流で大きな電流を扱うことが可能となる。

【００５１】図１５に示す電流サンプルホールド回路
は、図１０の電流サンプルホールド回路にいわゆるレギ
ュレーテッドカスコード構成を適用した例であり、トラ
ンジスタＭ１１のドレイン電圧は演算増幅器ＯＰ１１の
フィードバックにより一定に保たれ、トランジスタＭ１
１，Ｍ１３と演算増幅器ＯＰ１１によって構成される電
流サンプルホールド回路の出力インピーダンスが非常に
高くなる。このため、入出力端子ＩＮ／ＯＵＴの電圧変
化による出力電流の変化が小さく抑えられ、サンプルホ
ールド誤差を小さくすることができる。

【００５２】図１６は、図１２の電流サンプルホールド
回路にレギュレーテッドカスコード構成を適用した例で
あり、トランジスタＭ１１，Ｍ１２のドレイン電圧はそ
れぞれ演算増幅器ＯＰ１１とトランジスタＭ３、演算増
幅器ＯＰ１２とトランジスタＭ４で構成されるフィード
バックループにより一定に保たれる。これにより、出力
インピーダンスを高くすることができ、負荷変動による
出力電流の変動を小さくすることが可能となり、サンプ
ルホールド精度、ひいてはＡ／Ｄ変換精度を向上させる
ことが可能となる。

【００５３】（第２の実施形態）次に、第１の実施形態
で説明した電流増幅装置を用いた電流モードパイプライ
ン型Ａ／Ｄ変換器の実施形態について説明する。図１７
は、この電流モードパイプライン型Ａ／Ｄ変換器の概略
構成図であり、電流源１６０から入力される入力電流Ｉ
inをパイプライン接続した複数のビットセル（単位Ａ／
Ｄ変換器）１５０−１，１５０−２，…，１５０−ｎに
通すことにより、ｎビットのＡ／Ｄ変換出力を得る構成
となっている。

【００５４】図１８に、一つのビットセルの構成を示
す。図３（ａ）と同一部分に同一符号を付して説明する
と、このビットセルは第１の実施形態で説明した電流サ
ンプルホールド回路１０１，１０２，１０３、電流反転
回路１１０、スイッチ１２０，１２１，１２３，１２
４，１２５，１２６、電流入力端子１５１および電流出
力端子１５２からなる電流増幅装置に、スイッチ１２
９、電流コピー回路１３０、電流比較回路１３１、基準
電流源１３２，１３３およびディジタルデータ出力端子
１５４を追加した構成となっている。

【００５５】電流入力端子１５１からの入力電流は、電
流コピー回路１３０を介して電流増幅装置に入力され、
第１の実施形態と同様にして２倍に増幅され、電流出力
端子１５２より出力される。また、入力電流は電流コピ
ー回路１３０により電流比較回路１３１の入力にコピー
され、電流比較回路１３１で基準電流源１３２からの基
準電流Ｉref と大小比較される。この電流比較回路１３
１の比較結果によりスイッチ１２９がオン・オフ制御さ
れ、電流増幅装置の出力電流と、電流増幅装置の出力電
流から基準電流源１３３からの基準電流Ｉref を減算し
た電流のいずれか電流出力端子１５２から出力される。

【００５６】この一連の動作により１ビットのＡ／Ｄ変
換が行われ、電流比較回路１３１の出力がディジタルデ
ータ出力端子１５４よりディジタル出力として出力され
ると共に、入力電流Ｉinから１ビット量子化出力を差し
引いた残差電流が出力電流として電流出力端子１５２よ
り次段のビットセルに出力される。このようなビットセ
ルを図１７に示したようにｎ段パイプライン接続するこ
とによって、ｎビットのＡ／Ｄ変換が行われる。

【００５７】（第３の実施形態）図１９に、本発明の第
３の実施形態に係る電流増幅装置の構成を示す。本実施
形態は、ＩＣ化に際してディジタル系からのノイズの影
響を受けにくいようにするために差動構成としたもの
で、差動電流入力端子２５１，２５３からの差動入力電
流を２倍に増幅して差動電流出力端子２５２，２５４よ
り差動出力電流として出力する電流増幅装置であり、第
１、第２および第３の差動電流サンプルホールド回路２
０１，２０２，２０３と、スイッチ２２０，２２１，２
２３，２２４，２２５，２２６，２２７，２２８により
構成される。スイッチ２２０，２２１，２２３，２２
４，２２５，２２６，２２７，２２８は、例えばＭＯＳ
トランジスタからなる。電流サンプルホールド回路２０
１，２０２，２０３は、いずれも入出力端子を共通にし
た構成となっている。

【００５８】また、本実施形態では第１の実施形態の図
３で存在した電流反転回路１１０は使用されておらず、
その代わりに、差動電流入力端子２５１，２５３からの
差動入力電流が第１の差動電流サンプルホールド回路２
０１への入力とは逆相で第２および第３の差動電流サン
プルホールド回路２０２，２０３に入力されるように結
線されている。

【００５９】次に、図２０〜図２４を用いて本実施形態
の動作を詳しく説明する。図１９の電流増幅装置の動作
を分かりやすくするために、図２０〜図２４では各動作
モードでの信号電流の経路を太線で示してある。

【００６０】＜第１の動作モード＞まず、第１の動作モ
ードにおいては、図２０に示したように差動電流入力端
子２５１，２５３からの差動入力電流は、クロックＣＫ
１でオンとなるスイッチ２２０を介して第１の差動電流
サンプルホールド回路２０１に入力され、この差動電流
サンプルホールド回路２０１によりクロックＣＫ１’の
タイミングでサンプルされ、ホールドされる。このと
き、クロックＣＫ１２でオンとなるスイッチ２２６を介
して、第３の差動電流サンプルホールド回路２０３から
の差動出力電流が差動電流出力端子２５２，２５４より
出力される。

【００６１】また、このとき第２の差動電流サンプルホ
ールド回路２０２の出力端子は、不要な電位変動を避け
るため、クロックＣＫ１２でオンとなるスイッチ２２７
を介して定電位点、例えばグランドに接続される。すな
わち、差動電流サンプルホールド回路２０２は電流源を
用いて構成されることから、出力端子が高インピーダン
スになるとその電位が大きく変化し、回路が飽和したり
次のサンプル時に過渡応答時間が長くなってしまうた
め、このような電位変動を防止している。なお、第２の
差動電流サンプルホールド回路２０２の出力端子の電位
変動によるＡ／Ｄ変換精度の低下が問題にならず、また
特に高速性が要求されなければ、このようにする必要は
必ずしもない。

【００６２】＜第２の動作モード＞次に、第２の動作モ
ードにおいては、図２１に示すようにクロックＣＫ２１
によりスイッチ２２１，２２２がオンとなり、差動電流
入力端子２５１，２５３からの差動入力電流と第１の差
動電流サンプルホールド回路２０１からの差動出力電流
が結線により逆相で結合されることにより、加算され
る。この加算された差動電流がクロックＣＫ２１’で第
２の差動電流サンプルホールド回路２０２によりサンプ
ルされ、ホールドされる。これにより、第２の電流サン
プルホールド回路１０２に差動入力電流の２倍の電流が
ホールドされる。また、このときクロックＣＫ１２によ
りスイッチ２２６がオンとなり、第３の差動電流サンプ
ルホールド回路２０３に保持されていた電流がスイッチ
２２６を介して差動電流出力端子２５２，２５４より出
力される。

【００６３】＜第３の動作モード＞次に、第３の動作モ
ードにおいては、図２２に示すようにクロックＣＫ１１
によりスイッチ２２５がオンとなり、第２の差動電流サ
ンプルホールド回路２０２にホールドされた差動入力電
流の２倍の電流がスイッチ１２５を介して出力される。
また、差動入力電流はクロックＣＫ１で第１の差動電流
サンプルホールド回路２０１によりサンプルされ、ホー
ルドされる。

【００６４】また、このとき第３の差動電流サンプルホ
ールド回路２０３の出力端子は、不要な電位変動を避け
るため、クロックＣＫ１１でオンとなるスイッチ２２８
を介して定電位点、例えばグランドに接続される。第３
の差動電流サンプルホールド回路２０３の出力端子の電
位変動によるＡ／Ｄ変換精度の低下が問題にならなけれ
ば、このようにする必要は必ずしもない。

【００６５】＜第４の動作モード＞次に、第４の動作モ
ードにおいては、図２３に示すようにクロックＣＫ２２
によりスイッチ２２３，２２４がオンとなり、差動電流
入力端子２５１，２５３からの差動入力電流と第１の差
動電流サンプルホールド回路２０１からの差動出力電流
が結線により逆相で結合されることにより、加算され
る。この加算された差動電流がクロックＣＫ２２’で第
３の差動電流サンプルホールド回路２０２によりサンプ
ルされ、ホールドされる。これにより、第３の差動電流
サンプルホールド回路２０３に差動入力電流の２倍の電
流がホールドされる。また、このときクロックＣＫ１１
によりスイッチ２２５がオンとなり、第２の差動電流サ
ンプルホールド回路２０２に保持されていた電流がスイ
ッチ２２５を介して差動電流出力端子２５２，２５４よ
り出力される。

【００６６】このように本実施形態では、差動入力電流
を第１の差動電流サンプルホールド回路２０１により所
定周期でサンプルしてホールドした差動電流と、差動入
力電流を逆相で加算することにより入力電流の２倍の電
流を生成し、この電流を第２および第３の電流サンプル
ホールド回路２０２，２０３により交互にサンプルして
ホールドし、かつ交互に出力することにより、電流を２
倍に増幅する電流増幅装置を実現することができる。

【００６７】従って、第１の実施形態と同様に、カレン
トミラーの入出力電流比で電流を２倍にする従来の電流
モードパイプライン型Ａ／Ｄ変換器に用いられるビット
セルのように、カレントミラーを構成するトランジスタ
の精度によって電流増幅率の精度が影響を受けることが
ないために、高価格化を伴わずに高精度化を達成するこ
とができ、またスイッチカレントミラーを用いる方法の
ようにサンプリング回路をサンプリングレートの２倍の
速度で動作させる必要がないため、高速化による変換精
度の劣化がなく、消費電力の低減も可能となる。

【００６８】また、本実施形態では差動電流サンプルホ
ールド回路２０１，２０２，２０３を用いることによ
り、第１の差動電流サンプルホールド回路２０１の正相
入出力および逆相入出力と、第２および第３の差動電流
サンプルホールド回路２０２，２０３の正相入出力およ
び逆相入出力と逆に接続することによって第１の実施形
態の電流反転回路１１０に相当する操作を実現でき、電
流反転回路が不要となるという効果がある。

【００６９】さらに、本実施形態のように差動構成とし
た場合には、差動電流のコモンモード成分をキャンセル
する必要がある。従来の技術でも述べたように、コモン
モード成分をキャンセルしないと、コモンモード成分の
電流も２倍に増幅され、場合によっては出力電流が飽和
してしまうからである。また、コモンモード成分を差動
電流の同相と逆相について不均等に補正した場合、その
不均等分は差動出力電流に差動電流として現れ、差動出
力電流に誤差を与えてしまう。

【００７０】これに対し、本実施形態では差動入力電流
のコモンモード成分は電流増幅装置でキャンセルされる
ため、特別にコモンモード成分をキャンセルする回路は
不要である。これは差動電流サンプルホールド回路の出
力は差動入力電流を反転したものとなるので、電流増幅
装置の差動入力電流をＩin₊ ＝Ｉｓ＋Ｉｃ，Ｉin_- ＝−
Ｉｓ＋Ｉｃとすると、電流増幅装置の差動出力電流はＩ
out ₊ −（−Ｉin₊ ＋Ｉin_- ）＝２Ｉｓ，Ｉout _- ＝−
（−Ｉin_- ＋Ｉin₊ ）＝−２Ｉｓとなることより分か
る。Ｉｓは信号成分、Ｉｃはコモンモード成分である。

【００７１】（差動電流サンプルホールド回路の実施形
態）次に、図２４〜図２６を用いて第３の実施形態で用
いる差動電流サンプルホールド回路の構成例について説
明する。

【００７２】図２４に示す差動電流サンプルホールド回
路は、３つの差動ペア（差動トランジスタ対）を用いて
構成される。第１の差動ペアはトランジスタＭ２１，Ｍ
２２によって構成され、第２の差動ペアはトランジスタ
Ｍ２３，Ｍ２４によって構成され、第３の差動ペアはト
ランジスタＭ２５，Ｍ２６によって構成される。トラン
ジスタＭ２１，Ｍ２２、トランジスタＭ２３，Ｍ２４、
トランジスタＭ２５，Ｍ２６の共通ソースは、それぞれ
電流源ＣＳ２１，ＣＳ２２，ＣＳ２３に接続される。

【００７３】差動入力電流と差動出力電流の入出力は、
一対の端子ＩＮ／ＯＵＴを介して行われる。トランジス
タＭ２１，Ｍ２２のゲート・ドレイン間には、サンプル
用のスイッチＳＷ２１，ＳＷ２２がそれぞれ接続されて
いる。ホールド用のキャパシタは、本実施形態ではトラ
ンジスタＭ２１，Ｍ２２のゲート容量で代用している
が、第１の実施形態で用いた電流サンプルホールド回路
と同様にキャパシタを別途設けてもよい。

【００７４】差動入出力電流の差動成分は、トランジス
タＭ２１，Ｍ２２によって構成される第１の差動ペアよ
り、トランジスタＭ２１，Ｍ２２のゲート間の差動入力
電圧に応じて入出力される。差動入出力電流の同相成分
は、トランジスタＭ２３，Ｍ２４によって構成される第
２の差動ペアとトランジスタＭ２５，Ｍ２６によって構
成される第３の差動ペアとからなる同相電圧検出回路に
より、トランジスタＭ２３，Ｍ２６のゲートの同相電圧
に応じて、ダイオード接続されたトランジスタＭ２９，
Ｍ３０に供給され、さらにトランジスタＭ２９およびＭ
２７，Ｍ２８によって構成されるカレントミラー回路を
介して入出力される。

【００７５】サンプルモードにおいてクロックＣＫによ
りスイッチＳＷ２１，ＳＷ２２がオンになると、トラン
ジスタＭ２１，Ｍ２２がダイオード接続され、入出力端
子ＩＮ／ＯＵＴからの差動入力電流と、上記差動成分お
よび同相成分の電流の和が等しくなるようにフィードバ
ックがかかり、トランジスタＭ２１，Ｍ２２のゲート電
位が変化する。ホールドモードにおいてスイッチＳＷ２
１，ＳＷ２２がオフになると、トランジスタＭ２１，Ｍ
２２のゲート容量にその電位が保存される。これによ
り、サンプル時の差動入力電流に等しい差動出力電流が
入出力端子ＩＮ／ＯＵＴから出力され、電流がホールド
される。

【００７６】図２５に示す差動電流サンプルホールド回
路は、図２４におけるトランジスタＭ２１，Ｍ２２と、
トランジスタＭ２７，Ｍ２８にそれぞれカスコードトラ
ンジスタＭ３１，Ｍ３２とＭ３３，Ｍ３４を付加した例
である。カスコードトランジスタＭ３１，Ｍ３２のゲー
トには基準電圧Ｖref1が印加され、カスコードトランジ
スタＭ３３，Ｍ３４のゲートには基準電圧Ｖref2が印加
されている。これによりホールド時の出力インピーダン
スが大きくなり、入出力端子ＩＮ／ＯＵＴの電圧による
出力電流の変動誤差を低減することができる。

【００７７】図２６に示す差動電流サンプルホールド回
路は、図２５の構成にトランジスタＭ３５，Ｍ３６を追
加して折り返しカスコード回路とし、第１の差動ペアの
トランジスタＭ２１，Ｍ２２のドレインを負荷のトラン
ジスタＭ２７，２８に接続した例である。図２５の場合
に比較して、電源Ｖｄｄとグランド間に直列接続される
トランジスタの個数が削減され、低電圧動作を実現する
ことが可能となる。

【００７８】図２７に示す差動電流サンプルホールド回
路は、図２６の構成にレギュレーテッドカスコード回路
を用いたものである。すなわち、カスコードトランジス
タＭ３１，Ｍ３２およびＭ３３，Ｍ３４には、演算増幅
器ＯＰ３１，ＯＰ３２およびＯＰ３３，ＯＰ３４により
フィードバックがかけられている。このフィードバック
により、トランジスタＭ３５，Ｍ３６およびＭ２７，Ｍ
２８のドレイン電圧は一定に保たれるため、入出力端子
ＩＮ／ＯＵＴから見た出力インピーダンスが非常に高く
なる。このため、入出力端子ＩＮ／ＯＵＴの電圧変化に
よる出力電流の変化が小さく抑えられ、サンプルホール
ド精度、ひいてはＡ／Ｄ変換精度を向上させることが可
能となる。

【００７９】（第４の実施形態）次に、第３の実施形態
で説明した電流増幅装置を用いた電流モードパイプライ
ン型Ａ／Ｄ変換器の実施形態について説明する。図２８
は、この電流モードパイプライン型Ａ／Ｄ変換器の概略
構成図であり、電流源２６０から入力される入力電流Ｉ
inをパイプライン接続した複数のビットセル（単位Ａ／
Ｄ変換器）２５０−１，２５０−２，…，２５０−ｎに
通すことにより、ｎビットのＡ／Ｄ変換出力を得る構成
となっている。

【００８０】図２９に、一つのビットセルの構成を示
す。図１９と同一部分に同一符号を付して説明すると、
このビットセルは第３の実施形態で説明した差動電流サ
ンプルホールド回路２０１，２０２，２０３、スイッチ
２２０，２２１，２２３，２２４，２２５，２２６，２
２７，２２８、差動電流入力端子２５１，２５３および
差動電流出力端子２５２，２５４からなる電流増幅装置
に、電流コピー回路２３０、電流比較回路２３１、差動
基準電流源２３２、反転回路２３３、基準電流源２３
４、スイッチ２３５，２３６およびディジタルデータ出
力端子２５６を追加した構成となっている。

【００８１】差動入力端子２５１，２５３からの差動入
力電流は、電流コピー回路２３０を介して電流増幅装置
に入力され、第３の実施形態と同様にして２倍に増幅さ
れ、差動電流出力端子２５２，２５４より出力される。
また、差動入力電流は電流コピー回路２３０により電流
比較回路２３１の入力にコピーされ、この電流比較回路
２３１で基準電流源２３２からの差動基準電流と大小比
較される。この電流比較回路２３１の比較結果であるク
ロックＣＫref と、これを反転回路２３３で反転させた
クロックにより、スイッチ２３５，２３６がオン・オフ
制御され、電流増幅装置の出力電流と、電流増幅装置の
出力電流より基準電流源２２４からの基準電流Ｉref を
減算した電流のいずれかが差動電流出力端子２５２，２
５４から出力される。

【００８２】この一連の動作により１ビットのＡ／Ｄ変
換が行われ、電流比較回路２３１の出力がディジタルデ
ータ出力端子２５６よりディジタル出力として出力され
ると共に、差動電流出力端子２５２，２５４より入力電
流から１ビット量子化出力を差し引いた残差電流が出力
電流として次段のビットセルに出力される。このような
ビットセルを図２８に示したようにｎ段パイプライン接
続することによって、ｎビットのＡ／Ｄ変換が行われ
る。

【００８３】次に、基準電流源の構成法について説明す
る。上述した本発明の電流増幅装置では、基準電流源が
使用されている。この電流増幅装置を含むビットセルを
ｎ段パイプライン接続して電流モードパイプライン型Ａ
／Ｄ変換器を実現する場合、それぞれのビットセルでの
基準電流源の電流値を正確に等しくする必要がある。基
準電流は各段のビットセルにおいて入力電流より差し引
かれるため、これに誤差があると誤差分は雑音が混入し
たことと等価になり、変換精度を悪化させるためであ
る。

【００８４】図３０は、このような課題を解決した基準
電流源の構成法を示す図であり、ｎ段のビットセルに対
応してｎ個の電流サンプルホールド回路３０１−１〜３
０１−ｎを配置し、共通の基準電流源３０３からの基準
電流を切替器３０４により電流サンプルホールド回路３
０１−１〜３０１−ｎに順次供給してサンプルホールド
する。すなわち、一つの共通の基準電流を電流サンプル
ホールド回路３０１−１〜３０１−ｎによってコピー
し、そして電流サンプルホールド回路３０１−１〜３０
１−ｎでホールドされた電流をスイッチ３０２−１〜３
０２−ｎをそれぞれ介して各段のビットセルの電流増幅
装置に供給する構成とする。このようにすることによ
り、各段のビットセルで用いられる基準電流源の電流値
を正確に等しくすることができる。

【００８５】また、電流モードパイプラインＡ／Ｄ変換
器では、後段に移行するに従って入力電流は２倍されて
ゆくため、上述の基準電流への要求精度は後段に移行す
るにつれて１／２ずつ低減されてゆく。従って、後段側
では基準電流源として通常のカレントミラーを用いるこ
とも可能である。

【００８６】（第５の実施形態）次に、図３１および図
３２を用いて本発明を電流モード巡回型Ａ／Ｄ変換器に
適用した実施形態を説明する。

【００８７】図３１（ａ）において、ビットセル４００
は例えば図２９に示した構成のビットセルであり、この
ビットセル４００の差動電流入力端子２５１，２５３に
は入力電流源ＣＳinからの差動入力電流がスイッチ４０
１，４０２を介して入力される。スイッチ４０１，４０
２は、図３２に示すクロックＣＫinが“Ｈ”レベルのと
きオンとなる。また、ビットセル４００の差動電流入力
端子２５１，２５３と差動電流出力端子２５２，２５４
との間にスイッチ４０３，４０４が挿入されている。ス
イッチ４０３，４０４は、図３２に示すクロックＣＫ１
が“Ｈ”レベルのときオンとなる。

【００８８】この電流モード巡回型Ａ／Ｄ変換器におい
ては、ビットセル４００の基本動作は第４の実施形態で
説明した電流モードパイプライン型Ａ／Ｄ変換器のそれ
と同じであるが、ビットセル４００の差動電流出力端子
２５２，２５４からの差動出力電流が再び同じセル４０
０の差動電流入力端子２５１，２５３に入力される点が
異なる。すなわち、ビットセル４００への入力電流は、
最初のクロック周期においては外部の入力電流源ＣＳin
より入力され、それ以降のクロック周期においてはセル
４００自身の出力電流が入力される。１クロック周期で
１ビットの変換が行なわれ、ｎ回のクロック周期でｎビ
ットの変換が実現されることになる。

【００８９】クロックＣＫin，ＣＫ１は、互いに逆相の
クロックであり、図３１（ｂ）に示すような構成で生成
できる。すなわち、基準クロックＣＫを入力とするＮ進
カウンタ４０５のキャリ出力をＣＫinとし、これを反転
回路４０６で反転したクロックをＣＫ１とすればよい。

【００９０】なお、本実施形態では第１の実施形態で説
明した電流サンプルホールド回路を有する電流増幅装置
によりビットセルを構成したが、第３の実施形態で説明
した差動電流サンプルホールド回路を有する電流増幅装
置によりビットセルを構成して電流モード巡回型Ａ／Ｄ
変換器を実現することもできる。

【００９１】また、以上の実施形態では、電流比較回路
が１つで単位Ａ／Ｄ変換器（ビットセル）が１ビットの
場合について述べてきたが、各ビットセルに電流比較回
路を複数個設けて、ビットセルを複数ビットの単位Ａ／
Ｄ変換器として構成することも可能である。その他、本
発明は種々変形して実施することができる。

【００９２】

【発明の効果】以上述べたように、本発明によれば入力
電流を第１の電流サンプルホールド手段により所定周期
でサンプルしてホールドした電流と、入力電流を反転さ
せた電流を加算することにより入力電流の２倍の電流を
生成し、この電流を第２および第３の電流サンプルホー
ルド手段により交互にサンプルしてホールドし、かつ交
互に出力することによって電流を２倍に増幅することに
より、トランジスタなどの素子の精度によって電流増幅
率の精度が影響を受けることがなく、また素子精度を高
くする必要がないことから複雑なプロセスやトリミング
が不要で、低価格であり、しかも回路をサンプリングレ
ートの２倍の速度で動作させる必要がないために、高速
化しても回路の過渡応答による精度の劣化がなく、消費
電力の低減も可能な電流増幅装置を提供することができ
る。

【００９３】また、この電流増幅装置を差動構成とする
ことにより、他のディジタル系からのノイズの影響を受
けにくくすると同時に、特別にコモンモード成分をキャ
ンセルする回路を設けることなく、電流増幅装置内部の
処理の段階でコモンモード成分をキャンセルでき、コモ
ンモード成分の電流が増幅されてしまうことによる出力
電流の飽和や、コモンモード成分を差動電流の同相と逆
相について不均等に補正した場合にその不均等分が差動
出力電流に差動電流として現れることによる誤差の発生
といった問題を解決することができる。

【００９４】さらに、本発明によれば上記の電流増幅装
置を用いて高精度の電流モードＡ／Ｄ変換器、さらには
電流モードのパイプライン型Ａ／Ｄ変換器や、電流モー
ド巡回型Ａ／Ｄ変換器を提供することが可能である。

【図面の簡単な説明】

【図１】従来の電流モードパイプライン型Ａ／Ｄ変換器
の構成を示すブロック図

【図２】従来の電流モードパイプライン型Ａ／Ｄ変換器
を構成するビットセルの構成を示す回路図

【図３】第１の実施形態に係る電流増幅装置の構成を示
すブロック図

【図４】第１の実施形態の動作を説明するための図

【図５】第１の実施形態の動作を説明するための図

【図６】第１の実施形態の動作を説明するための図

【図７】第１の実施形態の動作を説明するための図

【図８】電流サンプルホールド回路の構成例を示す図

【図９】電流サンプルホールド回路の構成例を示す図

【図１０】電流サンプルホールド回路の構成例を示す図

【図１１】電流サンプルホールド回路の構成例を示す図

【図１２】電流サンプルホールド回路の構成例を示す図

【図１３】電流サンプルホールド回路の構成例を示す図

【図１４】電流サンプルホールド回路の構成例を示す図

【図１５】電流サンプルホールド回路の構成例を示す図

【図１６】電流サンプルホールド回路の構成例を示す図

【図１７】本発明の第２の実施形態に係る電流モードパ
イプライン型Ａ／Ｄ変換器の構成を示すブロック図

【図１８】第２の実施形態におけるビットセルの構成を
示す回路図

【図１９】本発明の第３の実施形態に係る電流増幅装置
の構成を示すブロック図

【図２０】第３の実施形態の動作を説明するための図

【図２１】第３の実施形態の動作を説明するための図

【図２２】第３の実施形態の動作を説明するための図

【図２３】第３の実施形態の動作を説明するための図

【図２４】差動電流サンプルホールド回路の構成を示す
図

【図２５】差動電流サンプルホールド回路の構成を示す
図

【図２６】差動電流サンプルホールド回路の構成を示す
図

【図２７】差動電流サンプルホールド回路の構成を示す
図

【図２８】本発明の第４の実施形態に係る電流モードパ
イプライン型Ａ／Ｄ変換器の構成を示すブロック図

【図２９】第４の実施形態におけるビットセルの構成を
示す回路図

【図３０】基準電流源の構成例を示す図

【図３１】本発明の第５の実施形態に係る電流モード巡
回型Ａ／Ｄ変換器の構成を示すブロック図

【図３２】第５の実施形態の動作を説明するためのタイ
ミング図

【符号の説明】

１０１…第１の電流サンプルホールド回路 １０２…第２の電流サンプルホールド回路 １０３…第３の電流サンプルホールド回路 １１０…電流反転回路 １２０〜１２９…スイッチ １３０…電流コピー回路 １３１…電流比較回路 １３２，１３３…基準電流源 １５０…ビットセル １５１…電流入力端子 １５２…電流出力端子 １６０…入力電流源 ２０１…第１の差動電流サンプルホールド回路 ２０２…第２の差動電流サンプルホールド回路 ２０３…第３の差動電流サンプルホールド回路 ２５１，２５３…差動電流入力端子 ２５２，２５４…差動電流出力端子 ２６０…入力電流源 ２２０〜２２８，２３４，２３５…スイッチ ２３０…電流コピー回路 ２３１…電流比較回路 ２３２…反転回路 ２３３…基準電流源 ３０１…電流サンプルホールド回路 ３０２…スイッチ ３０３…電流源 ３０４…切替器 ４００…ビットセル ４０１〜４０４…スイッチ ４０５…Ｎ進カウンタ ４０６…反転回路

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】入力電流を所定周期でサンプルしてホール
   ドする第１の電流サンプルホールド手段と、 前記入力電流を反転する電流反転手段と、 前記電流反転手段からの出力電流と前記第１の電流サン
   プルホールド手段からの出力電流を加算する第１および
   第２の電流加算手段と、前記第１の電流加算手段からの出力電流をサンプルして
   ホールドする第２の電流サンプルホールド手段と、 前記第２の電流加算手段からの出力電流をサンプルして
   ホールドする第３の電流サンプルホールド手段と、 前記第２および第３の電流サンプルホールド手段により
   前記第１および第２の電流加算手段からの出力電流を交
   互にサンプルしてホールドした電流を交互に出力電流と
   して出力する手段とを備えたことを特徴とする電流増幅
   装置。
2. 【請求項２】差動入力電流を所定周期でサンプルしてホ
   ールドする第１の電流サンプルホールド手段と、 前記差動入力電流と前記第１の電流サンプルホールド手
   段からの差動出力電流を加算する第１および第２の電流
   加算手段と、前記第１の電流加算手段からの差動出力電流をサンプル
   してホールドする第２の電流サンプルホールド手段と、 前記第２の電流加算手段からの差動出力電流をサンプル
   してホールドする第３の電流サンプルホールド手段と、 前記第２および第３の電流サンプルホールド手段により
   前記第１および第２の電流加算手段からの差動出力電流
   を交互にサンプルしてホールドした差動電流を交互に差
   動出力電流として出力する手段とを備えたことを特徴と
   する電流増幅装置。
3. 【請求項３】前記電流加算手段は、前記第１の電流サン
   プルホールド手段からの差動出力電流の正相電流と前記
   差動入力電流の逆相電流、該差動出力電流の逆相電流と
   該差動入力電流の正相電流をそれぞれ接続して結線によ
   り加算することを特徴とする請求項２記載の電流増幅装
   置。
4. 【請求項４】前記第２および第３の電流サンプルホール
   ド手段の出力端子を出力期間以外の期間中所定の定電位
   点に接続する手段を有することを特徴とする請求項１ま
   たは２に記載の電流増幅装置。
5. 【請求項５】入力電流を所定周期でサンプルしてホール
   ドする第１の電流サンプルホールド手段と、 前記入力電流を反転する電流反転手段と、 前記電流反転手段からの出力電流と前記第１の電流サン
   プルホールド手段からの出力電流を加算する第１および
   第２の電流加算手段と、前記第１の電流加算手段からの出力電流をサンプルして
   ホールドする第２の電流サンプルホールド手段と、 前記第２の電流加算手段からの出力電流をサンプルして
   ホールドする第３の電流サンプルホールド手段と、 前記第２および第３の電流サンプルホールド手段により
   前記第１および第２の電流加算手段からの出力電流を交
   互にサンプルしてホールドした電流を交互に出力電流と
   して出力する手段と、 前記入力電流と基準電流とを大小比較してディジタルデ
   ータを出力する電流比較手段と、 前記電流比較手段の比較結果に応じて前記出力電流およ
   び該出力電流と基準電流との差電流を選択的に出力する
   手段とを備えたことを特徴とするアナログ−ディジタル
   変換器。
6. 【請求項６】差動入力電流を所定周期でサンプルしてホ
   ールドする第１の電流サンプルホールド手段と、 前記第１の電流サンプルホールド手段からの出力電流と
   前記差動入力電流を加算する第１および第２の電流加算
   手段と、前記第１の電流加算手段からの差動出力電流をサンプル
   してホールドする第２の電流サンプルホールド手段と、 前記第２の電流加算手段からの差動出力電流をサンプル
   してホールドする第３の電流サンプルホールド手段と、 前記第２および第３の電流サンプルホールド手段により
   前記第１および第２の電流加算手段からの差動出力電流
   を交互にサンプルしてホールドした差動電流を交互に差
   動出力電流として出力する手段と、 前記差動入力電流と基準電流とを大小比較してディジタ
   ルデータを出力する電流比較手段と、 前記電流比較手段の比較結果に応じて前記差動出力電流
   および該差動出力電流と基準電流との差電流を選択的に
   出力する手段とを備えたことを特徴とするアナログ−デ
   ィジタル変換器。
7. 【請求項７】請求項５または６に記載のアナログ−ディ
   ジタル変換器を単位アナログ−ディジタル変換器として
   複数個パイプライン接続してなる電流モードパイプライ
   ン型アナログ−ディジタル変換器。
8. 【請求項８】請求項５または６に記載のアナログ−ディ
   ジタル変換器の出力端子を入力端子に結合してなる電流
   モード巡回型アナログ−ディジタル変換器。