JP5007529B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、ウエハ、チップ、工程等の識別標識として用いられる記号パターンを有する半導体装置及びその製造方法に関する。

半導体装置の製造において、工程管理、製品管理等のために、半導体チップ内またはスクライブライン内に、デバイスパターンと同時に文字等の記号パターンが配置される。この記号パターンは、製造途中または製造後に、顕微鏡等により観察され、製品や工程を識別するための識別標識として利用される。

下記の特許文献１に、１枚のウエハ内のチップごとに異なる記号を付すことにより、チップ単位に分離した後に、ウエハ内におけるチップの位置を特定することを可能にした半導体装置の製造方法が開示されている。

下記の特許文献２に、位置合わせ用のアライメントマークを複数のドットパターンで構成することにより、化学機械研磨（ＣＭＰ）プロセスを経た後でもアライメントマークを精度よく認識することができる半導体装置の製造方法が開示されている。

下記の特許文献３に、識別標識の原図を構成する線よりも細い線や小さいドットを配置して、目視で識別可能な大きさの記号パターンを形成することにより、クラックの発生を抑制する半導体装置の製造方法が開示されている。

特開平３−８２０５１号公報 特開２０００−３０６８２２号公報 特開２００５−１８１５６０号公報

従来、識別標識として用いられる記号パターンの線幅及び形状は、視認性を優先して決定されていた。電子回路の一部を構成するデバイスパターンの微細化が進展した結果、記号パターンの線幅が、同一層内のデバイスパターンの線幅に比べて太くなった。また、記号パターンに、デバイスパターンには含まれていない図形要素が含まれる場合がある。例えば、上下の配線を接続するための導電プラグが充填されるビアホールを形成する場合、デバイスパターンの図形要素には長方形または正方形しか含まれないが、記号パターンには、Ｔ字形状、または十字形状の図形要素が含まれる場合がある。

デバイスパターンを形成するための一連のウエハプロセス、例えば露光、エッチング、成膜、ＣＭＰ等の条件は、デバイスパターンの寸法と形状に対して最適化されている。従って、デバイスパターンと同時に形成される記号パターンの寸法及び形状が、デバイスパターンの寸法及び形状と大きく異なる場合、種々の問題が発生する。以下、図９Ａ乃至図１０Ｄを参照して、これらの問題の一例を説明する。

図９Ａ及び図９Ｄを参照して、デバイスパターンと記号パターンとの線幅が異なる場合の問題点について説明する。

図９Ａは、デバイスパターンが形成される領域の基板の断面図を示し、図９Ｂは、同一基板内の、記号パターンが形成される領域の断面図を示す。基板１００の上に、層間絶縁膜１０１が形成されている。層間絶縁膜１０１に、導電プラグを充填するためのビアホール１０５、及び記号パターンに対応する凹部１０６が形成されている。ビアホール１０５の平面形状は、例えば一辺の長さが０．５μｍ程度の正方形であり、記号パターンに対応する凹部１０６の線幅は２μｍ程度である。

ビアホール１０５内が完全に埋め込まれる条件で、層間絶縁膜１０１の上にタングステン膜１１０を堆積させる。このとき、ビアホール１０５よりも寸法の大きな凹部１０６内は、タングステン膜１１０で完全には埋め尽くされない。

図９Ｃ及び図９Ｄに示すように、化学機械研磨（ＣＭＰ）を行うことにより、タングステン膜１１０の余分な部分を除去する。ビアホール１０５内に、タングステンからなる導電プラグ１１０ａが残り、凹部１０６内に、タングステン膜１１０ｂが残る。凹部１０６内がタングステン膜１１０で埋め尽くされてはいないため、タングステン膜１１０ｂの表面に、凹部１０６の内面の形状を反映した窪み１１１が発生する。ＣＭＰ時に用いたスラリ等がこの窪み１１１内に残留し、後工程に悪影響を与える場合がある。さらに、層間絶縁膜１０１の上に酸化シリコン膜等を堆積させる場合、窪み１１１の段差部分において酸化シリコン膜が薄くなってしまう。

図１０Ａ及び図１０Ｂを参照して、デバイスパターンには含まれない図形要素が、記号パターンに含まれる場合の問題点について説明する。

図１０Ａ及び図１０Ｂに示すように、直線状のデバイスパターン１２０と、直角に折れ曲がった記号パターン１２１を形成する場合について考察する。デバイスパターン１２０の線幅は、例えば０．５μｍである。記号パターン１２１の直線部分の太さは、デバイスパターン１２０の線幅と等しい。レジスト膜を露光して、デバイスパターン１２０及び記号パターン１２１に対応する開口を形成する際の露光及び現像の条件は、デバイスパターン１２０が目的の形状になるように最適化されている。

図１０Ｃ及び図１０Ｄに、実際に形成される開口の一例を示す。デバイスパターン１２０に対応する開口１２０Ａは、目標となるデバイスパターン１２０の形状にほぼ等しくなる。ところが、記号パターン１２１に対応する開口１２１Ａは、その折れ曲がり部の位置において、目標とする太さよりも太くなってしまう。記号パターン１２１の折れ曲がり部が、目標値よりも太くなると、図９Ｂ及び図９Ｄを参照して説明したように、ＣＭＰ後の表面に窪みが発生してしまう。さらに、本来は直角に折れ曲がっているべき部分が丸みを帯びてしまうため、パターン認識性が低下してしまう。なお、折れ曲がり部の太さが０．５μｍになるように露光条件を決定すると、折れ曲がり部以外の直線部分の線幅が０．５μｍよりも細くなってしまう。

本発明の目的は、記号パターン形成後の工程への悪影響を抑制することができる半導体装置及びその製造方法を提供することである。

本発明の一観点によると、基板の表面に形成された電子回路の一部を構成する複数のデバイスパターンと、前記デバイスパターンと同一の層内に形成され、識別標識として使用される記号パターンとを有し、前記デバイスパターンの幅は、規定範囲内に納まっており、前記記号パターンは、孤立した複数の要素パターンで構成され、該要素パターンは、直線状パターンまたは点状パターンであり、該要素パターンの幅は、前記規定範囲の下限値の０．８倍以上であり、かつ上限値の１．２倍以下であり、前記記号パターンを構成する複数の要素パターンの配置されていない領域によって、識別標識をパターン化した原パターンが表現されている半導体装置が提供される。

本発明の他の観点によると、基板の表面に、電子回路の一部を構成する複数のデバイスパターン、及び識別標識として使用される記号パターンを構成する凹部を形成する工程と、前記凹部内に充填されるように、前記基板上に導電膜を堆積させる工程と、前記基板の平坦面上に堆積している前記導電膜を、化学機械研磨により除去し、前記凹部内に前記導電膜を残す工程とを有し、前記デバイスパターンの幅は、規定範囲内に納まっており、前記記号パターンは、孤立した複数の要素パターンで構成され、該要素パターンは、直線状パターンまたは点状パターンであり、該要素パターンの幅は、前記規定範囲の下限値の０．８倍以上、かつ上限値の１．２倍以下であり、前記記号パターンを構成する複数の要素パターンの配置されていない領域によって、識別標識をパターン化した原パターンが表現されている半導体装置の製造方法が提供される。

記号パターンの寸法を、上記条件を満足するように設定することにより、記号パターンをデバイスパターンと同等の精度で形成することが可能になる。これにより、記号パターンの形状不良に起因する不都合の発生を抑制することができる。

図１Ａ乃至図１Ｎを参照して、実施例による半導体装置の製造方法について説明する。

図１Ａ及び図１Ｂに、それぞれ基板のデバイスパターンが配置される領域及び記号パターンが配置される領域の断面図を示す。図１Ｃ及び図１Ｄに、それぞれ図１Ａ及び図１Ｂに示した領域の平面図を示す。図１Ａ及び図１Ｂは、それぞれ図１Ｃの一点鎖線１Ａ−１Ａにおける断面図及び図１Ｄの一点鎖線１Ｂ−１Ｂにおける断面図を示している。

シリコンからなる半導体基板１の表層部に素子分離絶縁膜２が形成され、活性領域３が画定されている。素子分離絶縁膜２は、例えばシャロートレンチアイソレーション（ＳＴＩ）法により形成される。活性領域３の一部の表面上に、活性領域３を横切るように、多結晶シリコン等からなるゲート電極５Ｇが形成されている。ゲート電極５Ｇと半導体基板１との間に、酸化シリコン等からなるゲート絶縁膜５Ｉが配置されている。

記号パターンが配置される領域には、素子分離絶縁膜２の上に、多結晶シリコンからなる記号パターン６が形成されている。記号パターン６は、例えばアルファベットの「Ｌ」を表しており、縦方向に延在する直線部分と、横方向に延在する直線部分とで構成されている。「Ｌ」字の折れ曲がり部において、２本の直線部分は、微小な間隔を隔てて相互に分離されている。

図１Ｅに示すように、イオン注入によるエクステンション部の形成工程、化学気相成長（ＣＶＤ）と異方性エッチングによるサイドウォールスペーサの形成工程、イオン注入によるソース及びドレインの深い領域の形成工程を経て、活性領域３内にＭＯＳトランジスタ５を形成する。このとき、図１Ｆに示すように、記号パターン６の側面にも、サイドウォールスペーサが形成される。

ＭＯＳトランジスタ５及び記号パターン６を覆うように、酸化シリコン等からなる層間絶縁膜１０を形成する。層間絶縁膜１０に、ビアホール１１、１２、及び記号パターンを充填するための凹部１３を、フォトリソグラフィ及びエッチング技術を用いて形成する。ビアホール１１及び１２の底面に、それぞれＭＯＳトランジスタ５のソース及びドレインの一部が露出する。記号パターンを充填するための凹部１３は、図１Ｆに示すように、記号パターン６の近傍に配置される。

図１Ｇ及び図１Ｈに、それぞれ図１Ｅ及び図１Ｆに示した領域の平面図を示す。図１Ｇの一点鎖線１Ｅ−１Ｅによる断面図が図１Ｅに相当し、図１Ｈの一点鎖線１Ｆ−１Ｆにおける断面図が図１Ｆに相当する。

図１Ｇに示すように、ビアホール１１及び１２は、それぞれＭＯＳトランジスタ５のソース及びドレイン領域内に配置され、その平面形状はほぼ正方形である。

図１Ｈに示すように、凹部１３は、直線状の平面形状を持つ５個の孤立した要素パターンで構成されている。５個の要素パターンは、アルファベットの「Ｃ」を直線のみでパターン化した図形（原パターン）の各直線部分に沿って配置されている。原パターンの折れ曲がり部を画定する２本の直線部分に対応する記号パターンの２つの要素パターンは、相互に分離されている。ビアホール１１及び１２の平面形状の幅（正方形の一辺の長さ）をＬｄ、凹部１３を構成する直線状の要素パターンの線幅をＬｓとする。最も近接する２つの要素パターンの間隔をＳｓとする。

図１Ｉ及び図１Ｊに示すように、層間絶縁膜１０の上にタングステン等からなる導電膜２０を、ＣＶＤ等により堆積させることにより、ビアホール１１、１２、及び凹部１３内に導電膜２０を埋め込む。

図１Ｋ及び図１Ｌに示すように、層間絶縁膜１０の表面が露出するまで、導電膜２０のＣＭＰを行う。これにより、ビアホール１１及び１２内に、導電膜２０からなる導電プラグ２０ａ及び２０ｂが残る。さらに、凹部１３内に、導電膜２０からなる記号パターン２０ｃが残る。

図１Ｍ及び図１Ｎに示すように、層間絶縁膜の上に、さらに他の層間絶縁膜３０を形成する。層間絶縁膜３０は、エッチングストッパ膜、低誘電率絶縁材料（Ｌｏｗ−ｋ）膜、キャップ膜等の積層で構成される。層間絶縁膜３０に配線溝を形成し、配線溝内に銅（Ｃｕ）等からなる配線３２ａ、３２ｂを充填する。配線３２ａ及び３２ｂは、それぞれ導電プラグ２０ａ及び２０ｂに接続される。配線溝の形成と同時に、記号パターン用の凹部も形成される。この凹部内に、Ｃｕからなる記号パターン３２ｃが充填される。配線３２ａ、３２ｂ、及び記号パターン３２ｃは、Ｃｕからなるシード層の形成工程、Ｃｕの電解めっき工程、及びＣＭＰ工程を経て形成される。なお、ビアホールや配線溝の内面を、必要に応じてバリアメタル膜や密着性向上膜で覆ってもよい。

図１Ｇ及び図１Ｈに戻って説明を続ける。ビアホール１１及び１２内に、それぞれ導電プラグ２０ａ及び２０ｂが充填されている。凹部１３内に、記号パターン２０ｃが充填されている。

導電プラグ２０ａ及び２０ｂの平面形状は正方形であり、その一辺の長さ（幅）Ｌｄは、例えば０．５μｍである。記号パターン２０ｃを構成する直線状の要素パターンの線幅Ｌｓは、導電プラグ２０ａ、２０ｂの幅とほぼ等しく、０．５μｍである。

層間絶縁膜１０が配置された層内においては、電子回路の一部を構成するデバイスパターンとして、導電プラグのみが配置されるが、図１Ｍ及び図１Ｎに示した層間絶縁膜３０が配置された層内においては、デバイスパターンとして、直線状の配線が配置される。導電プラグのように、縦方向及び横方向の寸法が等しいパターンを点状パターンと呼び、配線のように一方向に長いパターンを直線状パターンと呼ぶこととする。デバイスパターンが配置される層ごとに、形成し得るデバイスパターンの幅の範囲（規定範囲）、及びパターン間の間隔の最小値（規定最小間隔）が決定されている。

図１Ｅ〜図１Ｈに示した導電プラグの１１及び１２の幅Ｌｄは、層間絶縁膜１０内のデバイスパターン幅の規定範囲の下限値に等しい。また、図１Ｍに示した配線３２ａ及び３２ｂの線幅も、その層のデバイスパターン幅の規定範囲の下限値に等しい。図１Ｈに示した記号パターン２０ｃの各要素パターンの幅、及び図１Ｎに示した記号パターン３２ｃの各要素パターンの幅は、同一層内のデバイスパターン幅の規定範囲の下限値とほぼ等しい。このように、記号パターンを構成する各要素パターンの幅を、デバイスパターン幅の規定範囲の下限値とほぼ等しくすると、図１Ｌ及び図１Ｎに示したように、記号パターン２０ｃ及び３２ｃの上面が、導電プラグ１１、１２の上面及び配線３２ａ、３２ｂの上面と同様に平坦になる。このため、ＣＭＰ時に用いたスラリの残留を防止するとともに、その上に堆積させる膜の厚さを均一にすることができる。

また、記号パターン２０ｃ及び３２ｃは、直線状の要素パターンのみで構成され、折れ曲がり部や交差部を含まない。このため、折れ曲がり部や交差部の線幅が直線部分の線幅よりも太くなってしまうことを防止できる。

図１Ｈに示した記号パターン１３を構成する要素パターンの最小間隔Ｓｓは、デバイスパターンの規定最小間隔とほぼ等しくすることが好ましい。

上記実施例では、記号パターンを構成する直線状及び点状の要素パターンの幅を、同一層内のデバイスパターンの幅の規定範囲の下限値と等しくしたが、規定範囲内に収まるようにしてもよい。要素パターンの幅が規定範囲内であれば、その上面の平坦性が保証される。一般的に、プロセス条件には、ある程度のマージンが見込まれている。このため、パターン幅が規定範囲から外れても、規定範囲の上限値または下限値からの差が小さければ、その上面の平坦性を確保することができる。記号パターンは、その形状を認識できればよいのであるから、それを構成する要素パターンの幅には、デバイスパターンの幅のような厳密性は要求されない。従って、記号パターンの幅を、デバイスパターン幅の規定範囲の下限値の０．８倍以上、かつ上限値の１．２倍以下としてもよい。

また、記号パターンを構成する要素パターンの間隔の最小値を、規定最小間隔の０．８倍以上としてもよい。

記号パターンを、その視認性を優先して形成すると、記号パターンの線幅は、例えば２μｍ程度になる。このため、デバイスパターン幅の規定範囲の上限値が１μｍ以下の場合に、記号パターンを構成する要素パターンの幅が規定範囲を超えてしまう傾向が強い。このため、規定範囲の最大値が１μｍ以下である場合に、上記実施例の有意な効果が期待できる。

図２Ａ〜図５Ｆを参照して、記号パターンの種々の構成例について説明する。

図２Ａに、アラビア数字の「３」が直線部分のみで構成された原パターンを示す。原パターンは、折れ曲がり部及び交差部を含んでいる。図２Ｂ乃至図２Ｄに、図２Ａに示した原パターンに対応する記号パターンの例を示す。記号パターンは、孤立した直線状パターンのみで構成されている。原パターンの折れ曲がり部及び交差部は、記号パターンでは、複数の直線状パターンが、ある間隔を隔てて近接配置されることにより構成されている。記号パターンを構成する直線状パターンの幅は、原パターンの直線部分の幅と等しい。

図２Ｅに、図２Ａの原パターンの直線部分の幅を太くした原パターンを示す。図２Ｆ乃至図２Ｈに、図２Ｅに示した原パターンに対応する記号パターンの例を示す。現パターンの１つの直線部分が、記号パターンにおいては、２本の直線状パターンで構成されている。原パターンの直線部分の幅が、デバイスパターン幅の規定範囲の上限を超えている場合には、原パターンの１本の直線部分を、複数本の直線状パターンで構成することにより、記号パターンを構成する要素パターンの幅を、許容範囲内に収めることができる。

図２Ｉに、アルファベットの「Ａ」が直線部分のみで構成された原パターンを示す。図２Ａの場合と同様に、「Ａ」を示す原パターンは、折れ曲がり部及び交差部を含んでいる。図２Ａの例では、折れ曲がり部及び交差部における、折れ曲がり角及び交差角は９０°であったが、図２Ｉに示した例では、９０°以外の角度で折れ曲がっている部分を含んでいる。図２Ｊ及び図２Ｋに、図２Ｉに示した原パターンに対応する記号パターンの例を示す。図２Ｂ乃至図２Ｄの場合と同様に、アルファベットの「Ａ」を表す記号パターンも、孤立した直線状パターンのみで構成されている。

図２Ｌに、図２Ｉの原パターンの直線部分の幅を太くした原パターンを示す。図２Ｍ及び図２Ｎに、図２Ｌに示した原パターンに対応する記号パターンの例を示す。図２Ｆ乃至図２Ｈの場合と同様に、現パターンの１つの直線部分が、記号パターンにおいては、２本の直線状パターンで構成されている。

図３Ａに、図２Ａに示した「３」を表す原パターンに対応する記号パターンの他の例を示し、図３Ｂに、図２Ｉに示した「Ａ」を表す原パターンに対応する記号パターンの他の例を示す。図３Ｃに、図２Ｅに示した「３」を表す太い原パターンに対応する記号パターンの他の例を示し、図３Ｄに、図２Ｌに示した「Ａ」を表す太い原パターンに対応する記号パターンの他の例を示す。図３Ａ乃至図３Ｄに示した例では、原パターンの折れ曲がり部及び交差部に対応する位置に、孤立した点状パターンが配置されている。折れ曲がり部及び交差部以外の直線部分には、孤立した直線状パターンが配置されている。

折れ曲がり部や交差部に点状パターンが配置されているため、折れ曲がり部及び交差部を、容易に識別することができる。特に、自動パターン認識により、記号パターンが表す文字を判別する場合に、認識精度を高めることが可能になる。

図４Ａに、図２Ａに示した「３」を表す原パターンに対応する記号パターンの他の例を示し、図４Ｂに、図２Ｉに示した「Ａ」を表す原パターンに対応する記号パターンの他の例を示す。図４Ｃに、図２Ｅに示した「３」を表す太い原パターンに対応する記号パターンの他の例を示し、図４Ｄに、図２Ｌに示した「Ａ」を表す太い原パターンに対応する記号パターンの他の例を示す。図４Ａ乃至図４Ｄに示した例では、点状パターンのみによって記号パターンが構成されている。記号パターンと同一の層内のデバイスパターンが点状パターンのみである場合、記号パターンを、デバイスパターンと同一寸法の点状パターンのみで構成することにより、デバイスパターンと記号パターンとの断面形状を、より一致させることが可能になる。例えばビアホール内に充填される導電プラグが配置される層においては、デバイスパターンとして点状パターンのみが配置される。

図５Ａに、図２Ａに示した「３」を表す原パターンに対応する記号パターンの他の例を示し、図５Ｂに、図２Ｉに示した「Ａ」を表す原パターンに対応する記号パターンの他の例を示す。行列状に規則的に分布する点状パターンの一部が取り除かれている。点状パターンが取り除かれた部分が、原パターンに対応する。図５Ｃ乃至図５Ｆに示した記号パターンにおいては、等間隔で平行に配置された直線状パターンの一部を除去することにより、原パターンが表示されている。このように、規則的に分布する要素パターンの一部が除去された領域により、原パターンを表示している記号パターンを、「反転パターン」と呼ぶこととする。

図４Ａと図５Ａとを比較すると、表示すべき原パターンは同一であるが、点状パターンの分布密度が異なることがわかる。同様に、図２Ｂと図５Ｃとを比較すると、表示すべき原パターンは同一であるが、直線状パターンの分布密度が異なることがわかる。ＣＭＰを行うと、銅配線が密集する領域において、銅配線を分離する絶縁膜に研磨パッドの圧力が集中する。このため、銅配線が疎の領域に比べて、密の領域の絶縁膜及び銅配線の上面が窪む傾向にある。この窪みは、エロージョンと呼ばれる。記号パターンが配置される領域においても、点状パターンや直線状パターンの分布密度によって、エロージョンが発生する。

通常、デバイスパターンが配置された領域においてエロージョンが発生しにくいように、ＣＭＰ条件が設定されている。従って、記号パターンの配置される領域の要素パターンの分布密度を、デバイスパターンの分布密度に近づけることが好ましい。デバイスパターンの分布密度に応じて、記号パターンとして通常のパターンを採用するか、反転パターンを採用するかを選択することができる。

次に、図６乃至図７Ｂを参照して、記号パターンが配置される位置について説明する。

図６に、半導体ウエハ５０の平面図を示す。半導体ウエハ５０の表面に、直交格子状に配置されたスクライブライン５１が画定されている。スクライブライン５１によって区分されることにより、複数のチップ領域５２が画定される。チップ領域５２内に、デバイスパターンが配置される。ウエハプロセスが終了すると、半導体ウエハ５０が、スクライブライン５１に沿って切断され、複数のチップ５２に分離される。

図７Ａに示した例においては、記号パターン６及び２０ｃが、スクライブライン５１内に配置されている。図７Ｂに示した例においては、記号パターン６及び２０ｃが、チップ領域５２内に配置されている。このように、記号パターンは、スクライブライン内に配置してもよいし、チップ領域内に配置してもよい。

図８に、記号パターンをチップ領域内に配置した一例を示す。チップ領域内に、銅配線が密に分布する２つの領域６０が画定されている。２つの領域６０の間に、銅配線が分布しない領域６１が画定されている。ＣＭＰ時の研磨速度を基板面内で均一にするために、銅配線が分布しない領域６１内に、ダミーパターン６２が配置される。例えば、ダミーパターン６２の各々は点状パターンであり、行列状に規則的に分布する。規則的に分布するダミーパターン６２の一部を除去することにより、反転パターンが形成されている。この場合、ダミーパターン６２が、記号パターンを構成する要素パターンを兼ねる。

このように、ダミーパターンに、記号パターンを構成する要素パターンを兼ねさせることにより、記号パターンを配置するための専用の領域を確保することなく、識別標識を形成することができる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

上記実施例から、以下の付記に示した発明が導出される。

（付記１）
基板の表面に形成された電子回路の一部を構成する複数のデバイスパターンと、
前記デバイスパターンと同一の層内に形成され、識別標識として使用される記号パターンと
を有し、前記デバイスパターンの幅は、規定範囲内に納まっており、前記記号パターンは、孤立した複数の要素パターンで構成され、該要素パターンは、直線状パターンまたは点状パターンであり、該要素パターンの幅は、前記規定範囲の下限値の０．８倍以上であり、かつ上限値の１．２倍以下である半導体装置。

（付記２）
前記複数の要素パターン間の間隔の最小値が、前記複数のデバイスパターン間の間隔の最小値の０．８倍以上である付記１に記載の半導体装置。

（付記３）
前記規定範囲の上限値が１μｍ以下である付記１または２に記載の半導体装置。

（付記４）
前記基板が、チップに分離する前のウエハであり、該ウエハの表面に、スクライブラインで区分された複数のデバイス領域が画定されており、前記デバイスパターンは該デバイス領域内に配置され、前記記号パターンは該スクライブライン内に配置されている付記１乃至３のいずれか１項に記載の半導体装置。

（付記５）
前記記号パターンが、識別標識をパターン化した原パターンを表現しており、
前記識別標識の原パターンが、折れ曲がり部または交差部を含み、前記記号パターンの、前記折れ曲がり部または交差部に対応する位置に点状パターンが配置されている付記１乃至４のいずれか１項に記載の半導体装置。

（付記６）
前記記号パターンを構成する複数の要素パターンの配置されていない領域によって、識別標識をパターン化した原パターンが表現されている付記１乃至４のいずれか１項に記載の半導体装置。

（付記７）
前記デバイスパターン、及び前記記号パターンの要素パターンが、前記基板の表面に形成された凹部の中に充填された部材により形成されている付記１乃至６のいずれか１項に記載の半導体装置。

（付記８）
基板の表面に、電子回路の一部を構成する複数のデバイスパターン、及び識別標識として使用される記号パターンを構成する凹部を形成する工程と、
前記凹部内に充填されるように、前記基板上に導電膜を堆積させる工程と、
前記基板の平坦面上に堆積している前記導電膜を、化学機械研磨により除去し、前記凹部内に前記導電膜を残す工程と
を有し、前記デバイスパターンの幅は、規定範囲内に納まっており、前記記号パターンは、孤立した複数の要素パターンで構成され、該要素パターンは、直線状パターンまたは点状パターンであり、該要素パターンの幅は、前記規定範囲の下限値の０．８倍以上、かつ上限値の１．２倍以下である半導体装置の製造方法。

（付記９）
前記複数の要素パターン間の間隔の最小値が、前記複数のデバイスパターン間の間隔の最小値の０．８倍以上である付記８に記載の半導体装置の製造方法。

（付記１０）
前記規定範囲の上限値が１μｍ以下である付記８または９に記載の半導体装置の製造方法。

（付記１１）
前記基板が、チップに分離する前のウエハであり、該ウエハの表面に、スクライブラインで区分された複数のデバイス領域が画定されており、前記デバイスパターンは該デバイス領域内に配置され、前記記号パターンは該スクライブライン内に配置されており、
さらに、前記基板を、前記スクライブラインに沿って分割する工程を含む付記８乃至１０のいずれか１項に記載の半導体装置の製造方法。

（付記１２）
前記記号パターンが、識別標識をパターン化した原パターンを表現しており、
前記識別標識の原パターンが、折れ曲がり部または交差部を含み、前記記号パターンの、前記折れ曲がり部または交差部に対応する位置に点状パターンが配置されている付記８乃至１１のいずれか１項に記載の半導体装置の製造方法。

（付記１３）
前記記号パターンを構成する複数の要素パターンの配置されていない領域によって、前記識別標識をパターン化した原パターンが表現されている付記８乃至１１のいずれか１項に記載の半導体装置の製造方法。

（１Ａ）及び（１Ｂ）は、それぞれ実施例による半導体装置の製造途中におけるデバイスパターン領域及び記号パターン領域の断面図であり、（１Ｃ）及び（１Ｄ）は、それぞれ（１Ａ）及び（１Ｂ）に示した領域の平面図である。 （１Ｅ）及び（１Ｆ）は、それぞれ実施例による半導体装置の製造途中におけるデバイスパターン領域及び記号パターン領域の断面図であり、（１Ｇ）及び（１Ｈ）は、それぞれ（１Ｅ）及び（１Ｆ）に示した領域の平面図である。 （１Ｉ）、（１Ｋ）及び（１Ｍ）は、実施例による半導体装置の製造途中におけるデバイスパターン領域の断面図であり、（１Ｂ）、（１Ｌ）及び（１Ｎ）は、記号パターン領域の断面図である。 （２Ａ）、（２Ｅ）、（２Ｉ）及び（２Ｌ）は、識別標識の原パターンを示す線図であり、（２Ｂ）〜（２Ｄ）は、（２Ａ）の原パターンを表現する記号パターンであり、（２Ｆ）〜（２Ｈ）は、（２Ｅ）の原パターンを表現する記号パターンであり、（２Ｊ）、（２Ｋ）は、（２Ｉ）の原パターンを表現する記号パターンであり、（２Ｍ）、（２Ｎ）は、（２Ｌ）の原パターンを表現する記号パターンである。 （３Ａ）は、（２Ａ）の原パターンを表現する記号パターンであり、（３Ｂ）は、（２Ｉ）の原パターンを表現する記号パターンであり、（３Ｃ）は、（２Ｅ）の原パターンを表現する記号パターンであり、（３Ｄ）は、（２Ｌ）の原パターンを表現する記号パターンである。 （４Ａ）は、（２Ａ）の原パターンを表現する記号パターンであり、（４Ｂ）は、（２Ｉ）の原パターンを表現する記号パターンであり、（４Ｃ）は、（２Ｅ）の原パターンを表現する記号パターンであり、（４Ｄ）は、（２Ｌ）の原パターンを表現する記号パターンである。 （５Ａ）、（５Ｃ）及び（５Ｄ）は、（２Ａ）の原パターンを表現する記号パターンであり、（５Ｂ）、（５Ｅ）及び（５Ｆ）は、（２Ｉ）の原パターンを表現する記号パターンである。 半導体ウエハの平面図である。 （７Ａ）及び（７Ｂ）は、記号パターンが配置される領域を示すウエハの平面図である。 ダミーパターンを用いて記号パターンを構成した例を示す記号パターン及び配線パターンの平面図である。 （９Ａ）及び（９Ｃ）は、従来の製造途中における半導体装置のデバイスパターン領域の断面図であり、（９Ｂ）及び（９Ｄ）は、従来の製造途中における半導体装置の記号パターン領域の断面図である。 （１０Ａ）及び（１０Ｂ）は、それぞれ従来のデバイスパターン及び記号パターンを示す線図であり、（１０Ｃ）及び（１０Ｄ）は、それぞれ（１０Ａ）及び（１０Ｂ）のパターンを形成するためのレジスト開口部の平面図である。

符号の説明

１ 半導体基板
２ 素子分離絶縁膜
５ ＭＯＳトランジスタ
６ 記号パターン
１０ 層間絶縁膜
１１、１２ ビアホール
１３ 記号パターン用の凹部
２０ 導電膜
２０ａ、２０ｂ 導電プラグ
２０ｃ 記号パターン
３０ 層間絶縁膜
３２ａ、３２ｂ 配線
３２ｃ 記号パターン
５０ 半導体ウエハ
５１ スクライブライン
５２ チップ領域
６０ 銅配線が密な領域
６１ 銅配線の配置されていない領域
６２ ダミーパターン
１００ 基板
１０１ 層間絶縁膜
１０５ ビアホール
１０６ 凹部
１１０ タングステン膜
１１０ａ 導電プラグ
１１０ｂ タングステン膜
１１１ 窪み
１２０ デバイスパターン
１２０Ａ デバイスパターンに対応する開口
１２１ 記号パターン
１２１Ａ 記号パターンに対応する開口

Claims (8)

1. 基板の表面に形成された電子回路の一部を構成する複数のデバイスパターンと、
   前記デバイスパターンと同一の層内に形成され、識別標識として使用される記号パターンと
   を有し、前記デバイスパターンの幅は、規定範囲内に納まっており、前記記号パターンは、孤立した複数の要素パターンで構成され、該要素パターンは、直線状パターンまたは点状パターンであり、該要素パターンの幅は、前記規定範囲の下限値の０．８倍以上であり、かつ上限値の１．２倍以下であり、
   前記記号パターンを構成する複数の要素パターンの配置されていない領域によって、識別標識をパターン化した原パターンが表現されている半導体装置。
2. 前記複数の要素パターン間の間隔の最小値が、前記複数のデバイスパターン間の間隔の最小値の０．８倍以上である請求項１に記載の半導体装置。
3. 前記規定範囲の上限値が１μｍ以下である請求項１または２に記載の半導体装置。
4. 前記基板が、チップに分離する前のウエハであり、該ウエハの表面に、スクライブラインで区分された複数のデバイス領域が画定されており、前記デバイスパターンは該デバイス領域内に配置され、前記記号パターンは該スクライブライン内に配置されている請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記デバイスパターン、及び前記記号パターンの要素パターンが、前記基板の表面に形成された凹部の中に充填された部材により形成されている請求項１乃至４のいずれか１項に記載の半導体装置。
6. 基板の表面に、電子回路の一部を構成する複数のデバイスパターン、及び識別標識として使用される記号パターンを構成する凹部を形成する工程と、
   前記凹部内に充填されるように、前記基板上に導電膜を堆積させる工程と、
   前記基板の平坦面上に堆積している前記導電膜を、化学機械研磨により除去し、前記凹
   部内に前記導電膜を残す工程と
   を有し、前記デバイスパターンの幅は、規定範囲内に納まっており、前記記号パターンは、孤立した複数の要素パターンで構成され、該要素パターンは、直線状パターンまたは点状パターンであり、該要素パターンの幅は、前記規定範囲の下限値の０．８倍以上、かつ上限値の１．２倍以下であり、
   前記記号パターンを構成する複数の要素パターンの配置されていない領域によって、識別標識をパターン化した原パターンが表現されている半導体装置の製造方法。
7. 前記複数の要素パターン間の間隔の最小値が、前記複数のデバイスパターン間の間隔の最小値の０．８倍以上である請求項６に記載の半導体装置の製造方法。
8. 前記規定範囲の上限値が１μｍ以下である請求項６または７に記載の半導体装置の製造方法。