KR20120032305A - 반도체 발광다이오드 칩, 그 제조방법 및 품질관리방법 - Google Patents

반도체 발광다이오드 칩, 그 제조방법 및 품질관리방법 Download PDF

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Abstract

본 발명의 일 측면은, 제1 및 제2 화합물 반도체층과 상기 제1 및 제2 화합물 반도체층 사이에 형성된 활성층을 갖는 반도체 적층체와, 상기 제1 및 제2 화합물 반도체층에 각각 전기적으로 접속된 제1 및 제2 전극과, 상기 반도체 적층체 상에 제공되며, 웨이퍼 베이스 공정에 관련된 정보를 나타내는 칩 정보 마크를 포함하는 반도체 발광 다이오드 칩을 제공한다.
개별 LED 칩의 표면에 시각으로 판독가능하도록 LED 웨이퍼 베이스의 공정에 대한 이력사항에 관련된 정보마크를 제공하고 후속 공정 또는 패키지 완성 후에 육안 또는 비전시스템을 통해 칩 정보 마크를 인식함으로써 칩 또는 패키지 제품의 특성에 따른 문제의 원인을 웨이퍼 베이스 공정영역까지 확장하여 진단할 수 있다.

Description

반도체 발광다이오드 칩, 그 제조방법 및 품질관리방법 {SEMICONDUCTOR LIGHT EMITTING DIODE CHIP, METHOD OF FABRICATING THE CHIP AND METHOD FOR QUALITY CONTROL OF THE CHIP}
본 발명은 반도체 발광다이오드 칩에 관한 것으로서, 특히 웨이퍼 베이스 공정의 이력을 추적 관리할 수 있는 반도체 발광다이오드 칩, 그 제조방법과 이를 이용한 품질관리방법에 관한 것이다.
반도체 발광 다이오드(Light Emitting Diode; 이하, 'LED'라고 함)는 전기에너지를 광에너지로 변환하는 반도체 소자로서, 에너지 밴드 갭에 따른 특정한 파장의 빛을 내는 화합물 반도체로 구성되며, 광통신 및 모바일 디스플레이, 컴퓨터 모니터 등과 같은 디스플레이, LCD용 백라이트유닛(Back Light Unit: BLU)에서부터 조명 영역까지 그 사용이 다양한 영역으로 확대되고 있는 추세에 있다.
일반적으로, 웨이퍼 베이스에서 에피택셜 성장공정 및 전극 형성공정이 진행되고, 웨이퍼를 절단하여 칩으로 분리된 후에 상술된 다양한 애플리케이션에서 외부 회로와 용이한 연결과 함께 방열성을 보장하기 위해서 패키지 구조로 제조되어 사용될 수 있다.
이러한 제조공정에서, 패키지 레벨 공정에서 LED 패키지의 전기적 또는 외관 불량이 발생할 수 있을 뿐만 아니라, 칩 자체의 하자로 인한 문제로 인해 LED 최종 제품의 불량은 복잡한 경향을 나타낼 수 있다. 특히, LED 제품의 경우에는 상술된 웨이퍼 베이스 제조공정, 패키지 레벨 공정, 트리밍 및 분류와 모듈 어셈블리 제조공정 등의 다양한 공정을 거치게 되므로, 최종 제품에서의 불량 원인을 정확히 분석하기 매우 어려운 상황이다.
따라서, 웨이퍼 베이스, 칩 제조부터 패키지 및 모듈 어셈블리에 이르기까지 정확한 제조공정에 대한 이력 관리는 불량 원인의 정확한 분석뿐만 아니라 칩 특성과 패키지 특성의 상관성을 도출하여 이를 근거로 원하는 제품의 수율을 크게 향상시킬 수 있다.
특히, LED 제품에서는 패키지 레벨의 공정은 패키지 외관이나 리드 프레임 상에 레이저 마킹(laser marking)을 이용하여 제품 정보를 판독가능하도록 기록하여 패키지 제조를 위한 리드 프레임 베이스 공정 중이나 패키지 완성 후에 제조 이력을 추적하여 관리할 수 있으나, 웨이퍼 베이스 공정 이력에 대해서 칩의 매우 소형이며 휘도 등의 영향을 주는 문제로 인해 별도의 제품 이력 정보를 관리하지 못하는 실정이다.
따라서, 종래에는 칩으로 분리된 후에 개별 칩의 프로빙을 통해서 발광파장과 같은 발광특성을 기준으로 복수의 랭크(rank)로 구분되어 사용될 뿐이며, 불량 LED 제품이 발생시에 웨이퍼 베이스 제조 공정에 대한 이력사항이 칩 또는 그 후속 공정의 패키지 및 모듈 제품의 품질에 미치는 영향까지 확인할 수 없으므로, 불량의 원인을 정확히 분석하는데 한계가 있다고 할 수 있다.
본 발명은 상기한 종래 기술의 문제를 해결하기 위한 것으로서, 그 목적 중 하나는 웨이퍼 베이스 제조 공정에 대한 이력이 추적 관리할 수 있도록 식별가능한 정보를 보유하는 반도체 발광 다이오드 칩을 제공하는데 있다.
본 발명의 다른 목적은 상기한 식별가능한 정보를 갖는 반도체 발광 다이오드 칩의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기한 반도체 발광다이오드 칩을 이용하여 불량 원인에 대한 추적관리를 통해 웨이퍼 베이스 공정의 문제점을 진단할 수 있는 반도체 발광다이오드 칩의 품질관리방법을 제공하는데 있다.
상기한 기술적 과제를 실현하기 위해서, 본 발명의 일 측면은,
제1 및 제2 화합물 반도체층과 상기 제1 및 제2 화합물 반도체층 사이에 형성된 활성층을 갖는 반도체 적층체와, 상기 제1 및 제2 화합물 반도체층에 각각 전기적으로 접속된 제1 및 제2 전극과, 상기 반도체 적층체 상에 제공되며, 웨이퍼 베이스 공정에 관련된 정보를 나타내는 칩 정보 마크를 포함하는 반도체 발광 다이오드 칩을 제공한다.
상기 칩 정보 마크는 시각으로 판독가능한 마크일 수 있다. 상기 칩 정보 마크는 서로 다른 정보를 나타내는 복수의 칩 정보 마크를 포함하다. 이 경우에 상기 복수의 칩 정보 마크는 각각 서로 다른 영역에 형성된다.
상기 웨이퍼 베이스 공정에 관련된 정보는, 웨이퍼 베이스로 이루어지는 전반의 공정에 대한 이력에 관한 정보를 포함하며, 이에 한정되지는 않으나, 해당 칩이 속하는 웨이퍼 LOT 넘버, 동일 LOT의 웨이퍼 넘버, 웨이퍼 내의 해당 칩의 위치 및 공정 라인 표시로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상술된 정보 예에서, 상기 해당 칩의 위치는 레티클 구분 좌표와 해당 레티클 내에서의 위치 좌표에 의해 표시될 수 있다.
본 발명의 제1 실시형태에서, 상기 칩 정보 마크는 상기 반도체 적층체 표면에 형성된 2차원(2D) 마크일 수 있다. 상기 2차원 마크는 기호, 숫자, 문자, 바코드 및 그 조합으로 구성된 그룹 중 적어도 하나일 수 있다.
상기 칩 정보 마크는 상기 제2 화합물 반도체층 상면에 형성될 수 있으나, 상기 제2 화합물 반도체층 상면에 형성된 투명전극층을 더 포함한 경우에는, 상기 칩 정보 마크는 상기 투명전극층 상에 형성될 수도 있다.
일 예에서, 상기 반도체 적층체는 상기 제2 화합물 반도체층과 상기 활성층이 부분적으로 제거되어 형성된 상기 제1 화합물 반도체층 상면의 노출영역을 가지며, 이 경우에 상기 제1 화합물 반도체층 상면의 노출영역에 상기 제1 전극과 함께 상기 제1 전극과 이격되도록 상기 칩 정보 마크가 형성될 수 있다.
특정 예에서는, 상기 제1 화합물 반도체층 상면의 노출영역은 상기 반도체 적층체의 둘레를 따라 형성된 스크라이브 레인(scribe lane)을 가지며, 상기 칩 정보 마크는 상기 스크라이브 레인 상에 형성될 수 있다.
이 경우에, 복수의 칩 정보 마크는 상기 반도체 적층체의 2 개 이상의 변에 인접한 스크라이브 레인 각각에 형성될 수 있다.
본 발명의 제2 실시형태에서, 상기 칩 정보 마크는, 상기 반도체 적층체를 가공하여 형성된 구조물일 수 있다. 상기 칩 정보 마크를 위한 구조물은 상기 반도체 적층체의 두께방향으로 진행하도록 형성된 패턴일 수 있다.
일 예에서, 상기 반도체 적층체는 상기 제2 화합물 반도체층과 상기 활성층이 부분적으로 제거되어 형성된 상기 제1 화합물 반도체층 상면의 노출영역을 가지며, 상기 칩 정보 마크는 상기 제2 화합물 반도체층과 상기 활성층이 부분적으로 제거되어 얻어진 측면에 선택적으로 형성된 마크용 패턴을 포함할 수 있다.
상기 칩 정보 마크가 서로 다른 정보를 나타내는 복수의 칩 정보 마크를 포함할 경우에, 상기 복수의 칩 정보 마크는 상기 패턴이 형성되지 않은 영역에 의해 서로 분리되도록 배치될 수 있다.
본 발명의 제3 실시형태에서는, 상기 칩 정보 마크는 상기 제1 및 제2 전극 중 적어도 하나에 형성된 마크용 패턴을 포함한다.
본 실시형태에서, 상기 제1 및 제2 전극 중 적어도 하나는 본딩패드와 상기 본딩패드로부터 연장된 전극지를 포함하며, 상기 칩 정보 마크는 상기 본딩패드 및 상기 전극지 중 적어도 하나에 형성될 수 있다.
상기 마크용 패턴은 상기 전극지에 형성된 복수의 마크용 패턴을 포함하며, 상기 각 마크용 패턴의 면적은 해당 전극지의 면적의 5% 이하일 수 있다.
상기 칩 정보 마크는 상기 전극지에 형성된 복수의 패턴을 포함하며, 상기 복수의 패턴 중 적어도 하나의 패턴이 다른 패턴보다 다른 크기나 형상을 갖도록 함으로써 식별가능한 정보를 담을 수 있다.
본 발명의 제2 측면은, 정보 마크를 구비한 반도체 발광 다이오드 칩의 제조방법을 제공한다.
상기 제조방법은, 복수의 반도체 발광다이오드 칩을 제조하기 위해서, 웨이퍼 상에 제1 및 제2 화합물 반도체층과 상기 제1 및 제2 화합물 반도체층 사이에 형성된 활성층을 갖는 반도체 적층체을 형성하는 단계와, 상기 각 칩 영역에서, 상기 제1 및 제2 화합물 반도체층에 각각 전기적으로 접속되도록 제1 및 제2 전극을 형성하는 단계와, 상기 각 칩 영역의 반도체 적층체 상에 웨이퍼 베이스 공정에 관련된 정보를 나타내는 칩 정보 마크를 형성하는 단계와, 상기 칩 정보 마크가 형성된 개별 칩이 얻어지도록 상기 웨이퍼를 절단하는 단계를 포함하는 반도체 발광 다이오드 칩 제조방법을 제공한다.
상기 복수의 칩 정보 마크 중 적어도 하나의 마크는 상기 웨이퍼의 다른 칩과 상이한 고유한 정보를 포함할 수 있다. 이러한 동일한 웨이퍼 내의 고유한 정보는 해당 웨이퍼 내의 칩의 위치에 관한 정보일 수 있다.
이러한 상기 칩의 위치 정보는 레티클 구분 좌표와 해당 레티클 내에서의 위치 좌표를 포함할 수 있다.
본 발명의 제3 측면은, 상술된 칩 정보 마크의 추적기능을 이용한 반도체 발광 다이오드 칩 품질 관리방법을 제공한다.
상기 칩 품질 관리방법은, 상기한 정보 마크를 구비한 반도체 발광다이오드 칩을 마련하는 단계와, 상기 반도체 발광다이오드 칩 레벨에서부터 상기 반도체 발광다이오드 칩을 갖는 패키지 제조공정 및 그 제조공정 완료 후의 임의의 시점에서 해당 칩 또는 해당 칩을 포함한 LED 패키지의 특성을 측정하는 단계와, 상기 측정된 특성과 상기 측정된 특성에 관련된 칩의 정보 마크에 의해 추적된 웨이퍼 베이스 공정 정보의 상관성을 기반하여 해당 웨이퍼 베이스 공정 조건에 의해 발생되는 상기 측정된 특성에 대한 영향을 분석하는 단계를 포함한다.
상기 측정하는 단계에서, 상기 칩에 관련된 특성으로서, 상기 해당 칩의 구동전압, 구동전류, 순방향전압, 발광강도, 발광파장 및 온도에 따른 파장변화 중 적어도 하나가 측정될 수 있다.
상기 칩 또는 LED 패키지의 특성을 측정하는 단계는, 상기 패키지의 광량, 발광강도, 방출파장, 색좌표 및 색온도 중 적어도 하나를 측정하는 단계를 포함한다.
상기 측정된 특성에 대한 영향을 분석하는 단계는, 상기 측정된 특성 중 원하는 범위를 벗어난 불량 칩을 가상 웨이퍼 좌표에 맵핑하는 단계와, 상기 맵핑된 가상 웨이퍼 좌표에서 다른 영역보다 많은 불량 칩이 분포된 영역을 검출하고 그 원인을 분석하는 단계를 포함할 수 있다.
개별 LED 칩의 표면에 시각으로 판독가능하도록 LED 웨이퍼 베이스의 공정에 대한 이력사항에 관련된 정보마크를 제공하고 후속 공정 또는 패키지 완성 후에 육안 또는 비전시스템을 통해 칩 정보 마크를 인식함으로써 칩 또는 패키지 제품의 특성에 따른 문제의 원인을 웨이퍼 베이스 공정영역까지 확장하여 진단할 수 있다.
이로써 보다 정확하게 제품의 불량원인을 판단할 수 있으며, 결과적으로 LED 제품의 품질 향상에 크게 기여할 수 있다.
도1은 본 발명의 제1 실시형태에 따른 반도체 발광다이오드 칩의 일 예를 나타내는 상부 평면도이다
도2는 도1에 도시된 반도체 발광다이오드 칩을 나타내는 측단면도이다.
도3 및 도4는 각각 본 발명의 제1 실시형태(2D 마크 형성)에 따른 반도체 발광다이오드 칩의 다양한 다른 예를 나타내는 상부 평면도이다.
도5는 본 발명의 제2 실시형태(반도체 적층체 구조 변경)에 따른 반도체 발광다이오드 칩의 일 예를 나타내는 상부 평면도이다.
도6은 도5에 도시된 반도체 발광다이오드 칩을 나타내는 사시도이다.
도7은 본 발명의 제3 실시형태(전극 구조 변경)에 따른 반도체 발광다이오드 칩의 일 예를 나타내는 상부 평면도이다.
도8은 본 발명의 제3 실시형태에 따른 반도체 발광다이오드 칩의 다른 예를 나타내는 사시도이다.
도9a 내지 도9c은 본 발명의 제3 실시형태에 따른 전극지에 채용될 수 있는 다양한 형태의 칩 정보 마크를 나타내는 개략도이다.
도10a 및 도10b는 웨이퍼 내에서 반도체 발광다이오드 칩의 위치를 표시하는 방법을 설명하기 위한 웨이퍼 및 레티클의 개략도이다.
도11은 도10a 및 도10b에서 표시된 위치에 따른 칩 정보 마크를 갖는 반도체 발광다이오드 칩을 나타내는 상부 평면도이다.
도12는 본 발명에 따른 반도체 발광다이오드 칩 제조방법의 구체적인 예를 설명하기 위한 공정순서도이다.
도13은 반도체 발광 다이오드 패키지의 전체 제조공정에서 칩 정보 마크를 이용한 추적과정을 설명하기 위한 공정순서도이다.
도14a 및 도14b는 칩 정보 마크를 이용한 추적과정을 통해서 칩 불량영역을 표시한 가상 웨이퍼를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 구체적으로 설명하기로 한다.
도1은 본 발명의 제1 실시형태에 따른 반도체 발광다이오드 칩의 일 예를 나타내는 상부 평면도이며, 도2는 도1에 도시된 반도체 발광다이오드 칩의 X-X' 선으로 따라 절개해 본 측단면도이다.
도2와 함께 도1을 참조하면, 본 실시형태에 따른 반도체 발광다이오드 칩(10)은, 기판(11)과 상기 기판(11) 상에 형성된 반도체 적층체(12)를 포함한다.
상기 반도체 적층체(12)는 제1 및 제2 화합물 반도체층(12a,12b)과 상기 제1 및 제2 화합물 반도체층(12a,12b) 사이에 형성된 활성층(12c)를 구비한다. 상기 기판(11)은 에피성장면에 요철을 갖는 구조로 예시되어 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 반도체 발광다이오드 칩(10)은 상기 제1 및 제2 화합물 반도체층(12a,12b)에 각각 전기적으로 접속된 제1 및 제2 전극(15,16)을 포함한다.
본 실시형태에 채용된 반도체 적층체(10)는 메사구조를 갖는다. 즉, 적어도 상기 제2 화합물 반도체층(12b)과 상기 활성층(12c)을 부분적으로 제거하는 메사에칭 공정을 통해서 상기 제1 화합물 반도체층(12a) 상면의 노출영역과 함께 ME라인으로 정의되는 메사구조가 얻어질 수 있다. 도1에서 "ME"는 메사에칭을 통해 얻어지는 라인을 표시하며 "CC"는 개별 칩으로 분리된 단면을 표시한다.
도1에 도시된 바와 같이, 상기 노출된 영역은 상기 제1 전극(15)이 형성되는 영역과 함께 용이한 절단공정을 위해서 칩 둘레를 둘러싸도록 형성되는 스크라이브 레인(scribe lane)영역("SL")을 포함할 수 있다.
본 실시형태에 채용된 제1 및 제2 전극(15,16)은, 본딩패드(15a,16a)와 함께, 전체 발광가능한 면적에서 균일한 전류 분산이 도모되도록 상기 본딩패드(15a,16a)로부터 연장된 전극지(15b,16b)를 포함할 수 있다.
본 실시형태에 따른 반도체 발광다이오드 칩(10)은 상기 반도체 적층체(15) 상에 형성되며 웨이퍼 베이스 공정에 관련된 정보를 나타내는 칩 정보 마크(17a-17e)를 포함한다.
이러한 칩 정보 마크(17a-17e)는 시각으로 판독가능한 마크일 수 있다. 여기서, 당업자에게 자명한 바와 같이, "시각으로 판독가능"이란 의미는 직접 육안에 의해 정보를 판독할 수 있는 것뿐만 아니라, 현미경 또는 다른 비전 시스템을 이용하여 판독가능한 경우도 포함하는 의미로 이해될 것이다.
상기 웨이퍼 베이스 공정에 관련된 정보는, 웨이퍼 베이스로 이루어지는 전반의 공정에 대한 이력에 관한 정보를 포함하며, 이에 한정되지는 않으나, 해당 칩이 속하는 웨이퍼 LOT 넘버, 동일 LOT의 웨이퍼 넘버, 웨이퍼 내의 해당 칩의 위치 및 공정 라인 표시로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상술된 공정 이력 정보에서, 웨이퍼 LOT 넘버는 동일 LOT에서 다수의 웨이퍼에 대해서 행해지는 반도체 제조공정에 대한 정보와 관련되며, 동일 LOT의 웨이퍼 넘버는 웨이퍼의 순서와 위치에 따른 정보와 관련된다.
또한, 상기 웨이퍼 내의 해당 칩의 위치는 동일한 웨이퍼 내에서 칩의 위치(좌표)에 관한 정보를 나타내며, 상기 해당 칩의 위치는 레티클 구분 좌표와 해당 레티클 내에서의 위치 좌표에 의해 표시될 수 있다(도10 및 도11 및 관련설명 참조). 이 외에도 공정라인, 생산시기 등 다양한 이력사항이 포함될 수 있다.
상술된 정보에서 다양한 2 이상의 정보를 나타내기 위해서, 상기 칩 정보 마크는 복수의 칩 정보 마크(17a-17e)를 포함할 수 있다. 이 경우에 상기 복수의 칩 정보 마크(17a-17e)는 각각 서로 다른 미리 정해진 영역에 형성될 수 있다.
상기 칩 정보 마크(17a-17e)는 상기 제2 화합물 반도체층(12b) 상면에 형성될 수 있으나, 도2에 도시된 바와 같이, 상기 제2 화합물 반도체층(12b) 상면에 형성된 투명전극층(14)을 더 포함한 경우에는, 상기 칩 정보 마크(17a-17e)는 상기 투명전극층(14) 상에 형성될 수도 있다. 본 실시형태에서는, 상기 투명전극층(또는 제2 화합물 반도체층)의 5개의 영역에 걸쳐 서로 다른 정보 마크를 각각 형성할 수 있다.
본 실시형태에서, 상기 칩 정보 마크(17a-17e)는 상기 반도체 적층체(12) 표면에 형성된 2차원(2D) 마크일 수 있다. 상기 2차원 마크는 기호, 숫자, 문자, 바코드 및 그 조합으로 구성된 그룹 중 적어도 하나일 수 있다.
예를 들어, 도2에 도시된 바와 같이, 제1 및 제5 정보마크(17a,17e)는 숫자와 영문자의 조합으로 표시되며, 제2 정보마크(17b)는 숫자만으로, 제3 정보마크(17c)는 영문자로, 제4 정보마크(17d)는 기호 형태로 표시될 수 있다.
이와 같이, 칩 정보 마크(17a-17e)는 웨이퍼 베이스 제조공정의 이력에 관한 정보를 나타낼 수 있도록 일정한 규칙성을 갖는 다양한 형태의 2D 마크로 제공될 수 있다.
본 실시형태에서 채용된 칩 정보 마크(17a-17e)는 개별 칩에 대해서 웨이퍼 베이스 제조공정(즉, 칩으로 절단되기 전의 과정)에서 형성될 수 있다. 이러한 마킹 공정은 레이저 가공이라는 별도의 공정을 이용할 수도 있으나, 다른 형태의 정보 마크의 경우에는 기존 웨이퍼 베이스 제조공정에서 사용되는 마스크를 일부 변형하여 실행될 수도 있다. 이에 대해서는 도12에서 보다 구체적으로 설명한다.
도1 및 도2에 도시된 실시형태와 달리, 칩 정보 마크의 위치를 유효발광면적에 영향을 미치는 영향을 최소화하도록 스크라이브 레인과 같이 비활성화 영역을 이용할 수 있다. 도3 및 도4는 이러한 예로서 스크라이브 레인(SL)을 활용하는 형태를 예시한다.
도3에 도시된 반도체 발광다이오드 칩(30)은, 제1 및 제2 화합물 반도체층(32a,32b)과 상기 제1 및 제2 화합물 반도체층(32a,32b) 사이에 형성된 활성층(미도시)를 갖는 반도체 적층체를 포함한다.
또한, 상기 반도체 발광다이오드 칩(30)은 상기 제1 및 제2 화합물 반도체층(32a,32b)에 각각 전기적으로 접속된 제1 및 제2 전극(35,36)을 포함한다. 본 실시형태에 채용된 제1 및 제2 전극(35,36)은 본딩패드(35a,36a)와, 상기 본딩패드(35a,36a)로부터 연장된 전극지(35b,36b)를 포함할 수 있다. 도3에 도시된 반도체 발광다이오드 칩(30)의 측단면 구조는 다른 설명이 없는 한 도1에 도시된 측면구조와 유사한 구조로 이해될 수 있다.
본 실시형태에서, 상기 반도체 발광다이오드 칩(30)은 적어도 상기 제2 화합물 반도체층(32b)과 상기 활성층을 부분적으로 제거함으로써 상기 제1 화합물 반도체층(32a) 상면의 노출영역과 함께, ME 라인으로 정의되는 메사구조를 가질 수 있다.
도3에 도시된 바와 같이, 상기 제1 화합물 반도체층(32a) 상면의 노출영역은 제1 전극(35)이 형성되는 영역 외에도 메사구조 둘레를 따라 형성된 스크라이브 레인영역(SL)을 가질 수 있다.
본 실시형태에 따른 반도체 발광다이오드 칩(30)은 상기 반도체 적층체 상에 형성되며 웨이퍼 베이스 공정에 관련된 정보를 나타내는 칩 정보 마크(37a-37d)를 포함한다.
본 실시형태에서는, 도3에 도시된 바와 같이, 상기 칩 정보 마크(37a-37d)는 상기 제1 화합물 반도체층(32a)의 노출된 상면영역에 제1 전극(35)과 이격되어 형성될 수 있다. 예를 들어, 마크 형성영역으로 상기 스크라이브 레인 영역(SL)을 활용할 수 있다.
이와 같이, 상기 제1 화합물 반도체층(32a)의 노출된 상면영역에 위치한 스크라이브 레인영역(SL)은 발광이 직접 가담하는 활성층을 포함하고 있지 아니하므로, 도1에 도시된 실시형태와 비교하여, 상기 칩 정보 마크(37a-37d)에 의한 광방출 효과에 대한 영향을 저감시킬 수 있다.
본 실시형태와 같이, 상기 칩 정보 마크(37a-37d)를 4개의 변에 인접한 스크라이브 레인 영역(SL)에 그 형성위치가 명확히 구분되도록 배치함으로써 해당 정보를 용이하게 구분하여 인식할 수 있다.
본 실시형태에 채용된 칩 정보 마크(37a-37d)는 동일한 기호를 사용하되 그 위치와 수를 달리하여 식별 정보를 나타낼 수 있다. 도3에 도시된 칩 정보 마크(37a-37d)는 단순한 기호로 표시됨으로써 인식이 용이하다는 장점이 있다.
본 실시형태에 예시된 칩 정보 마크(37a-37d)는 각각 2개의 영역으로 구분된 형태로 각각 다른 웨이퍼 베이스 공정의 이력을 포함할 수 있다.
예를 들어, 제1 정보 마크(37a)는 웨이퍼 LOT 넘버를 나타내고, 제2 및 제3 정보 마크(37b,37c)는 각각 웨이퍼의 레티클 구분 좌표, 레티클의 칩 좌표를 나타낼 수 있으며, 제4 정보 마크(37d)는 웨이퍼 LOT에서 해당 웨이퍼 위치 정보를 포함할 수 있다.
각 칩 정보 마크(37a-37d)는 복수의 영역으로 구분하여 다양한 형태로 나타낼 수 있다. 예를 들어, 넘버를 나타낼 경우에 2개 영역은 각각 다른 자리수의 수를 표시하여 십자리의 수를 나타낼 수 있으며, 위치를 나타낼 경우에 각각 x 및 y 좌표를 나타낼 수 있다.
도4에 도시된 반도체 발광다이오드 칩(40)은 도3에 도시된 칩(30)과 유사하게, 제1 및 제2 화합물 반도체층(42a,42b)과 상기 제1 및 제2 화합물 반도체층(42a,42b) 사이에 형성된 활성층(미도시)를 갖는 반도체 적층체를 포함한다.
또한, 상기 반도체 발광다이오드 칩(40)은 상기 제1 및 제2 화합물 반도체층(42a,42b)에 각각 전기적으로 접속되며 본딩패드(45a,46a)와, 상기 본딩패드(45a,46a)로부터 연장된 전극지(45b,46b)를 갖는 제1 및 제2 전극(45,46)을 포함한다.
본 실시형태에서도, 앞선 실시형태와 유사하게, 칩 정보 마크(47a-47e)는 다양한 형태의 2차원(2D) 마크로 형성될 수 있다. 본 칩 정보 마크로 채용될 수 있는 2D 마크는 기호, 숫자, 문자, 바코드 및 그 조합으로 구성된 그룹 중 적어도 하나일 수 있으며, 미리 정해진 규칙성에 따라 배열되고 조합됨으로써 웨이퍼 베이스 제조공정의 이력에 관한 다양한 정보를 나타낼 수 있다.
상술된 실시형태에서는 웨이퍼 제조공정에 관련된 이력정보를 나타내는 칩 정보 마크는 2D 마크로 형성하는 형태만을 예시하였으나, 발광특성에 거의 영향을 미치지 않는 범위에서 칩 구조를 일부 변경하여 원하는 정보가 나타나도록 마크를 형성할 수 있다. 이러한 다양한 형태의 칩 정보 마크는 도5 내지 도8에 도시된 형태는 예시되어 있다.
도5는 본 발명의 제2 실시형태로서, 반도체 적층체 구조를 부분적으로 변경하여 칩 정보 마크를 형성한 반도체 발광다이오드 칩을 나타내는 상부 평면도이며, 도6은 도5에 도시된 반도체 발광다이오드 칩을 나타내는 사시도이다.
도6과 함께 도5를 참조하면, 본 실시형태에 따른 반도체 발광다이오드 칩(50)은, 기판(51)과 상기 기판(51) 상에 형성된 반도체 적층체(52)를 포함하며, 상기 반도체 적층체(52)는 제1 및 제2 화합물 반도체층(52a,52b)과 상기 제1 및 제2 화합물 반도체층(52a,52b) 사이에 형성된 활성층(52c)를 구비한다.
또한, 상기 반도체 발광다이오드 칩(50)은 상기 제1 및 제2 화합물 반도체층(52a,52b)에 각각 전기적으로 접속되며, 본딩패드(55a,56a)와 그로부터 연장된 전극지(55b,56b)를 갖는 제1 및 제2 전극(55,56)을 포함한다.
본 실시형태에 채용된 반도체 적층체(52)는 적어도 상기 제2 화합물 반도체층(52b)과 상기 활성층(52c)을 부분적으로 제거하여 상기 제1 화합물 반도체층(52a) 상면의 노출영역과 함께 ME라인으로 정의되는 메사구조가 얻어질 수 있다.
본 실시형태에 따른 반도체 발광다이오드 칩(50)은 상기 반도체 적층체(55) 상에 형성되며 웨이퍼 베이스 공정에 관련된 정보를 나타내는 칩 정보 마크(58a-58d)를 포함한다.
본 실시형태에서, 상기 칩 정보 마크(58a-58d)는, 상기 반도체 적층체(52)를 가공하여 형성된 패턴으로 제공된다. 즉, 도6에 도시된 바와 같이, 상기 칩 정보 마크(58a-58d)를 위한 구조물은 상기 반도체 적층체(52)의 두께방향으로 진행하도록 형성된 패턴일 수 있다. 이러한 패턴은 마스크를 이용한 이방성 에칭을 통해서 얻어질 수 있다.
특히, 본 실시형태와 같이, 메사구조의 측면에 제공되는 경우에는, 마크용 패턴을 형성하기 위한 추가적인 마스크를 사용하지 않고, 상기 제2 화합물 반도체층(52b)과 상기 활성층(52c)이 부분적으로 제거하기 위한 메사 에칭에 사용되는 마스크를 일부 변경함으로써 메사 구조와 함께 원하는 칩 정보 마크(58a-58d)를 위한 패턴을 형성할 수 있다.
본 실시형태에 채용되는 칩 정보 마크(58a-58d)는 다양한 식별가능한 정보를 나타내기 위해서 선택적으로 형성된다. 선택적으로 특정영역에 형성된 칩 정보 마크(58a-58d)는 그 형성위치와 각각 마크용 패턴의 개수뿐만 아니라, 그 형상, 크기 또는 배열형태와 같은 다양한 식별가능한 인자를 이용하여 다양한 정보를 나타낼 수 있다.
또한, 서로 다른 정보를 나타내는 복수의 칩 정보 마크(58a-58d)는, 도6에 도시된 바와 같이, 다른 변에 배치되거나 상기 패턴이 형성되지 않은 영역에 의해 서로 분리되도록 각 정보가 구분되어 명확히 식별되도록 배치될 수 있다.
본 실시형태에서는 메사구조의 측면에 형성된 형태로 예시하였으나, 다른 칩의 표면영역에 대한 구조변경을 통해서 원하는 마크용 패턴을 구현할 수도 있다. 예를 들어, 스크라이브 레인영역의 표면에 선택적으로 식별 가능한 요철 패턴을 형성하여 원하는 웨이퍼 제조공정의 이력 정보를 표시할 수 잇다.
도7에는 본 발명의 제2 실시형태로서, 전극구조를 부분적으로 변경하여 원하는 정보 마크가 형성하는 반도체 발광 다이오드 칩을 나타내는 상부 평면도이다.
도7에 도시된 반도체 발광다이오드 칩(70)은, 제1 및 제2 화합물 반도체층(72a,72b)과 상기 제1 및 제2 화합물 반도체층(72a,72b) 사이에 형성된 활성층(미도시)를 갖는 반도체 적층체를 포함한다.
상기 반도체 발광다이오드 칩(70)은 상기 제1 및 제2 화합물 반도체층(72a,72b)에 각각 전기적으로 접속되며, 본딩패드(75a,76a)와, 상기 본딩패드(75a,76a)로부터 연장된 전극지(75b,76b)를 갖는 제1 및 제2 전극(75,76)을 포함한다.
본 실시형태에서, 상기 반도체 발광다이오드 칩(70)은 적어도 상기 제2 화합물 반도체층(72b)과 상기 활성층을 부분적으로 제거함으로써 상기 제1 화합물 반도체층(72a) 상면의 노출영역과 함께, ME 라인으로 정의되는 메사구조를 가질 수 있다.
본 실시형태에서, 웨이퍼 베이스 공정에 관련된 정보를 나타내는 칩 정보 마크(78a-78d)는 상기 제1 및 제2 전극(75,76)에 형성된 마크용 패턴으로 제공된다. 도7에 도시된 바와 같이, 상기 본딩패드(75a,76a) 뿐만 아니라, 전극지(75b,76b)에 양각 또는 음각 패턴으로 적절하게 형성될 수 있다. 일반적으로, 본딩 패드(75a,76a)는 패키지 레벨에서 와이어 본딩되거나 플립칩 본딩될 경우에 와이어 또는 본딩면에 가려져 식별이 곤란할 수 있으므로, 전극지(75b,76b)에 제공되는 것이 바람직하다.
본 실시형태에서, 상기 제1 및 제2 전극(75,76)에 모두 형성된 형태로 예시되어 있으나, 이와 달리 다른 실시형태에서는, 칩 정보 마크는 상기 본딩패드 및 상기 전극지 중 적어도 하나에 형성될 수 있으며, 다양한 형태의 전극 구조에도 유사한 방식으로 적용될 수 있다.
본 실시형태에 채용되는 칩 정보 마크(77a-77d)는 전극의 일부로 작용할 수 있으므로, 칩 전체 면적에서 미약하나마 전류 분산에 영향을 줄 수 있다. 특히, 각 칩마다 다른 정보를 나타내는 마크용 패턴이 형성되므로, 마크용 패턴에 따라 각 칩의 전류분산 특성이 달라져 산포에 영향을 줄 수 있다. 이러한 측면에서, 상기 전극지(77a-77d)에 형성된 복수의 마크용 패턴은 각 패턴 면적은 해당 전극지의 면적의 5% 이하인 것이 바람직할 수 있다.
도9a 내지 도9c에 도시된 바와 같이, 상술된 방식(패턴면적 상한 제한)으로 전극에 채용되는 칩 정보 마크에 의한 다른 방식으로 전류분산에 대한 영향을 저감시킬 수 있다.
도9a 내지 도9c에는 서로 다른 칩 정보 마크(97',97")를 갖는 전극지(96)가 도시되어 있다. 즉, 상기 칩 정보 마크(97',97")는 각 전극지에 동일한 수의 패턴을 형성되되, 상기 복수의 패턴 중 적어도 하나의 패턴(97")이 다른 패턴(97')보다 다른 크기를 갖도록 형성하여 식별가능한 정보를 담을 수 있다.
예를 들어, 도9a 내지 도9c를 참조하여 0-10까지 수를 표시하는 방식을 설명하면, 각 전극지(96)는, 각각 10개의 마크용 패턴(97',97")을 갖되, 원하는 수의 순서에 해당하는 패턴을 다른 패턴보다 작게 형성한다. 즉, 도9a의 정보 마크는 작은 패턴이 없으므로, 0이라는 정보를, 도9b 및 도9c의 정보 마크는 각각 2 및 10이라는 정보를 나타낼 수 있다.
본 실시형태에 따르면, 전극지(96)(또는 본딩패드)로부터 연장된 패턴은 동일하거나 유사한 수와 면적으로 유지하여 전류분산효과에 따른 전기적 특성 산포를 저감시키면서 원하는 정보를 나타낼 수 있다는 장점이 있다.
본 예에서는, 특정 마크용 패턴을 작게 하는 경우를 나타냈으나, 단순히 하나의 마크용 패턴을 변경하는 형태로 예시하였으나, 특정 마크용 패턴을 크게 하거나 마크용 패턴이 변경되는 수를 이용하여 보다 다양한 정보를 나타낼 수 있다. 또한, 특정 마크용 패턴의 크기뿐만 아니라 형상을 변경함으로써 식별가능한 정보를 표시할 수도 있다.
상술된 실시형태에서는, 칩 정보 마크에 대한 설명을 효과적으로 기술하기 위해서, 유사한 반도체 발광 다이오드 칩 구조와 전극 구조를 갖는 형태만을 예시하여 일관되게 설명하였으나, 다른 구조의 반도체 발광 다이오드 칩 구조에도 유익하게 적용될 수 있다.
도8에 도시된 반도체 발광다이오드 칩(80)은 앞선 실시형태와 달리, 양측의 전극이 반대되는 면에 제공되어 반도체층 적층방향으로 전기가 도통하는 구조를 갖는다.
즉, 본 실시형태에 따른 반도체 발광다이오드 칩(80)은, 전도성 기판(81)과 상기 전도성 기판(51) 상에 위치한 반도체 적층체(52)를 포함하며, 상기 반도체 적층체(82)는 제1 및 제2 화합물 반도체층(82a,82b)과 상기 제1 및 제2 화합물 반도체층(82a,82b) 사이에 형성된 활성층(82c)를 구비한다.
또한, 상기 제1 화합물 반도체층(82a) 상에 형성된 전극(85)은 본딩패드(85a)와 그로부터 연장된 전극지(85b)를 갖는다. 칩 정보 마크(87a-87d)는 각 전극지(85b)에 마크용 패턴으로 적절하게 형성될 수 있다.
본 실시형태에서는 전극지에 채용된 형태만을 예시하였으나, 제1 화합물 반도체층 표면에 칩 정보 마크를 형성하거나, 칩 분리 전에 각 칩영역의 모서리에 대한 스크라이브 레인을 형성하는 공정에서 반도체 적층체를 가공하는 패턴을 채용할 수도 있으며, 이들을 적절히 조합하여 실시할 수도 있다.
본 발명에 채용되는 칩 정보 마크를 이용한 웨이퍼 베이스 제조공정 관련 정보의 표시방법의 일 예를 도10 및 도11을 참조하여 설명하기로 한다.
도10a 및 도10b는 웨이퍼 내에서 반도체 발광다이오드 칩의 위치를 표시하는 방법을 설명하기 위한 웨이퍼 및 레티클의 개략도이다.
도10a는 웨이퍼(W) 전체영역에서 레티클(R)의 좌표를 나타내며, 도10b는 각 레티클 내에서 칩의 좌표를 나타낸다. 이러한 위치 표시를 기반하여, 좌표(4,5)의 레티클(R45) 중 좌표 (3,6)에 위치한 칩에 위치정보를 표시한 예가 도11에 도시되어 있다.
도11에 도시된 반도체 발광다이오드 칩(110)은 도3에 도시된 실시형태와 유사하게 상기 제1 및 제2 화합물 반도체층(112a,112b)에 각각 전기적으로 접속되며, 본딩패드(115a,116a)와, 상기 본딩패드(115a,116a)로부터 연장된 전극지(115b,116b)를 갖는 제1 및 제2 전극(115,116)을 포함한다.
스크라이브 레인영역(SL)에 형성된 제1 및 제2 칩 정보 마크(117a,117b)는 도10a 및 도10b에서 나타난 웨이퍼(W)의 해당 칩(C35, 110) 위치를 나타낸다. 즉, 상기 제1 칩 정보 마크(117a)는 4개의 마크와 5개의 마크로서 작성되어 레티클 위치 좌표(4,5)를 나타내고, 양변에 마련된 제2 칩 정보 마크(117b)는 3개의 마크와 6개의 마크로 작성되어 칩 좌표(3, 6)을 나타낼 수 있다.
이와 같은 방식을 이용하여, 해당 칩을 이용한 추후 공정이나 완성 제품 단계에서, 해당 칩의 정보마크를 통해서 웨이퍼 내의 위치를 추적할 수 있다. 웨이퍼내의 위치 외에도 웨이퍼 베이스 제조공정에서 주요한 이력사항에 해당되는 웨이퍼 LOT 넘버 또는 공정라인을 각각 다른 정보 마크(117c,117d)를 통해서 적절히 나타낼 수 있다.
도12는 본 발명에 따른 반도체 발광다이오드 칩 제조방법의 구체적인 예로서 칩에 대한 정보마크 형성시점을 설명하기 위한 공정순서도이다.
도12의 좌측은 웨이퍼 베이스 제조공정의 일 예를 나타낸다. 본 공정은 앞서 설명된 도1 내지 도7에 도시된 반도체 발광다이오드 칩을 제조하기 위한 공정과 유사한 과정으로 이해될 수 있다.
우선, 도12의 좌측을 참조하면, 웨이퍼 상에 LED를 위한 에피택셜층을 형성하는 공정이 수행되고(S121), 메사에칭 공정을 적용하여 n측 전극의 형성영역 및 스크라이브 레인을 마련할 수 있다(S123). 물론, 이에 한정되지는 않지만, 본 과정에서 각 칩에 대해서 반도체층을 직접 가공하여 형성하는 고유한 정보 마크(도5 및 도6의 칩 정보 마크 참조)의 형성공정(S124)을 보다 용이하게 실행할 수 있다.
이어, p 및 n 전극을 형성하기 위한 마스크 패턴을 변경하여 해당 전극형성공정(S127)과 함께 전극에 부가된 마크용 패턴의 형성공정(S128)을 실행할 수 있다(도7의 칩 정보 마크 참조). 물론, 이러한 마크용 패턴은 각 칩마다 다른 형태로 제공될 수 있다.
또한, 도1 내지 도4에 걸쳐 설명된 표면에 형성하는 공정의 채용시점은 특별히 한정되지는 않으나, 메사구조의 주변영역에 형성하는 경우에는 그 공정 후에 전극공정 형성 전에 실행되거나(S126), 전극공정 후에 실행될 수도 있다(S126').
이와 같이, 칩 정보 마크는 웨이퍼 레벨에서 기존의 제조공정의 적절한 시점에 추가되거나 기존의 공정을 간단히 변경하여(예, 마스크 패턴 변경), 각 칩 영역에 대해서 원하는 웨이퍼 베이스 제조공정에 관한 정보를 기록하고, 개별 칩 단위로 분리시킨다(S129). 이와 같이, 칩으로 분리되더라도 후속공정에서 각 칩에 기록된 웨이퍼 베이스 제조공정에 관련된 이력을 추적할 수 있다.
보다 구체적으로, 도13을 참조하여 상술된 칩 정보 마크의 형성 후에 추적 과정을 설명한다. 도13은 통상적인 반도체 발광 다이오드 칩의 제조공정부터 후속 공정을 걸쳐 패키지 완성까지의 공정순서를 나타낸다
도13에 도시된 바와 같이, 웨이퍼 베이스 제조공정 중 에피택셜 성장공정 및 반도체 제조공정 후에, 개별 칩으로 절단되고 칩 프로빙 과정을 이용하여 칩의 전기적 및 광학적 특성을 측정한다. 측정된 결과에 따라 불량 칩을 제외하는 선별과정을 거치거나 랭크별로 분류한 후에, 원하는 특성의 LED 패키지를 얻기 위한 리드 프레임 베이스 공정이 진행된다.
이후, 패키지가 완성되면, 구조체에 대한 마무리 공정인 트림(trim)공정과 함께 색감특성에 기초하여 적절히 분류되어 적재될 수 있다.
웨이퍼 베이스 제조공정 후에, 즉 칩으로 분리된 후에, 이러한 일련의 제조공정 또는 그 후 완성된 패키지 혹은 특정 모듈(예, 조명용 광원 등) 레벨에서 LED 칩의 특성 또는 패키지의 특성에서 대해서 측정할 때에 그 측정된 결과를 칩과 매칭시킬수 있으며, 이를 통해서 웨이퍼 베이스 제조공정에 관련된 정보와 상관성을 판단할 수 있다.
이러한 칩 특성과 패키지 특성의 상관성을 기반하여 해당 웨이퍼 베이스 공정의 이력에 의해 발생되는 상기 측정된 특성에 대한 영향, 적어도 그 개연성을 분석할 수 있다. 이와 같이 특성 측정의 결과(또는 제품특성의 불량결과)를 패키지 제조공정에 한하여 분석하는 것이 아니라 웨이퍼 베이스의 제조공정과 연관시켜 그 결과에 미치는 인자(또는 불량의 원인)를 보다 정밀하게 분석할 수 있다.
상기 측정되는 특성은 크게 칩에 관련된 특성(특히, 칩 프로빙과정에서 측정되는 사항)과 패키지 관련 특성으로 구분될 수 있다.
상기 칩에 관련된 특성은 상기 해당 칩의 구동전압, 구동전류, 순방향전압, 발광강도, 발광파장 및 온도에 따른 파장변화 중 적어도 하나가 측정될 수 있으며, 패키지 관련 특성은, 상기 패키지의 광량, 발광강도, 방출파장, 색좌표 및 색온도 중 적어도 하나를 측정하는 단계를 포함한다.
본 발명에 따른 품질관리방법에서 칩 특성과 패키지 특성의 상관성을 분석한 일 예로서, 도14a 및 도14b는 칩의 웨이퍼 베이스 제조공정에 대한 이력 중 웨이퍼 내에서의 칩 위치과 색좌표의 특성의 결과의 상관성을 도출하는 과정을 예시한다.
도14a을 참조하면, 웨이퍼(140)에서 각 칩(C)이 위치가 x,y가 각각 1-26으로 좌표로 표시될 수 있다. 이러한 좌표를 각 칩에 정보 마크(도10 및 도11의 예 참조)로 표시하고 개별 칩으로 절단된 후에 각 칩을 갖는 패키지가 제조될 수 있다. 이러한 패키지 제조공정에서 백색 발광을 위한 적절한 형광체를 적용되고, 최종적으로 패키지로 완성된 후에 각 개별 패키지에 대한 색좌표를 측정한다.
그 색좌표 측정결과에 따라, 원하는 색좌표 영역을 벗어난 불량 패키지가 발생되면, 그 정도에 따라 패키지에 적용된 칩의 정보 마크를 비전시스템을 통해 판독하여 웨이퍼 내의 위치를 추적할 수 있다.
일 예로서, 가상 웨이퍼(140)에 각 LED 패키지의 색좌표 측정 결과로부터 확인된 불량 LED 패키지에 적용된 칩(BC)의 위치를 표시하여 나타내었다. 그 위치를 표시한 결과, 도14b에 도시된 바와 같이, 웨이퍼 상하단의 가장자리영역에 불량 패키지에 적용된 칩의 분포하는 것을 확인할 수 있다.
종래와 같이 칩의 추적기능을 활용하지 않는 경우에, 색좌표의 산포에 대한 원인에 대한 분석을 웨이퍼 베이스 제조공정영역까지 확장시킬 수 없으므로, 패키지 공정(형광체 배합 및 디스펜싱 공정)에 한정되어 진행될 수 밖에 없으며, 결과적으로 웨이퍼 베이스 제조공정에서의 문제라면, 색좌표의 산포문제를 정확하게 해결하기 어려울 것이다.
즉, 도14b에 나타난 예와 같이 웨이퍼 특정영역에 불량 패키지의 칩이 집중되어 있다면, 이러한 사실은 웨이퍼 베이스의 제조공정에 대한 사항과 매우 관련성이 높은 것을 추정할 수 있으므로, 불량집중영역의 원인에 대해서 웨이퍼 베이스 제조공정영역에 분석이 필요할 것이다.
이와 같이 칩 정보 마크를 이용한 추적기능은 LED 제품 특성에 미치는 원인을 웨이퍼 베이스 제조공정의 인자 영역까지 확장하여 분석함으로써 보다 효과적으로 개선할 수 있으며, 결과적으로 LED 패키지 수율을 크게 향상시킬 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

Claims (48)

  1. 제1 및 제2 화합물 반도체층과 상기 제1 및 제2 화합물 반도체층 사이에 형성된 활성층을 갖는 반도체 적층체;
    상기 제1 및 제2 화합물 반도체층에 각각 전기적으로 접속된 제1 및 제2 전극; 및
    상기 반도체 적층체 상에 제공되며, 웨이퍼 베이스 공정에 관련된 정보를 나타내는 칩 정보 마크를 포함하는 반도체 발광다이오드 칩.
  2. 제1항에 있어서,
    상기 칩 정보 마크는 시각으로 판독가능한 마크인 것을 특징으로 하는 반도체 발광다이오드 칩.
  3. 제1항에 있어서,
    상기 칩 정보 마크는 서로 다른 정보를 나타내는 복수의 칩 정보 마크를 포함하며,
    상기 복수의 칩 정보 마크는 각각 서로 다른 영역에 형성된 것을 특징으로 하는 반도체 발광다이오드 칩.
  4. 제1항에 있어서,
    상기 웨이퍼 베이스 공정에 관련된 정보는, 해당 칩이 속하는 웨이퍼 LOT 넘버, 동일 LOT의 웨이퍼 넘버, 웨이퍼 내의 해당 칩의 위치 및 공정 라인 표시로 구성된 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 발광다이오드 칩.
  5. 제4항에 있어서,
    상기 해당 칩의 위치는 레티클 구분 좌표와 해당 레티클 내에서의 위치 좌표를 포함하는 것을 특징으로 하는 반도체 발광다이오드 칩.
  6. 제1항에 있어서,
    상기 칩 정보 마크는 상기 반도체 적층체 표면에 형성된 2차원 마크인 것을 특징으로 하는 반도체 발광다이오드 칩.
  7. 제6항에 있어서,
    상기 칩 정보 마크는 상기 제2 화합물 반도체층 상면에 형성된 것을 특징으로 하는 반도체 발광다이오드 칩.
  8. 제6항에 있어서,
    상기 제2 화합물 반도체층 상면에 형성된 투명전극층을 더 포함하며,
    상기 칩 정보 마크는 상기 투명전극층 상에 형성된 것을 특징으로 하는 반도체 발광다이오드 칩.
  9. 제6항에 있어서,
    상기 반도체 적층체는 상기 제2 화합물 반도체층과 상기 활성층이 부분적으로 제거되어 형성된 상기 제1 화합물 반도체층 상면의 노출영역을 가지며,
    상기 제1 화합물 반도체층 상면의 노출영역에 상기 제1 전극과 함께 상기 제1 전극과 이격되도록 상기 칩 정보 마크가 형성된 것을 특징으로 하는 반도체 발광다이오드 칩.
  10. 제9항에 있어서,
    상기 제1 화합물 반도체층 상면의 노출영역은 상기 반도체 적층체의 둘레를 따라 형성된 스크라이브 레인(scribe lane)을 가지며,
    상기 칩 정보 마크는 상기 스크라이브 레인 상에 형성된 것을 특징으로 하는 반도체 발광다이오드 칩.
  11. 제10항에 있어서,
    상기 칩 정보 마크는 서로 다른 정보를 나타내는 복수의 칩 정보 마크를 포함하며,
    상기 복수의 칩 정보 마크는 상기 반도체 적층체의 2개 이상의 변에 인접한 스크라이브 레인 각각에 형성된 것을 특징으로 하는 반도체 발광다이오드 칩.
  12. 제6항에 있어서,
    상기 2차원 마크는 기호, 숫자, 문자, 바코드 및 그 조합으로 구성된 그룹 중 적어도 하나인 것을 특징으로 하는 반도체 발광다이오드 칩.
  13. 제1항에 있어서,
    상기 칩 정보 마크는, 상기 반도체 적층체를 가공하여 형성된 구조물인 것을 특징으로 하는 반도체 발광다이오드 칩.
  14. 제13항에 있어서,
    상기 반도체 적층체는 상기 제2 화합물 반도체층과 상기 활성층이 부분적으로 제거되어 형성된 상기 제1 화합물 반도체층 상면의 노출영역을 가지며,
    상기 칩 정보 마크는 상기 제2 화합물 반도체층과 상기 활성층이 부분적으로 제거되어 얻어진 측면에 선택적으로 형성된 마크용 패턴을 포함하는 것을 특징으로 하는 반도체 발광다이오드 칩.
  15. 제13항에 있어서
    상기 마크용 패턴은 상기 반도체 적층체의 두께방향으로 진행하도록 형성된 패턴인 것을 특징으로 하는 반도체 발광다이오드 칩.
  16. 제13항에 있어서,
    상기 칩 정보 마크는 서로 다른 정보를 나타내는 복수의 칩 정보 마크를 포함하며,
    상기 복수의 칩 정보 마크는 상기 패턴이 형성되지 않은 영역에 의해 서로 분리되도록 배치된 것을 특징으로 하는 반도체 발광다이오드 칩.
  17. 제1항에 있어서,
    상기 칩 정보 마크는 상기 제1 및 제2 전극 중 적어도 하나에 형성된 마크용 패턴을 포함하는 것을 특징으로 하는 반도체 발광다이오드 칩.
  18. 제17항에 있어서,
    상기 제1 및 제2 전극 중 적어도 하나는 본딩패드와 상기 본딩패드로부터 연장된 전극지를 포함하며,
    상기 칩 정보 마크는 상기 본딩패드 및 상기 전극지 중 적어도 하나에 형성된 것을 특징으로 하는 반도체 발광다이오드 칩.
  19. 제18항에 있어서,
    상기 마크용 패턴은 상기 전극지에 형성된 복수의 마크용 패턴을 포함하며,
    상기 각 마크용 패턴의 면적은 해당 전극지의 면적의 5% 이하인 것을 특징으로 하는 반도체 발광다이오드 칩.
  20. 제18항에 있어서,
    상기 칩 정보 마크는 상기 전극지에 형성된 복수의 패턴을 포함하며,
    상기 복수의 패턴 중 적어도 하나의 패턴이 다른 패턴보다 다른 크기나 형상을 갖는 것을 특징으로 하는 반도체 발광다이오드 칩.
  21. 복수의 반도체 발광다이오드 칩을 제조하기 위해서, 웨이퍼 상에 제1 및 제2 화합물 반도체층과 상기 제1 및 제2 화합물 반도체층 사이에 형성된 활성층을 갖는 반도체 적층체을 형성하는 단계;
    상기 각 칩 영역에서, 상기 제1 및 제2 화합물 반도체층에 각각 전기적으로 접속되도록 제1 및 제2 전극을 형성하는 단계;
    상기 각 칩 영역의 반도체 적층체 상에 웨이퍼 베이스 공정에 관련된 정보를 나타내는 칩 정보 마크를 형성하는 단계; 및
    상기 칩 정보 마크가 형성된 개별 칩이 얻어지도록 상기 웨이퍼를 절단하는 단계를 포함하는 반도체 발광다이오드 칩 제조방법.
  22. 제21항에 있어서,
    상기 칩 정보 마크는 서로 다른 정보를 나타내는 복수의 칩 정보 마크를 포함하며,
    상기 복수의 칩 정보 마크는 각각 서로 다른 영역에 형성된 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  23. 제21항에 있어서,
    상기 복수의 칩 정보 마크 중 적어도 하나의 마크는 상기 웨이퍼의 다른 칩과 상이한 고유한 정보를 나타내는 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  24. 제21항에 있어서,
    상기 웨이퍼 베이스 공정에 관련된 정보는, 해당 칩이 속하는 웨이퍼 LOT 넘버, 동일 LOT의 웨이퍼 넘버, 웨이퍼 내의 해당 칩의 위치 및 공정 라인 표시로 구성된 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  25. 제24항에 있어서,
    상기 해당 칩의 위치는 레티클 구분 좌표와 해당 레티클 내에서의 위치 좌표를 포함하는 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  26. 제21항에 있어서,
    상기 칩 정보 마크는 상기 반도체 적층체 표면에 형성된 2차원 마크인 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  27. 제26항에 있어서,
    상기 칩 정보 마크를 형성하는 단계는, 상기 제2 화합물 반도체층 상면에 상기 칩 정보 마크를 형성하는 단계인 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  28. 제26항에 있어서,
    상기 제2 화합물 반도체층 상면에 투명전극층을 형성하는 단계를 더 포함하며,
    상기 칩 정보 마크를 형성하는 단계는, 상기 투명전극층 상에 상기 칩 정보 마크를 형성하는 단계인 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  29. 제26항에 있어서,
    상기 반도체 적층체를 형성하는 단계 후에, 적어도 상기 제2 화합물 반도체층과 상기 활성층을 부분적으로 제거하여 상기 제1 화합물 반도체층 상면의 노출영역을 형성하는 단계를 더 포함하며,
    상기 제1 및 제2 전극을 형성하는 단계는, 상기 제1 및 제2 전극을 상기 제1 화합물 반도체층 상면의 노출영역과 상기 제2 화합물 반도체층 상에 형성하는 단계이며,
    상기 칩 정보 마크를 형성하는 단계는, 상기 제1 화합물 반도체층 상면의 노출영역에 상기 제1 전극과 함께 상기 제1 전극과 이격되도록 상기 칩 정보 마크를 형성하는 단계인 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  30. 제29항에 있어서,
    상기 제1 화합물 반도체층 상면의 노출영역은, 상기 반도체 적층체의 둘레를 따라 형성된 스크라이브 레인을 포함하며,
    상기 칩 정보 마크를 형성하는 단계는, 상기 스크라이브 레인 상에 상기 칩 정보를 형성하는 단계인 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  31. 제30항에 있어서,
    상기 칩 정보 마크는 서로 다른 정보를 나타내는 복수의 칩 정보 마크를 포함하며,
    상기 복수의 칩 정보 마크는 상기 반도체 적층체의 2개 이상의 변에 인접한 스크라이브 레인 각각에 형성된 것을 특징으로 하는 반도체 발광 다이오드 칩 제조방법.
  32. 제26항에 있어서,
    상기 2차원 마크는 기호, 숫자, 문자, 바코드 및 그 조합으로 구성된 그룹 중 적어도 하나인 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  33. 제21항에 있어서,
    상기 칩 정보 마크는, 상기 반도체 적층체를 가공하여 형성된 구조물인 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  34. 제33항에 있어서,
    상기 반도체 적층체를 형성하는 단계 후에, 적어도 상기 제2 화합물 반도체층과 상기 활성층을 부분적으로 제거하여 상기 제1 화합물 반도체층 상면의 노출영역을 형성하는 단계를 더 포함하며,
    상기 칩 정보 마크를 형성하는 단계는, 상기 제2 화합물 반도체층과 상기 활성층이 부분적으로 제거되어 얻어진 측면에 선택적으로 마크용 패턴을 형성하는 단계인 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  35. 제34항에 있어서,
    상기 마크용 패턴을 형성하는 단계는 이방성 에칭을 이용하여 상기 반도체 적층체의 두께방향으로 진행하는 패턴을 형성하는 단계인 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  36. 제35항에 있어서
    상기 제1 화합물 반도체 상면의 노출영역을 형성하는 단계와 상기 마크용 패턴을 형성하는 단계는 동시에 실행되는 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  37. 제33항에 있어서,
    상기 칩 정보 마크는 서로 다른 정보를 나타내는 복수의 칩 정보 마크를 포함하며,
    상기 복수의 칩 정보 마크는 상기 마크용 패턴이 형성되지 않은 영역에 의해 서로 분리되도록 위치하는 것을 특징으로 하는 반도체 발광다이오드 칩.
  38. 제21항에 있어서,
    상기 칩 정보 마크는 상기 제1 및 제2 전극 중 적어도 하나에 형성된 마크용 패턴을 포함하는 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  39. 제38항에 있어서,
    상기 제1 및 제2 전극 중 적어도 하나는 본딩패드와 상기 본딩패드로부터 연장된 전극지를 포함하며,
    상기 칩 정보 마크를 형성하는 단계는, 상기 본딩패드 및 상기 전극지 중 적어도 하나에 상기 마크용 패턴을 형성하는 단계인 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  40. 제39항에 있어서,
    상기 제1 및 제2 전극을 형성하는 단계와, 상기 마크용 패턴을 형성하는 단계는 동시에 실행되는 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  41. 제39항에 있어서,
    상기 마크용 패턴은 상기 전극지에 형성된 복수의 마크용 패턴을 포함하며,
    상기 각 마크용 패턴의 면적은 해당 전극지의 면적의 5% 이하인 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  42. 제39항에 있어서,
    상기 마크용 패턴은 상기 전극지에 형성된 복수의 마크용 패턴을 포함하며,
    상기 복수의 마크용 패턴 중 적어도 하나의 마크용 패턴이 다른 패턴보다 다른 크기나 형상을 갖는 것을 특징으로 하는 반도체 발광다이오드 칩 제조방법.
  43. 제1항 내지 제20항 중 어느 한 항에 따른 정보 마크를 갖는 반도체 발광다이오드 칩을 마련하는 단계;
    상기 반도체 발광다이오드 칩 레벨에서부터 상기 반도체 발광다이오드 칩을 갖는 패키지 제조공정 및 그 제조공정 완료 후의 임의의 시점에서 해당 칩 또는 패키지의 특성을 측정하는 단계; 및
    상기 측정된 특성과 상기 측정된 특성에 관련된 칩의 정보 마크에 의해 추적된 웨이퍼 베이스 공정 정보의 상관성을 기반하여 해당 웨이퍼 베이스 공정 조건에 의해 발생되는 상기 측정된 특성에 대한 영향을 분석하는 단계를 포함하는 반도체 발광다이오드 칩 품질 관리방법.
  44. 제43항에 있어서,
    상기 칩 정보 마크는 서로 다른 정보를 나타내는 복수의 칩 정보 마크를 포함하며,
    상기 복수의 칩 정보 마크는 각각 서로 다른 영역에 형성된 것을 특징으로 하는 반도체 발광다이오드 칩 품질 관리방법.
  45. 제43항에 있어서,
    상기 웨이퍼 베이스 공정에 관련된 정보는, 해당 칩이 속하는 웨이퍼 LOT 넘버, 동일 LOT의 웨이퍼 넘버, 상기 웨이퍼 내에서의 해당 칩의 위치 및 공정 라인 표시로 구성된 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 발광다이오드 칩 품질 관리방법.
  46. 제43항에 있어서,
    상기 해당 칩 또는 패키지의 특성을 측정하는 단계는, 상기 해당 칩의 구동전압, 구동전류, 순방향전압, 발광강도, 발광파장 및 온도에 따른 파장변화 중 적어도 하나를 측정하는 단계를 포함하는 것을 특징으로 하는 반도체 발광다이오드 칩 품질 관리방법.
  47. 제43항에 있어서,
    상기 해당 칩 또는 패키지의 특성을 측정하는 단계는, 상기 패키지의 광량, 발광강도, 방출파장, 색좌표 및 색온도 중 적어도 하나를 측정하는 단계를 포함하는 것을 특징으로 하는 반도체 발광다이오드 칩 품질 관리방법.
  48. 제46항 또는 제47항에 있어서,
    상기 측정된 특성에 대한 영향을 분석하는 단계는,
    상기 측정된 특성 중 원하는 범위를 벗어난 불량 칩을 가상 웨이퍼 좌표에 맵핑하는 단계와,
    상기 맵핑된 가상 웨이퍼 좌표에서 다른 영역보다 많은 불량 칩이 분포된 영역의 원인을 분석하는 단계를 포함하는 것을 특징으로 하는 반도체 발광다이오드 칩 품질 관리방법.
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