JP2006108571A - 半導体装置 - Google Patents

Abstract

【課題】 ダイ領域の層間絶縁膜の平坦性を確保すると共に、スクライブ領域を多機能化或いは小型化する。
【解決手段】 多層配線構造を有する半導体装置であって、ダイ領域１１及びスクライブ領域１２を有する基板上に形成された層間絶縁膜と、ダイ領域１１の層間絶縁膜内に形成された多層の金属配線層（配線パターン）１３と、金属配線層１３と同じ層に形成され、かつ、ダイ領域１１の層間絶縁膜内に形成されたダミーパターン１５とを備え、ダミーパターン１５内にリソグラフィ・マークパターンとしての合わせマーク１６が形成されている。
【選択図】 図１

Description

本発明は、Ｃｕダマシン配線を有する半導体装置に関する。

図６は、従来の合わせマークを有する半導体装置を説明するための上面図である。図６に示すように、配線パターン３３がダイ領域３１に形成されており、このダイ領域３１の周りにスクライブ領域３２が存在する。図６はプロセス評価用のウェハを示しており、配線パターン３３はプロセス評価用の測定パターンである。スクライブ領域３２を切断することにより半導体チップに個片化される。スクライブ領域３２には、露光装置の合わせ用ターゲット、合わせマークパターン３６やフォーカスモニタパターン３７のようなリソグラフィ・マークパターンが形成される。また、合わせマークについて様々な提案がなされている（例えば、非特許文献１及び非特許文献２参照。）。

しかしながら、近年の半導体装置の微細化に伴い、半導体装置の製造過程において必要な寸法精度の正確さが高まりつつある。現実的な合わせの目標として、９０ｎｍノードの配線では５０ｎｍ程度、さらに６５ｎｍノードの配線では３０ｎｍ程度の合わせ精度が必須である。これは、６５ｎｍノードでは配線幅ターゲットが１００ｎｍ程度まで微細化されており、３０ｎｍの合わせ精度でパターンを合わせても、３０％のパターンずれを許容することになるからである。

さらに、多層配線技術において化学的機械的研磨（ＣＭＰ：chemical mechanical polishing）技術が普及している。研磨速度を促進させる目的で絶縁膜内にダミー配線を形成したり、研磨速度を抑制させる目的で配線内に絶縁膜ダミーを形成する技術が提案されている。この技術により、ウェハ面内の配線データ率を均一化して、研磨速度をウェハ面内で均一化することができる。この技術につき、以下に説明する。

代表的な半導体装置として知られているマイクロプロセッサ（ＭＰＵ）やカスタムＬＳＩ等のＬＳＩ（大規模集積回路）は、集積度の向上に伴い、個々の素子の寸法は年々微細化されつつある。また、素子を構成する半導体領域（不純物拡散領域）の深さも浅く形成されつつあり、さらに、半導体領域から配線を引き出すために層間絶縁膜に設けるコンタクトビアのサイズも制限されてきている。従って、配線の微細化が避けられなくなっている。

微細配線に適した構造として、層間絶縁膜内に配線用溝を設けて、この配線用溝内に導体を埋め込むことにより配線を形成する、いわゆるダマシン構造が用いられている（例えば、特許文献１参照。）。このダマシン構造について、図７を参照して以下に説明する。
図７に示すように、半導体素子としてのＭＯＳＦＥＴを構成するゲート電極４３が基板４１上にゲート絶縁膜４２を介して形成され、基板４１上層に半導体領域としてのソース／ドレイン領域４４が形成されている。ゲート電極４３を覆う第１層間絶縁膜４５としてのシリコン酸化膜内にソース／ドレイン領域４４と接続するコンタクトプラグ４７が形成されている。
第１層間絶縁膜４５上に形成された第２層間絶縁膜４８内には、互いに近接した帯状の配線５１ａ，５１ｂ，５１ｃ，…からなる第１配線５１が形成されると共に、この第１配線５１と平行に帯状の第２配線５２が形成されている。第１配線５１及び第２配線５２は、上述したダマシン構造を有する。第１配線５１を構成する配線５１ｂは、コンタクトプラグ４７を通じてソース／ドレイン領域４４と接続される。
ここで、第１配線５１は、複数の配線５１ａ，５１ｂ，５１ｃ，…が密に、すなわち配線密度が大きくなるように形成されている。一方、第２配線５２は単独の配線が疎に形成されている。第１配線５１及び第２配線５２の形成時に、第２層間絶縁膜４８の表面はＣＭＰ法により平坦化される。しかし、複数の配線５１ａ，５１ｂ，５１ｃ，…が密に配置されてなる第１配線５１近傍の第２層間絶縁膜４８の表面には、後述する理由によりエロージョン５３が発生してしまう。

次に、図８を参照して、図７に示す半導体装置の製造方法について説明する。
先ず、図８（ａ）に示すように、公知の手法を用いてＭＯＳＦＥＴを形成する。具体的には、ｐ型シリコン基板４１に素子分離とウェル領域とを形成する（図示せず）。次に、シリコン基板４１上にゲート絶縁膜４２を介してゲート電極４３を形成する。そして、このゲート電極４３をマスクとしてシリコン基板４１に不純物のイオン注入を行う。これにより、ゲート電極４３に対して自己整合的にソース／ドレイン領域４４がシリコン基板４１上層に形成する。

次に、図８（ｂ）に示すように、シリコン基板４１全面にシリコン酸化膜等からなる第１層間絶縁膜４５をＣＶＤ法により形成する。そして、リソグラフィ技術及びエッチングにより、第１層間絶縁膜４５内にソース／ドレイン領域４４に接続するコンタクトホール４６を形成する。その後、コンタクトホール４６内にタングステン等の導電材料を埋め込むことによりプラグ４７を形成する。

次に、図８（ｃ）に示すように、第１層間絶縁膜４５及びプラグ４７上にシリコン酸化膜等からなる第２層間絶縁膜４８をＣＶＤ法により形成する。そして、リソグラフィ技術及びエッチングにより第２層間絶縁膜４８内に配線用溝４９を形成する。
続いて、図８（ｄ）に示すように、配線用溝４９内を含む第２層間絶縁膜４８上に銅、アルミニウム等の導体膜５０を形成する。そして、第２層間絶縁膜４８をストッパ膜として不要な導体膜５０をＣＭＰ法により除去する。これにより、図８（ｅ）に示すように、第２層間絶縁膜４８の所望位置に、ダマシン配線構造を有しかつ帯状の第１配線５１及び第２配線５２が形成される。その後、図９に示すように、第１配線５１、第２配線５２及び第２層間絶縁膜４８上に第３層間絶縁膜５４を形成することにより、半導体素子（ＭＯＳＦＥＴ）を外部雰囲気から保護する。
ここで、第１配線５１を構成し、密に配置された配線５１ａ，５１ｂ，５１ｃ，…間に位置する第２層間絶縁膜４８の表面は、第２配線５２近傍に位置する第２層間絶縁膜４８の表面に比べて強度的に劣っている。それゆえ、導体膜５０をＣＭＰする際に強度的に弱い部分が集中して研磨されるため、配線５１ａ，５１ｂ，５１ｃ，…間に位置する第２層間絶縁膜４８の表面に凹部が形成される、いわゆるエロージョン５３が発生してしまう。
ところで、図８及び図９に示す従来の半導体装置では、導体膜５０の研磨時にエロージョン５３の発生を避けられないので、第２層間絶縁膜４８の平坦度が劣るという問題があった。よって、かかる平坦度が劣る層間絶縁膜４８の上層に形成される上層配線、例えば、第３層間絶縁膜５４内に形成される配線に変形や断線等の不都合が生じてしまう。

上述のような問題を解消するため、配線が密に配置されてなる第１配線と、第２配線との間にダミー配線を形成する手法が提案されている。
図１０は、ダミー配線を有する従来の半導体装置を示す平面図であり、図１１は、図１０のＤ−Ｄ’断面図である。孤立配線である第２配線５２の周辺にダミー配線５５を形成することにより、第２層間絶縁膜４８における配線密度を均一化することができる。これにより、第２層間絶縁膜４８表面の機械的強度も均一化することができ、導体膜５０のＣＭＰ時に第２層間絶縁膜４８の表面におけるエロージョンの発生を防止することができる。すなわち、ダミー配線５５は第２層間絶縁膜４８の平坦化に必須である。

ところで、層間絶縁膜を平坦化するためにダミー配線を単にランダムに形成してしまうと、配線容量を効率良く低減することが困難になってしまうという問題があった。極端な事例では、ダミー配線５５が信号配線５２とカップリングすることにより実効的容量が増加し、配線容量が増加してしまい、回路動作速度が低下するという問題が生じる。そこで、ダミー配線５５を信号配線５２から距離Ｌだけ離間して配置する方法が提案されている（例えば、特許文献２参照。）。

M. Adel、外７名、"Performance Study of New Segmented Overlay Marks for Advanced Wafer Processing"、２００３年、SPIE Mike Adel、外７名、"Characterization of Overlay Mark Fidelity"、２００３年、SPIE 米国特許第６２３２２３１号明細書 特開２０００−２８６２６３号公報

しかしながら、従来の半導体装置のダイ領域に配置されていたＣＭＰダミーパターンは、それ自体では機能を有していなかった。つまり、ダミー配線はＣＭＰが終了した後には何ら役に立つ構造物ではないにも関わらず、上述した層間絶縁膜の平坦化のためにダイ領域に設ける必要があった。従って、従来は、何ら機能を有していないダミー構造が製品領域（ダイ領域）に存在していた。
一方、合わせマークやフォーカスモニタマークのようなリソグラフィ・マークパターンは、スクライブ領域に配置されていた。このため、リソグラフィ・マークパターンの数をスクライブ領域の面積によって制限するか、或いは、スクライブ領域を広くとる必要があった。
近年は配線の微細化と共に、配線の多層化が進んでいる。このため、リソグラフィ・マークパターンの他にも、ビア検査用のビアチェーンパターンや、配線検査用の層抵抗測定パターンのような多くのモニタパターンをスクライブ領域に形成する必要があり、スクライブ領域を広くせざるを得ない場合が多かった。

本発明は、上記従来の課題を解決するためになされたもので、ダイ領域の層間絶縁膜の平坦性を確保すると共に、スクライブ領域を多機能化或いは小型化することを目的とする。

本発明に係る半導体装置は、多層配線構造を有する半導体装置であって、
ダイ領域及びスクライブ領域を有する基板上に形成された層間絶縁膜と、
前記ダイ領域の前記層間絶縁膜内に形成された多層の金属配線層と、
前記金属配線層と同じ層に形成され、かつ、前記ダイ領域の前記層間絶縁膜内に形成されたダミーパターンとを備え、
前記ダミーパターン内にリソグラフィ・マークパターンが形成されたことを特徴とするものである。

本発明に係る半導体装置において、前記リソグラフィ・マークパターンは、前記金属配線層を構成するビアと同じ層に形成されたビア合わせマークパターンと、前記金属配線層を構成する上層配線又は下層配線と同じ層に形成された配線合わせマークパターンとを有する合わせマークパターンであることが好適である。

本発明に係る半導体装置において、前記合わせマークパターンを構成する最外周のパターンと、前記ダミーパターンとが、合わせ測定器により前記合わせマークパターンを認識可能な距離だけ相互に離間して配置されたことが好適である。

本発明に係る半導体装置において、前記リソグラフィ・マークパターンはフォーカスモニタパターンであり、該フォーカスモニタパターンを構成する最外周のパターンと、前記ダミーパターンとが、フォーカス測定器により前記フォーカスモニタパターンを認識可能な距離だけ離間して配置されたことが好適である。

本発明に係る半導体装置において、前記ダイ領域における前記リソグラフィ・マークパターンの面積率が１０％以上であるが好適である。

本発明は以上説明したように、ダイ領域のダミーパターンとリソグラフィマークとを兼用することにより、ダイ領域の層間絶縁膜の平坦性を確保すると共に、スクライブ領域を多機能化或いは小型化することことができる。

以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。

実施の形態１．
図１は、本発明の実施の形態１による半導体装置を説明するための平面図である。具体的には、２層銅配線のビア抵抗を測定するためのテストパターンを有するウェハを示す平面図である。
図１に示すように、ダイ領域１１には、層間絶縁膜内に形成された配線用溝にＣｕ膜等の導電膜を埋め込むことによって形成された配線パターン１３が形成されている。本実施の形態１において、配線パターン１３はビア抵抗測定用パターンであり、該パターン１３はパッド１４に接続されている。パッド１４の１辺の長さは、例えば、１００μｍである。配線パターン１３及びパッド１４の周辺に長さＬ１の領域（以下「禁止領域」という。）だけ離間させてダミー配線パターン（以下「ダミーパターン」という。）１５が形成されている。禁止領域の長さＬ１は、カップリング容量で決定され、例えば、１０μｍである。このダミーパターン１５は、従来技術で説明したように、ＣＭＰ時の層間絶縁膜の高平坦性を確保するために配置されている。

本実施の形態１では、このダミーパターン１５の内側に合わせマーク（overlay mark）１６が形成されている。すなわち、ダイ領域１１内のダミー配線パターン１５を合わせマーク１６として機能させている。これにより、半導体装置における合わせマーク１６の配置に自由度が発生する。ダイ領域１１における合わせマーク１６の面積率は１０％以上が好適である。
合わせマーク１６の１辺の長さＡ１は、例えば、２４μｍである。合わせマーク１６は、規則正しく、例えば、長さＡ２が２００μｍの格子状に配置されており、格子の中央にも配置されている。また、合わせマーク１６が完全な格子状に配置されていないのは、ダミーパターン１５との演算処理により消失する合わせマーク１６があるためである。

ダイ領域１１の周辺に位置するスクライブ領域１２には、フォーカスモニタマーク１７、配線検査用の層抵抗測定パターン１８、ビア検査用のビアチェーンパターン１９が配置されている。

ここで、スクライブ領域を禁止領域とする第１の方法と、スクライブ領域を禁止領域としない第２の方法とがある。図１は、スクライブ領域１２を禁止領域としており、第１の方法を示している。第２の方法では、既存マスクに合わせマークをグリッド展開する場合、合わせマークと既存マスクのファインアライメントマークとのマージン設定作業を行う必要がある。第１の方法では、このマージン設定作業が不要である。従って、既存マスクに合わせマークを展開するには、第１の方法が望ましい。

図２は、図１における合わせマークを拡大して示す平面図である。
図２に示すように、合わせマーク１６は、正方形のビア合わせマーク１６ａと、ビア合わせマーク１６ａの外側に配置された４本の配線合わせマーク１６ｂとを有している。
ビア合わせマーク１６ａの１辺の長さＤは、例えば、５μｍである。配線合わせマーク１６ｂの長さＢは、例えば、７μｍであり、幅Ｃは、例えば、０．５μｍである。ビア合わせマーク１６ａと配線合わせマーク１６ｂの間隔Ｅは、例えば、２μｍである。認識用マーク１６ｃの長さＦは、例えば、３μｍであり、幅Ｇは、例えば、１μｍである。
合わせマーク１６をスキャンにより認識可能にするために、ダミーパターン１５と、合わせマーク１６の最外周の配線合わせマーク１６ｂとは、長さＬ２だけ離間させる。長さＬ２は、スキャンを行う合わせ測定器の精度によって決定され、例えば、１０μｍである。

図３は、合わせマークの第１例を示す断面図である。
図２に示すように、合わせマーク１６は、ビア合わせマーク１６ａと、該マーク１６ａを囲む配線合わせマーク１６ｂとを有している。図３に示すように、配線合わせマーク１６ｂは下層金属配線２３と同じ層に形成され、ビア合わせマーク１６ａはビア２５と同じ層に形成されている。詳細には、配線合わせマーク１６ｂは、下層金属配線２３と同じ層に形成されたダミーパターン１５ａ内に形成されている。そして、ビア合わせマーク１６ａは、ビア２５と同じ層に形成されたダミーパターン１５ｂ内に形成されている。

次に、図３に示す構造の製造方法について説明する。
先ず、基板（図示せず）上に形成された下地層２１上に第１層間絶縁膜２２を形成する。ここで、図示しないが、基板上にはＭＯＳＦＥＴのような半導体素子が形成されている。次に、リソグラフィ技術及びドライエッチング技術を用いて第１層間絶縁膜２２内に、下層金属配線２３、ダミーパターン１５ａ及び配線合わせマーク１６ｂとなる複数の溝を形成し、この溝が埋まるようにＣｕ膜のような導電膜を堆積させる。その後、第１層間絶縁膜２２をストッパ膜としてＣｕ膜のＣＭＰを行うことにより、第１層間絶縁膜２２内に下層金属配線２３、ダミーパターン１５ａ及び配線合わせマーク１６ｂが形成される。
次に、基板全面に第２層間絶縁膜２４を形成する。次に、第２層間絶縁膜２４内に、上記と同様の技術を用いて、ビア２５、ダミーパターン１５ｂ及びビア合わせマーク１６ａとなる複数の溝を形成し、この溝が埋まるように導電膜を堆積させる。その後、第２層間絶縁膜２４をストッパ膜として導電膜のＣＭＰを行うことにより、第２層間絶縁膜２４内にビア２５、ダミーパターン１５ｂ及びビア合わせマーク１６ａが形成される。
次に、基板全面に第３層間絶縁膜２６を形成する。次に、第３層間絶縁膜２６内に、上記と同様の方法を用いて、上層金属配線２７となる溝を形成し、この溝が埋まるように導電膜を堆積させる。その後、第３層間絶縁膜２６をストッパ膜として導電膜のＣＭＰを行うことにより、第３層間絶縁膜２６内に上層金属配線２７が形成される。

なお、層間絶縁膜２２，２４，２６として、ＣＶＤ法によりシリコン酸化膜を形成してもよく、電気信号の伝搬を低減するためにシリコン酸化膜よりも低い比誘電率を有する低誘電率膜を形成してもよい。低誘電率膜として、ＳｉＯＣ膜のようにシリコン酸化膜に有機基をドーピングした膜をＣＶＤ法により形成してもよく、ＭＳＱ（Methyl Silsesquioxane）膜、ＨＳＱ（Hydrogen Silsesquioxane）膜、若しくはポリマー（例えば、ダウケミカル社製のＳｉＬＫ（登録商標））、又はそれらに空孔が導入されたもの、又はそれらの積層膜をスピン塗布法により形成してもよい。

図４は、合わせマークの第２例を示す断面図である。
図３に示す第１例では、配線合わせマーク１６ｂは下層金属配線２３と同じ層に形成されている。図４に示す第２例では、配線合わせマーク１６ｂは上層金属配線２６と同じ層に形成されている。詳細には、配線合わせマーク１６ｂは、上層金属配線２７と同じ層に形成されたダミーパターン１５ｃ内に形成されている。ビア合わせマーク１６ａは、図３に示す第１例と同様である。

次に、図４に示す構造の製造方法について説明する。上記図３に示す構造の製造方法との相違点を中心に説明する。
先ず、下地層２１上に第１層間絶縁膜２２を形成する。次に、第１層間絶縁膜２２内に下層金属配線２３となる溝を形成した後、導電膜を堆積させる。その後、導電膜のＣＭＰを行うことにより、第１層間絶縁膜２２内に下層金属配線２３が形成される。
次に、上記と同様の方法を用いて、基板全面に第２層間絶縁膜２４を形成し、該第２層間絶縁膜２４内にビア２５、ダミーパターン１５ｂ及びビア合わせマーク１６ａを形成する。
次に、基板全面に第３層間絶縁膜２６を形成する。そして、第３層間絶縁膜２６内に上層金属配線２７、ダミーパターン１５ｃ及び配線合わせマーク１６ｂとなる複数の溝を形成し、導電膜を堆積させる。その後、第３層間絶縁膜２６をストッパ膜として導電膜のＣＭＰを行うことにより、第３層間絶縁膜２６内に上層金属配線２７、ダミーパターン１５ｃ及びボックスマーク１６ｂが形成される。

以上説明したように、本実施の形態１では、ダミーパターン１５内に合わせマーク１６を形成することにより、ダイ領域１１に形成したダミーパターン１５に合わせマーク１６の機能を持たせることとした。よって、合わせマーク１６を構成するビア合わせマーク１６ａはビア２５形成工程のＣＭＰ研磨レートを促進することができ、ビア合わせマーク１６ａの外側に位置する配線合わせマーク１６ｂは金属配線２３，２７形成工程のＣＭＰ研磨レートを促進することができる。このため、層間絶縁膜の平坦性を確保することができる。
また、ダイ領域１１内部でパターンの合わせ測定ができるため、製品における正確な合わせ測定情報を収集することができる。

また、合わせマーク１６をダイ領域１１内部に配置することができるため、スクライブ領域１２には合わせマーク１６を配置する必要がなくなるか、若しくはスクライブ領域１２に配置する合わせマーク１６の数を大幅に減らすことができる。よって、スクライブ領域１２の従来合わせマーク１６を配置していた部分に、他の機能を有するＴＥＧ（例えば、モニタパターン）を配置することができる。或いは、スクライブ領域１２に合わせマーク、フォーカスモニタ１７及びモニタパターン（層抵抗測定パターン１８、ビアチェーンパターン１９）を配置していたためにスクライブ領域１２の幅を広くせざるを得なかった場合には、合わせマーク１６の占有面積分だけスクライブ領域１２を縮小することができる。

なお、ダミーパターン１５の形状は任意であってよく、パッド型やＴ字型のダミーパターンの内側に合わせマーク１６を配置することができる。

実施の形態２．
前述した実施の形態１では、ダイ領域１１内のダミー配線パターンを合わせマークとして機能させたが、本発明の実施の形態２では、ダイ領域１１内のダミー配線パターンをフォーカスモニタパターンとして機能させる点に特徴がある。以下、実施の形態１との相違点を中心に説明する。

図５は、本発明の実施の形態２による半導体装置において、フォーカスモニタを拡大して示す平面図である。
図５に示すように、フォーカスモニタ２０は、線幅が太い配線２０ａと、該配線２０ａに接続された線幅が細い配線２０ｂとからなる。詳細には、配線２０ａの長辺から外周方向に複数の配線２０ｂが延びるように配置されている。このフォーカスモニタ２０における細い配線２０ｂの長さＨを測定することによりフォーカス位置をモニタすることができる。フォーカスモニタ２０は、金属配線層及びビア層におけるダミーパターン１５の内側に形成される。
細い配線２０ｂの配線幅と配線間隔は、製品ノードの最小配線幅に設定することが望ましい。例えば、６５ｎｍノード・バックエンド系では、配線幅と配線間隔とは共に９０ｎｍ程度が望ましい。
また、細い配線２０ｂの配線長さＨは、レジスト後退現象を考慮して、２００ｎｍ程度が望ましい。この理由としては、レジスト後退が１００ｎｍ程度発生し得るため、配線長さＨが１００ｎｍ以下の場合には、細い配線２０ｂが消失して太い配線２０ａのみが形成される可能性があるためである。
また、フォーカスモニタ２０をスキャンにより認識可能にするために、ダミーパターン１５と、フォーカスモニタ２０の最外周の配線２０ｂとは、長さＬ３だけ離間させる。長さＬ３は、スキャンを行うフォーカス測定器の精度によって決定され、例えば、１０μｍである。
なお、スクライブ領域には、合わせマークを形成することができる。

以上説明したように、本実施の形態２では、ダミーパターン１５内にフォーカスモニタ２０を形成することにより、ダイ領域に形成したダミーパターン１５にフォーカスモニタの機能を持たせることとした。よって、フォーカスモニタ２０は配線及びビア形成工程のＣＭＰ研磨レートを増加させることができる。このため、層間絶縁膜の平坦性を確保することができる。
また、実施の形態１の合わせマーク１６よりも、本実施の形態２によるフォーカスモニタ２０の方が配線面積を広く取ることができるため、ＣＭＰダミーとしてより好適である。すなわち、フォーカスモニタマークの配線面積率が高いため、ＣＭＰ研磨レートを増加させることができる。
さらに、本実施の形態２では、フォーカスモニタ２０を構成する太い配線２０ａの配線幅Ｉと細い配線２０ｂの配線幅Ｊとの比率を最適化することにより、研磨レートの制御を容易に行うことができる。
また、フォーカスモニタマークをダイ領域の全域に展開することが可能であるため、高いＮＡ（Numerical Aperture；開口数）のレンズを用いた高解像力のリソグラフィー技術において狭い焦点深度許容範囲を満足することができる。

また、フォーカスモニタ２０をダイ領域内部に配置することができるため、スクライブ領域にはフォーカスモニタを配置する必要がなくなるか、若しくはスクライブ領域に配置するフォーカスモニタの数を大幅に減らすことができる。よって、スクライブ領域の従来フォーカスモニタ２０を配置していた部分に、他の機能を有するＴＥＧ（例えば、モニタパターン）を配置することができる。或いは、スクライブ領域に合わせマーク、フォーカスモニタ及びモニタパターン（層抵抗測定パターン、ビアチェーンパターン）を配置していたためにスクライブ領域の幅を広くせざるを得なかった場合には、フォーカスモニタ２０の占有面積分だけスクライブ領域を縮小することができる。

なお、ダミーパターン１５の形状は任意であってよく、パッド型やＴ字型のダミーパターンの内側にフォーカスモニタ２０を配置することができる。

本発明の実施の形態１による半導体装置を説明するための平面図である。 図１における合わせマークを拡大して示す平面図である。 合わせマークの第１例を示す断面図である。 合わせマークの第２例を示す断面図である。 本発明の実施の形態２による半導体装置において、フォーカスモニタを拡大して示す平面図である。 従来の合わせマークを有する半導体装置を説明するための上面図である。 ダマシン構造を有する半導体装置を説明するための断面図である。 図７に示す半導体装置の製造方法を説明するための工程断面図である（その１）。 図７に示す半導体装置の製造方法を説明するための工程断面図である（その２）。 ダミー配線を有する従来の半導体装置を示す平面図である。 図１０のＤ−Ｄ’断面図である。

符号の説明

１１ ダイ領域
１２ スクライブ領域
１３ 配線パターン
１４ パッド
１５ ダミー配線パターン
１６ 合わせマーク
１６ａ ビア合わせマーク
１６ｂ 配線合わせマーク
１７ フォーカスモニタ
１８ 層抵抗測定パターン
１９ ビアチェーンパターン
２０ フォーカスモニタ
２０ａ，２０ｂ 配線
２１ 下地層
２２ 第１層間絶縁膜
２３ 下層金属配線
２４ 第２層間絶縁膜
２５ ビア
２６ 第３層間絶縁膜
２７ 上層金属配線

Claims (5)

1. 多層配線構造を有する半導体装置であって、
   ダイ領域及びスクライブ領域を有する基板上に形成された層間絶縁膜と、
   前記ダイ領域の前記層間絶縁膜内に形成された多層の金属配線層と、
   前記金属配線層と同じ層に形成され、かつ、前記ダイ領域の前記層間絶縁膜内に形成されたダミーパターンとを備え、
   前記ダミーパターン内にリソグラフィ・マークパターンが形成されたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記リソグラフィ・マークパターンは、前記金属配線層を構成するビアと同じ層に形成されたビア合わせマークパターンと、前記金属配線層を構成する上層配線又は下層配線と同じ層に形成された配線合わせマークパターンとを有する合わせマークパターンであることを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記合わせマークパターンを構成する最外周のパターンと、前記ダミーパターンとが、合わせ測定器により前記合わせマークパターンを認識可能な距離だけ相互に離間して配置されたことを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記リソグラフィ・マークパターンはフォーカスモニタパターンであり、該フォーカスモニタパターンを構成する最外周のパターンと、前記ダミーパターンとが、フォーカス測定器により前記フォーカスモニタパターンを認識可能な距離だけ離間して配置されたことを特徴とする半導体装置。
5. 請求項１から４の何れかに記載の半導体装置において、
   前記ダイ領域における前記リソグラフィ・マークパターンの面積率が１０％以上であることを特徴とする半導体装置。
   

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