JP4990123B2 - 出力バッファ回路及び伝送方法 - Google Patents
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Description
かつ消費電力を増やさずに、LSI内部回路の間、LSI間、プリント基板間、装置間筐体間を接続する回路の数を多くして電子回路装置の処理量を大きくするためCMOS形の出力回路が用いられている。
そして、プリエンファシスの分解能は、エンファシス量の自動調整を考慮すると、1/48程度が必要となるが、CMOS形の出力回路では分解能を上げると回路規模が大きくなるという欠点がある。分解能1/24と分解能1/48の例を図9(a)(b)に示す。
本発明の出力バッファ回路、差動出力バッファ回路、調整回路、及び調整機能付き出力バッファ回路、並びに伝送方法の実施例について、図面を用いて説明する。
Claims (4)
- 入力端子と、
前記入力端子から入力された信号を遅延させる遅延回路と、
前記入力端子から入力された信号を反転させる反転回路と、
前記入力信号に入力された信号が入力される複数のバッファ回路と、
前記複数のバッファ回路から出力された信号を出力する出力端子と、
を備えた出力バッファ回路において、
前記バッファ回路は、前記入力端子に入力された信号を前記遅延回路及び反転回路を通さずに入力される第1のバッファ回路と、前段にセレクタが設けられ、当該信号を前記遅延回路及び反転回路を通さずまたは通して入力されることが選択可能な第2のバッファ回路とを含み、
前記第1のバッファ回路と前記第2のバッファ回路とは、それぞれオン抵抗として可変抵抗を有し、
前記第1のバッファ回路の可変抵抗と前記第2のバッファ回路の可変抵抗は一括して変更可能であるとともに、前記第2のバッファ回路には、前記可変抵抗が前記一括変更が可能であるとともに当該一括変更とは別に個別変更が可能な第2のバッファ回路が含まれていることを特徴とする出力バッファ回路。 - 請求項1に記載の出力バッファ回路において、
前記セレクタのセレクト変更によって、プリエンファシス量が変更されることを特徴とする出力バッファ回路。 - 請求項1または請求項2に記載の出力バッファ回路において、
前記出力バッファは、高位の電源と低位の電源の間に接続され相補的に動作するP型トランジスタとN型トランジスタと、前記P型トランジスタとN型トランジスタよりも前記出力端子側に設けられた前記可変抵抗とを備えることを特徴とする出力バッファ回路。 - 入力端子に入力された信号を、遅延及び反転させずに第1のバッファ回路によって処理するとともに、遅延及び反転させ第2のバッファ回路で処理し、前記第1及び第2のバッファ回路で処理した信号を出力端子で出力することで、プリエンファシスをかけて信号を伝送する伝送方法において、
前記第2のバッファ回路は、入力される信号を、前記遅延及び反転を行った信号と行っていない信号から、セレクタによって選択可能であり、
前記第1のバッファ回路及び前記第2のバッファ回路は、そのオン抵抗を一括して変更可能であるとともに、前記第2のバッファ回路には、そのオン抵抗を前記一括変更とは別に個別変更できる第2のバッファ回路が含まれており、
前記セレクタの選択及び前記オン抵抗の個別変更により、プリエンファシス量を変更することを特徴とする伝送方法。
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