JP4992927B2 - シリアルパラレル変換装置 - Google Patents
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Description
7 出力装置
10 送信装置
12 受信装置
13 シリアルパラレル変換装置
16 基準クロック
18a、18b シリアル配線
20、21、22、23、24 ラッチ回路
Claims (4)
- 第二パラレル信号の論理に応じて変化する第一判定値に基づいてシリアル信号の論理を判定し、基準クロックに基づいて該シリアル信号をラッチし、第一パラレル信号を出力する第一ラッチ回路と、
該第一パラレル信号の論理に応じて変化する第二判定値に基づいて該シリアル信号の論理を判定し、該基準クロックを遅延させたクロックに基づいて該シリアル信号をラッチし、該第二パラレル信号を出力する第二ラッチ回路と
を有するし、
該第一ラッチ回路は、
該シリアル信号の正相成分をゲート入力とする第一トランジスタと、
該シリアル信号の逆相成分をゲート入力とする第二トランジスタと、
該第一トランジスタのソースとグランドとの間に設けられ、該第一トランジスタの該ソースの電圧値を該第二パラレル信号の逆相成分の論理に応じて変化させる第一可変抵抗と、
該第二トランジスタのソースと該グランドとの間に設けられ、該第二トランジスタの該ソースの電圧値を該第二パラレル信号の正相成分の論理に応じて変化させる第二可変抵抗
を有し、
該第一判定値は、該第一トランジスタのゲート・ソース間電圧と該第二トランジスタのゲート・ソース間電圧が等しくなる場合の該第一トランジスタのゲート入力の電圧値である
ことを特徴とするシリアルパラレル変換装置。 - 第二パラレル信号の論理に応じて変化する第一判定値に基づいてシリアル信号の論理を判定し、基準クロックに基づいて該シリアル信号をラッチし、第一パラレル信号を出力する第一ラッチ回路と、
該第一パラレル信号の論理に応じて変化する第二判定値に基づいて該シリアル信号の論理を判定し、該基準クロックを遅延させたクロックに基づいて該シリアル信号をラッチし、該第二パラレル信号を出力する第二ラッチ回路と
を有し、
該第二ラッチ回路は、
該シリアル信号の正相成分をゲート入力とする第三トランジスタと、
該シリアル信号の逆相成分をゲート入力とする第四トランジスタと、
該第三トランジスタのソースとグランドとの間に設けられ、該第三トランジスタの該ソースの電圧値を該第一パラレル信号の逆相成分の論理に応じて変化させる第三可変抵抗と、
該第四トランジスタのソースと該グランドとの間に設けられ、該第四トランジスタの該ソースの電圧値を該第一パラレル信号の正相成分の論理に応じて変化させる第四可変抵抗
を有し、
該第二判定値は、該第三トランジスタのゲート・ソース間電圧と該第四トランジスタのゲート・ソース間電圧が等しくなる場合の該第三トランジスタのゲート入力の電圧値である
ことを特徴とするシリアルパラレル変換装置。 - 該第一可変抵抗は、該第一トランジスタのソースとグランドとの間に設けられ該第二パラレル信号の逆相成分をゲート入力とする第一調整トランジスタと、該第一トランジスタのソースと該グランドとの間に設けられ該第一調整トランジスタのオン抵抗よりも大きい抵抗値を有する第一抵抗を有し、
該第二可変抵抗は、該第二トランジスタのソースと該グランドとの間に設けられ該第二パラレル信号の正相成分をゲート入力とする第二調整トランジスタと、該第二トランジスタのソースと該グランドとの間に設けられ該第二調整トランジスタのオン抵抗よりも大きい抵抗値を有する第二抵抗を有する、請求項1に記載のシリアルパラレル変換装置。 - 該第三可変抵抗は、該第三トランジスタのソースとグランドとの間に設けられ該第一パラレル信号の逆相成分をゲート入力とする第三調整トランジスタと、該第三トランジスタのソースと該グランドとの間に設けられ該第三調整トランジスタのオン抵抗よりも大きい抵抗値を有する第三抵抗を有し、
該第四可変抵抗は、該第四トランジスタのソースと該グランドとの間に設けられ該第一パラレル信号の正相成分をゲート入力とする第四調整トランジスタと、該第四トランジスタのソースと該グランドとの間に設けられ該第四調整トランジスタのオン抵抗よりも大きい抵抗値を有する第四抵抗を有する、請求項2に記載のシリアルパラレル変換装置。
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JP2009072483A JP4992927B2 (ja) | 2009-03-24 | 2009-03-24 | シリアルパラレル変換装置 |
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JP2009072483A JP4992927B2 (ja) | 2009-03-24 | 2009-03-24 | シリアルパラレル変換装置 |
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JP2010226503A JP2010226503A (ja) | 2010-10-07 |
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