JP3209720B2 - 複数伝送線路間の遅延時間の調整装置及び調整方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速な信号伝送で
あって複数の伝送線路を利用して、この伝送線路に同時
に信号を伝送する場合に、各伝送線路毎に異なる遅延時
間を調整する複数伝送線路間の遅延時間調整装置の改
良、及び改良された遅延時間調整方法に関する。

【０００２】

【従来の技術】一般に、複数の信号伝送線路では、その
各々が持つ信号伝搬遅延時間が相互に異なるため、伝搬
する信号にスキュー（ｓｋｅｗ）が発生する。例えば、
複数のデータを同一の受信部に伝送する場合には、これ
等のデータが受信部に到達した時点相互に差異が生じ
る。また、同一の信号（例えばクロック信号等）を複数
の受信部に伝送する場合にも、各受信部が前記信号を受
信する時点には相互に差異がある。このスキューは、１
個のＬＳＩの内部で信号伝送をする場合、及び複数個の
ＬＳＩ間で信号を伝送する場合の何れでも生じる。スキ
ューが生じると、ＬＳＩの誤動作を生じることがある。

【０００３】このため、従来では、例えば特開平７−７
３１１８号公報に開示されるように、同期回路を設け
て、複数の伝送線路を経て受信された信号間に位相ズレ
が生じたときには、最も遅れた１つの伝送線路の信号を
基準に、他の伝送線路に所定の遅延素子を配置して、位
相ズレを吸収することにより、これ等信号間の位相ズレ
の調整している。

【０００４】また、従来、例えば特開平６−５４０１６
号公報に開示されるものでは、複数のデータをこれと同
数の伝送線路を用いて伝送する場合に、これ等データの
受信部（フリップフロップ）でのデータの取り込みタイ
ミング、即ちこれ等フリップフロップへのクロック信号
の入力時期を調整可能とし、全てのデータが受信した後
にクロック信号を入力することにより、複数のデータを
同時に受信部で受信する構成を採用している。

【０００５】

【発明が解決しようとする課題】ところで、近年のＬＳ
Ｉ等の動作の高速化に伴い、複数本の伝送線路を用いて
並列にデータを転送する場合に、転送レートが５５０Ｍ
Ｂ／秒（即ち、２５０ＭＨｚ）以上の高速な信号伝送を
必要とするものも出てきており、例えば、５００ＭＨｚ
の信号伝送では、１サイクルは２ナノ秒以下となる。

【０００６】しかしながら、このような高速動作するＬ
ＳＩ等において、信号スキューによる位相ズレを調整す
る場合に、前記従来の技術を適用することはできない。

【０００７】即ち、前者の従来技術では、複数箇所で受
信された信号波形間の位相差を検出するので、クロック
信号の１周期をＴとすると、受信された信号波形間の位
相ズレがＴ／２未満の場合には、その位相ズレを調整で
きるものの、例えば図１４（ａ）に示すように、３つの
信号Ａ、Ｂ、Ｃのうち、２つの信号Ａ、Ｃ間の位相ズレ
がＴ／２を越えて、Ｔ＋τ2 となると、同図（ｂ）に示
すように、信号Ｃは信号Ａに対して１周期Ｔだけズレて
調整されることになる。このような事態は、例えば、伝
送線路間に１０cmの長さのズレがあれば、４０ｐＦの負
荷で２ナノ秒の位相ズレとなり、この位相ズレは前記５
００ＭＨｚの信号伝送では１サイクル以上であるため、
容易に想定し得ることが判る。

【０００８】また、後者の従来技術では、複数のデータ
の受信後にクロック信号を受信するように前記クロック
信号の受信タイミングを調整する構成であるため、何れ
かのデータの位相遅れが１周期を越える場合には、この
データの受信時点で他のデータは既に次周期の値に変化
していることがあり、従って、各フリップフロップへの
データ取り込み時期を同一時期に調整することが不可能
である。以上のことから、前記２つの従来技術では、高
速動作するＬＳＩ等での信号スキューを解決することは
不可能となる。

【０００９】本発明は、前記従来の欠点を解消するもの
であり、その目的は、高速に動作するＬＳＩ等におい
て、複数の伝送線路を用いて各伝送線路に信号を同時に
伝送する場合に、その何れかの伝送線路の信号の伝搬遅
延時間がクロック信号の１周期を越える場合であって
も、全ての伝送線路間の信号の位相ズレを良好に調整し
て、同一周期のサイクルに信号スキューを合せることに
ある。

【００１０】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、複数の伝送線路を用いて各伝送線路に
信号を並列伝送する場合に、回路の動作等に必要な本来
の信号の伝送を一旦停止し、クロック信号の１周期を越
える所定の同期サイクルを実行し、所定の時点を基準に
各伝送線路間の信号の位相ズレを検出することにより、
各伝送線路を経て受信された信号間にクロック信号の１
周期を越える位相ズレがあっても、その位相ズレを適切
に調整して、同一周期のサイクルに信号スキューを合せ
ることとする。

【００１１】即ち、請求項１記載の発明の複数伝送線路
間の遅延時間の調整装置は、信号出力部と、前記信号出
力部に接続され、前記信号出力部の出力信号が同時に伝
送される複数の伝送線路と、前記各伝送線路の信号を受
ける信号受信部と、前記信号出力部から前記複数の伝送
線路を経て前記信号受信部に至る経路の途中に配置さ
れ、各伝送線路の信号伝搬遅延時間を調整するタイミン
グ調整手段と、クロック信号の１周期を越える所定の同
期サイクルを設定する同期サイクル設定手段と、前記同
期サイクル設定手段により設定された同期サイクル内
で、前記信号出力部から同時出力され且つ前記信号受信
部が受信した各伝送線路の信号間の遅延量を検出する遅
延量検出手段と、前記遅延量検出手段が検出した各伝送
線路の信号間の遅延量に基づいて前記タイミング調整手
段を制御する制御手段とを備えたことを特徴とする。

【００１２】請求項２記載の発明は、前記請求項１記載
の複数伝送線路間の遅延時間の調整装置において、前記
制御手段は、前記遅延量検出手段が検出した各伝送線路
の信号間の遅延量に基いて、前記信号受信部が前記各伝
送線路の信号を同時に受けるように、各伝送線路に挿入
すべき遅延量を決定する遅延量決定手段と、前記遅延量
決定手段により決定された各遅延量を、対応する伝送線
路に挿入するように、前記タイミング調整手段を制御す
る遅延値設定手段とを備えることを特徴とする。

【００１３】請求項３記載の発明は、前記請求項１記載
の複数伝送線路間の遅延時間の調整装置において、前記
同期サイクル設定手段は、所定の時間間隔で同期サイク
ルを設定することを特徴とする。

【００１４】請求項４記載の発明は、前記請求項１記載
の複数伝送線路間の遅延時間の調整装置において、各伝
送線路への信号の伝送はパリティを付加して行われ、前
記同期サイクル設定手段は、前記パリティに基いて、信
号受信部が受けた信号の伝送エラーを検出し、この伝送
エラーが検出された時、同期サイクルを設定することを
特徴とする。

【００１５】請求項５記載の発明は、前記請求項１記載
の複数伝送線路間の遅延時間の調整装置において、信号
出力部、信号受信部及び複数の伝送線路の少くとも一箇
所に温度センサーが配置され、前記同期サイクル設定手
段は、前記温度センサーが所定温度以上の変化を検出し
た時、同期サイクルを設定することを特徴とする。

【００１６】請求項６記載の発明は、前記請求項１記載
の複数伝送線路間の遅延時間の調整装置において、前記
同期サイクル設定手段による同期サイクルの設定は、別
途に付加した専用の伝送線路に同期信号を伝送すること
により、行われることを特徴とする。

【００１７】請求項７記載の発明は、前記請求項１記載
の複数伝送線路間の遅延時間の調整装置において、前記
同期サイクル設定手段による同期サイクルの設定は、前
記各伝送線路に同時伝送される信号を、所定期間の間、
所定の電位レベルに固定することにより、行われること
を特徴とする。

【００１８】請求項８記載の発明は、前記請求項１記載
の複数伝送線路間の遅延時間の調整装置において、信号
出力部と信号受信部との間の信号伝送は、所定のプロト
コルに基いて行われ、前記同期サイクル設定手段による
同期サイクルの設定は、前記プルトコルの出力により行
われることを特徴とする。

【００１９】請求項９記載の発明は、前記請求項１記載
の複数伝送線路間の遅延時間の調整装置において、前記
タイミング調整手段は、複数個の遅延素子と、これ等の
遅延素子の組合せを選択する選択回路とを備えることを
特徴とする。

【００２０】請求項１０記載の発明は、前記請求項１記
載の複数伝送線路間の遅延時間の調整装置において、前
記タイミング調整手段は、前記複数の伝送線路と同数備
えられ、各タイミング調整手段は、対応する伝送線路の
途中に配置されることを特徴とする。

【００２１】請求項１１記載の発明は、前記請求項１記
載の複数伝送線路間の遅延時間の調整装置において、前
記遅延量検出手段は、同期サイクル内で、前記信号出力
部から同時出力され且つ前記信号受信部が各伝送線路を
経て受信した信号のうち、信号受信部が最も遅く受けた
１つの伝送線路の信号を基準として、この基準信号と他
の伝送線路の信号との間の遅延量を検出することを特徴
とする。

【００２２】請求項１２記載の発明の複数伝送線路間の
遅延時間の調整方法は、前記において、複数の伝送線路
の信号間の同期をとるサイクルとして、クロック信号の
１周期を越える同期サイクルを設定し、前記同期サイク
ルにおいて、信号出力部の出力信号を複数の伝送線路に
同時に伝送し、前記複数の伝送線路の信号を信号受信部
で受信し、前記同期サイクル内で前記信号受信部が受け
た各伝送線路の信号間の遅延量を検出し、前記検出した
遅延量に基いて、前記信号出力部から同時に出力された
前記各伝送線路の信号が前記信号受信部で同時に受信さ
れるように、各伝送線路の遅延量を調整することを特徴
とする。

【００２３】以上の構成により、本発明では、複数の伝
送線路を用いて１個又は複数の信号を並列伝送する場合
に、クロック信号の１周期を越える所定の同期サイクル
を実行し、この同期サイクル内で複数の伝送線路に各々
信号が同一時点で信号出力部から伝送される。信号受信
部では、前記各伝送線路を経た信号を受信し、遅延量検
出手段がこれ等伝送線路を経て受信された信号間の遅延
量を検出する。

【００２４】ここに、同期サイクルの期間をクロック信
号の１周期を越える期間（例えばクロック信号の複数周
期）とした上で、前記同期サイクル内で各伝送線路に伝
送された信号間の遅延量を検出するので、何れかの伝送
線路の信号の伝搬遅延量がクロック信号の１周期を越え
る長い遅延量であっても、これ等複数の伝送線路を経て
受信された信号を同一周期のサイクルに同期させること
が可能である。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基いて説明する。

【００２６】図１は本発明の実施の形態の複数伝送線路
間の遅延時間の調整装置を示す。

【００２７】同図において、１ａ〜１ｅは第１ないし第
５の５本の伝送線路、２及び３は前記伝送線路１ａ〜１
ｅを介して相互に接続される第１及び第２のＬＳＩであ
る。前記第１のＬＳＩ２には、例えばプロセッサ又はＤ
ＳＰで構成され且つ同時に４個のデータを発生するデー
タ発生手段４と、このデータ発生手段４が発生したデー
タ（信号）を前記５本の伝送線路のうち第５の伝送線路
１ｅを除く４本の伝送線路１ａ〜１ｄに出力するデータ
出力手段（信号出力部）５とが備えられる。尚、データ
出力手段５は、後述するように、第５の伝送線路１ｅに
同期信号を出力する。

【００２８】一方、前記第２のＬＳＩ３には、前記第１
ないし第４の伝送線路１ａ〜１ｄに伝送されたデータ及
び第５の伝送線路１ｅに伝送された同期信号を受けるデ
ータ入力手段（データ受信部）６と、この受けた４個の
データを保持するデータ保持手段７とが備えられる。前
記データ保持手段７は例えばメモリで構成される。

【００２９】前記各伝送線路１ａ〜１ｅは、同図から判
るように、同図で右方に延びた後に同図で下方に折れ曲
り、従って、各伝送線路１ａ〜１ｅは相互に線路長が異
なる。また、前記各伝送線路１ａ〜１ｅには、各々、タ
イミング調整機構（タイミング調整手段）１０ａ〜１０
ｅが配置される。これ等のタイミング調整機構１０ａ〜
１０ｅは、対応する伝送線路の信号伝搬遅延時間を変更
する。前記タイミング調整手段１０ａ〜１０ｅは相互に
同一構成であり、その内部構成を図２に例示する。同図
（ａ）では、遅延時間τを持つ６個のインバータ遅延回
路（遅延素子）２０ａ〜２０ｆが直列に接続され、これ
等６個の遅延回路２０ａ〜２０ｆをバイパスする線路２
０ｇと、第１段目の遅延回路２０ａのみを通る線路２０
ｈと、第１及び第２段目の遅延回路２０ａ、２０ｂを通
る線路２０ｉと、第３段目までの遅延回路２０ａ〜２０
ｃを通る線路２０ｊと、第４段目までの遅延回路２０ａ
〜２０ｄを通る線路２０ｋと、第５段目までの遅延回路
２０ａ〜２０ｅを通る線路２０ｌと、全ての遅延回路２
０ａ〜２０ｆを通る線路２０ｍとを有し、これ等７つの
線路２０ｇ〜２０ｍの何れかをセレクタ（選択回路）２
１で選択して、対応する伝送線路の遅延量を７段階に調
整する構成である。このセレクタ２１は、後述する遅延
値設定手段１９からの遅延値設定信号により制御され
る。尚、遅延回路の数は６個に限定されない。また、タ
イミング調整手段１０ａ〜１０ｅの構成は図２（ａ）に
限定されず、その他、例えば同図（ｂ）に示すように、
長さが異なる複数の線路（遅延素子）を複数個（図では
４個）のセレクタ（選択回路）２２で選択し、各々選択
した線路を直列に接続して、その線路長の長短で伝送線
路の遅延量を調整する構成としてもよい。更に、同図
（ｃ）に示すように、複数個（同図では３個）の遅延素
子２３とこれ等をバイパスする線路と、これ等を選択す
る複数個（同図では３個）のセレクタ（選択回路）２４
とを設けて、直列接続する遅延素子２３の数で伝送線路
の遅延量を調整する構成としてもよい。

【００３０】また、図１において、１５はマスター（同
期サイクル設定手段）であって、このマスター１５には
前記データ入力手段６が接続されており、このデータ入
力手段６が受ける各伝送線路１ａ〜１ｄからのデータに
基いて、又は周期的に、各データの位相ズレを調整する
ために同期サイクルに移行するか否かを判断し、同期サ
イクルに移行すると判断した時に同期サイクル判定信号
を出力する。

【００３１】更に、１６は同期イベント発生手段であっ
て、前記マスター１５が同期サイクルに移行すると判断
した時、その同期サイクル判定信号を受けて同期サイク
ル信号を発生する。１７は同期信号発生手段であって、
前記同期イベント発生手段１６が発生した同期サイクル
信号を受けて、図６に示す同期信号をデータ出力手段５
に出力する。本実施の形態では、図６に示したように、
同期信号がＬレベルの期間が同期サイクルである。前記
データ出力手段５は、この同期信号を第５の伝送線路１
ｅに出力する。前記データ発生手段４は、前記同期イベ
ント発生手段１６が発生した同期サイクル信号を受け
て、図６に示す信号Ａ〜Ｄを同時に発生する。これ等の
信号Ａ〜Ｄの発生時点は、図６に示すように、同期信号
の発生時点よりも所定期間遅れている。前記発生した信
号Ａ〜Ｄは、データ出力手段５により、第１〜第４の伝
送線路１ａ〜１ｄに伝送される。

【００３２】加えて、１８は同期検出手段であって、こ
の同期検出手段１８は、前記同期サイクルにおいて、伝
送線路１ａ〜１ｅに伝送されたデータ及び同期信号を前
記データ入力手段６を介して受けて、その同期信号を検
出し、この検出時点を基準に前記受信した４個のデータ
の遅延量τ１〜τ４を算出する。この同期検出手段（遅
延量検出手段）１８の構成を図３に示す。尚、同図で
は、データＡに対する構成のみを示しており、データＢ
〜Ｄに対する構成については省略している。同図におい
て、同期検出手段１８は、所定の遅延時間τを持つ６個
の遅延器６０ａ〜６０ｆが直列に接続され、第１段目の
遅延器６０ａには同期信号が入力される。また、同期検
出手段１８は、７個の２入力型のＡＮＤ回路７１ａ〜７
１ｇを持ち、第１のＡＮＤ回路７１ａは前記同期信号と
データＡとが入力される。第２ないし第７のＡＮＤ回路
７１ｂ〜７１ｇは、第１ないし第６段目の遅延器６０ａ
〜６０ｆに対応し、各々、対応する遅延器の出力とデー
タＡとが入力される。従って、図４の例では、第３段目
と第４段目の遅延器６０ｃ、６０ｄの出力、即ち、同期
信号を時間３τ及び時間４τだけ遅延した両信号の立ち
下がり時の間でデータＡが各ＡＮＤ回路７１ａ〜７１ｇ
に入力されるので、同図に示すように、第１ないし第４
のＡＮＤ回路７１ａ〜７１ｄのみの出力が”Ｈ”レベ
ル、残りの第５ないし第７のＡＮＤ回路７１ａ〜７１ｄ
の出力が”Ｌ”レベルとなり、これ等７個のＡＮＤ回路
の出力状態の組合せ（１１１１０００）が、同期信号に
対してデータＡの遅延時間は３τであることを示す。同
様に、例えば前記組合せが（１１１１１００）では遅延
時間は４τ、（１１１００００）では２τ、（１１００
０００）ではτ、（１００００００）では遅延時間は”
０”と検出される。

【００３３】図１に戻って、前記マスター（遅延値決定
手段）１５は、前記同期検出手段１８が検出した各伝送
線路１ａ〜１ｅでのデータの遅延量τ１〜τ４を受け、
これ等の遅延量τ１〜τ４に基づいて、第１ないし第４
の伝送線路１ａ〜１ｄに挿入すべき遅延値τＡ〜τＤを
各々決定する。このマスター１５の動作の詳細は図５に
示したフローチャートを用いて後述する。

【００３４】１９は遅延値設定手段であって、前記マス
ター１５が決定した各遅延値τＡ〜τＤを受け、これ等
の遅延値τＡ〜τＤを、対応する伝送線路１ａ〜１ｄに
挿入するように、前記各タイミング調整手段１０ａ〜１
０ｄに数ビットの遅延値設定信号を出力する。各タイミ
ング調整手段１０ａ〜１０では、図２（ａ）に示すよう
に、例えば前記遅延値設定信号が２τの遅延量の設定を
指示する場合には、２個の遅延回路２０ａ、２０ｂを通
る線路２０ｉを選択するように、セレクタ２１が前記遅
延値設定信号により選択動作する。前記マスター（遅延
値決定手段）１５及び遅延値設定手段１９により、本発
明の制御手段５０を構成する。

【００３５】次に、前記同期検出手段１８、マスター１
５及び遅延値設定手段１９の動作の詳細を図５のフロー
チャートに基づいて説明する。

【００３６】同図において、ステップＳ１では、マスタ
ー１５が同期サイクルに入ると判断する。この判断は、
例えば所定時間の経過毎に行われる。この判断時には、
同期イベント発生手段１６が同期サイクル信号を出力
し、同期イベントが開始される。ステップＳ２では、同
期イベントの開始により、同期サイクルが開始される。
即ち、同期信号発生手段１７が図６に示す“ＬＯＷ”レ
ベルの同期信号を発生する。この“ＬＯＷ”レベルの期
間はクロック信号の１周期を越える期間、具体的には図
６に示すようにクロック信号の４周期分であって、この
期間が同期サイクルである。また、データ発生手段４
は、前記“ＬＯＷ”レベルの同期信号の出力後の所定期
間（例えばクロック信号の１周期の期間）の経過後に、
同図に示す試験用のデータＡ〜Ｄを発生し、これ等のデ
ータＡ〜Ｄ及び同期信号がデータ出力手段５から第１〜
第５の伝送線路１ａ〜１ｅに伝送される。

【００３７】その後、ステップＳ３では、同期検出手段
１８が、前記“ＬＯＷ”レベルの同期信号を第５の伝送
線路１ｅ及びデータ入力手段６を経て受信したか否かを
判断し、この同期信号の受信が検出されると、ステップ
Ｓ４で、この同期信号の受信時を、各伝送線路１ａ〜１
ｄでの信号の遅延量の算出の基準点τｏとする。

【００３８】続いて、ステップＳ５〜Ｓ８では、同期検
出手段１８が、第１ないし第４の伝送線路１ａ〜１ｄを
経た４つのデータＡ、Ｂ、Ｃ、Ｄが内部に到達したか否
かを検出し、各データが到達すれば、ステップＳ９〜Ｓ
１２で、各々、前記同期信号の受信時τｏから各データ
の到達時までの時間τ１〜τ４を算出する。

【００３９】前記ステップＳ１２の後は、ステップＳ１
３で、マスター（遅延量決定手段）１５が前記時間τ１
〜τ４のうち最も長い時間（図６では時間τ１）を抽出
し、この時間τ１を最大時間τmax とする。次に、ステ
ップ１４〜Ｓ１７では、マスター１５が前記最大時間τ
max と前記各時間τ１〜τ４との差を演算し、その結果
得られる各データＡ〜Ｄ間の位相ズレを、各々、τＡ
（＝τmax-τ１＝０）、τＢ（＝τmax-τ２）、τＣ
（＝τmax-τ３）、τＤ（＝τmax-τ４）とする。続い
て、ステップＳ１８〜Ｓ２１では、遅延値設定手段１９
が、前記得られた位相ズレτＡ、τＢ、τＣ及びτＤを
第１ないし第４の伝送線路１ａ〜１ｄに挿入すべき遅延
時間として設定すると共に、第１ないし第４の伝送線路
１ａ〜１ｄのタイミング調整機構１０ａ〜１０ｄを、一
旦遅延値を”０”にリセットした後、この挿入すべき遅
延時間τＡ〜τＤに制御すると共に、必要に応じて同期
信号の基準点τｏを調整するようにタイミング調整機構
１０ｅを制御して、第５の伝送線路１ｅの遅延量を調整
する。その後、同期サイクルを終了する。

【００４０】次に、同期サイクルへの移行を前記マスタ
ー１５がどのように判断するかの詳細を説明する。前記
マスター１５は既述したように所定周期毎、即ち、所定
時間を計測し、その時間経過毎に同期サイクルに入ると
判断する。例えば、１Ｗの電力のＬＳＩでは、１００ms
ecで１℃変化する場合があるので、１００msec毎に同期
サイクルを実行する。マスター１５は、その他、次のよ
うにも判断できる。即ち、伝送線路１ａ〜１ｄの複数ビ
ットのデータにパリティが付加される場合に、そのビッ
トの転送エラーを検出して、同期サイクルに移行すると
判断する。この場合には、同期サイクルの実行後に、転
送エラーが生じたデータの再送が必要である。また、他
の判断の手法としては、ビット修正可能なパリティ機能
をマスター１５が備え、ビットの転送エラーの検出時
に、その転送エラーを生じたビットを修正した後、同期
サイクルに移行すると判断する。この場合には、転送エ
ラーが生じたデータの再送は不要である。更に、他の判
断手法としては、第１及び第２のＬＳＩ２、ＬＳＩ３並
びに伝送線路１ａ〜１ｅの少くとも１箇所に温度センサ
ーを配置し、所定温度変化した時点で同期サイクルを実
行する。例えば、温度が１０℃だけ変化すると、信号ス
キューは数ナノsec ズレを生じるので、１０℃の温度変
化毎に同期サイクルを実行する。

【００４１】従って、本実施の形態では、同期サイクル
を設定し、この同期サイクルの期間をクロック信号の１
周期を越える期間（例えば、クロック信号の複数周期）
に調整した上で、この同期サイクル内において、各伝送
線路１ａ〜１ｄを経た各信号Ａ〜Ｄ間の伝搬遅延時間の
差を検出して、その遅延時間差に等しい遅延値を、対応
する伝送線路１ａ〜１ｄに挿入する。その結果、図７
（ａ）に示すように、例えば、信号Ａに対し、信号Ｂが
クロック信号の１周期未満の遅延時間を持ち、信号Ｃが
クロック信号の１周期以上長い遅延時間を持つ場合であ
っても、同図（ｂ）に示すように、信号Ｂ及び信号Ｃの
双方を信号Ａと同一のクロック周期内に調整することが
可能である。

【００４２】尚、第１のＬＳＩ２がメモリコントローラ
であり、第２のＬＳＩ３がメモリである場合等では、タ
イミング調整機構１０ａ〜１０ｅ、マスター１５、同期
イベント発生手段１６、同期信号発生手段１７、同期検
出手段１８及び遅延値設定手段１９を一方のＬＳＩ側
（例えばメモリコントローラ側）に集約すれば、他方の
ＬＳＩ側（例えばメモリ側）の構成が簡易になる。この
場合には、別途、信号のリターンパスが必要になる。

【００４３】また、本実施の形態では、タイミング調整
機構１０ａ〜１０ｅを伝送線路１ａ〜１ｅに介設した
が、その他、第１のＬＳＩ２に内蔵し、又は第２のＬＳ
Ｉ３に内蔵し、更には、第１及び第２のＬＳＩ２、３の
双方に内蔵しても良いのは勿論である。更に、本実施の
形態では、第５の伝送線路１ｅにタイミング調整機構１
０ｅを配置したが、この伝送線路１ｅは、同期信号（即
ち、位相ズレを調整すべき本来の信号とは異なる信号）
の伝送用であるので、このタイミング調整機構１０ｅは
省略しても構わない。

【００４４】更に、本実施の形態では、第１及び第２の
ＬＳＩ２、３間で複数の信号を伝送する場合を説明した
が、同一のＬＳＩ（１個のチップ）内に信号受信部と信
号出力部とが配置される場合であっても、この両者間の
信号の伝送に本発明を適用できるのは勿論である。

【００４５】図８は、同期サイクル、この同期サイクル
内で出力する試験用データ及びこのデータの変形例を示
す。前記実施の形態では、同期サイクルを、図６に示し
た”ＬＯＷ”レベルの同期信号の出力期間としたが、図
８では、同期サイクルは、第５の伝送線路１ｅに常時出
力されている“ＨＩＧＨ”の同期信号が“ＬＯＷ”とな
る期間（クロック信号の２周期分の期間）と、その後の
クロック信号の２周期分の期間との合計期間に設定され
る。この同期信号の“ＨＩＧＨ”から“ＬＯＷ”への立
下り時（同期サイクルの開始時）には、データ発生手段
４は前記同期信号と同一波形の信号を発生し、この信号
はデータ出力手段５により伝送線路１ａ〜１ｄに伝送さ
れる（同図では伝送線路１ａ、１ｂのみの信号を描いて
いる）。従って、同期信号の“ＬＯＷ”から“ＨＩＧ
Ｈ”への立上り時には、この時点（同期エッジ）で、伝
送線路１ａ〜１ｄには、“ＬＯＷ”から“ＨＩＧＨ”に
遷移する信号が同時に伝送される。これ等の信号は同期
サイクルの終了まで（即ち、同期エッジ後のクロック信
号の２周期の期間で）“ＨＩＧＨ”を維持する。従っ
て、同期エッジの前後のクロック信号の１周期の期間
（余裕期間）では、各々、伝送線路１ａ〜１ｄの信号に
変化は無く、同期検出手段１８が前記同期サイクル内で
これ等伝送線路１ａ〜１ｄの信号の受信時を各々検出す
れば、２信号間の位相ズレがクロック信号の１周期を越
える場合であっても、これ等信号間の位相ズレを検出で
きる。尚、前記余裕期間をクロック信号の２周期以上の
期間に設定すれば、信号間の位相ズレがクロック信号の
２周期を越える場合であっても、各信号間の遅延量を検
出できる。

【００４６】図９は同期サイクルの他の例を示す。同図
では、同期イベント発生手段１６が同期サイクル信号を
発生した時は、データ発生手段４は”Ｌ”レベルの信号
を発生する。この信号の”Ｌ”レベルの状態はクロック
信号の所定周期分（図では６周期分）継続する。この信
号はデータ出力手段５により伝送線路１ａ〜１ｄに伝送
される。同期検出手段１８は、前記信号の”Ｌ”レベル
の状態が６周期継続したことを検出し、この検出時点を
同期サイクルの開始時点と認識する。この例では、同期
サイクルはクロック信号の３周期分の期間とされる。こ
の同期サイクルにおいて、クロック信号の２周期目の同
期エッジでデータ発生手段４が”Ｈ”レベルの信号を発
生し、この信号をデータ出力手段５が各伝送線路１ａ〜
１ｄに伝送する。この例の利点は、前記実施の形態のよ
うに同期信号を伝送するための特別な伝送線路１ｅが不
要となる点である。

【００４７】図１０は同期サイクルの更に他の例を示
す。同図は、第１及び第２のＬＳＩ２、３が信号の送受
信を所定のプルトコルに従って行う場合を示し、同期サ
イクルを行うプロトコルの出力により、両ＬＳＩ２、３
が同期サイクルに入る。プロトコルを出力するのはＬＳ
Ｉ２及びＬＳＩ３の一方、又は他の回路が出力しても構
わない。

【００４８】図１１は前記実施の形態の変形例を示す。
同図は、図１の遅延時間調整装置に対し、更に、第２の
ＬＳＩ３’から第１のＬＳＩ２’に対し信号を伝送する
機能を付加したものである。即ち、第１及び第２のＬＳ
Ｉ２’、３’には、各々、データの発生及び保持を行う
データ処理手段２５、２６と、データ入出力手段２７、
２８とを備える。その他の構成は、前記図１と同様であ
るので、同一部分に同一符号を付して、その説明を省略
する。

【００４９】また、図１２は前記実施の形態の第２の変
形例を示す。同図は、図１の遅延時間調整装置に対し、
更に、第３のＬＳＩ３０を追加し、この第３のＬＳＩ３
０を信号出力側のＬＳＩ２と並列に、第１ないし第５の
伝送線路１ａ〜１ｅに接続したものである。前記第３の
ＬＳＩ３０は、前記第１のＬＳＩ２と同様に、データ発
生手段３１とデータ出力手段３２とを持つ。第３のＬＳ
Ｉ３０に対応して、同期イベント発生手段１６及び同期
信号発生手段１７が付加される。他の構成は前記実施の
形態と同様である。

【００５０】更に、図１３は前記実施の形態の第３の変
形例を示す。同図は、図１の遅延時間調整装置に対し、
更に、第４のＬＳＩ４０を追加し、この第４のＬＳＩ３
０を信号入力側のＬＳＩ３と並列に、第１ないし第５の
伝送線路１ａ〜１ｅに接続したものである。前記第４の
ＬＳＩ３０は、前記第２のＬＳＩ３と同様に、データ入
力手段４１と、データ保持手段４２とを持つ。第４のＬ
ＳＩ４０に対応して、同期検出手段１８が付加されると
共に、第４のＬＳＩ４０を伝送線路１ａ〜１ｅに接続す
る５本の線路には、各々、別途、タイミング調整機構１
０ａ〜１０ｅが配置され、これ等のタイミング調整機構
１０ａ〜１０ｅは、これ等に対応して新たに設けた遅延
値決定手段１９により遅延値が調整される。他の構成は
前記第１の実施の形態と同様である。

【００５１】尚、以上の説明では、各伝送線路に信号と
してデータを伝送する場合を説明したが、本願発明は、
各伝送線路に伝送するデータとして、同一のデータ又は
複数の異なるデータを用いる場合の双方を含み、更に
は、各伝送線路に伝送する信号として同一のクロック信
号を用いる場合も含むのは勿論である。

【００５２】

【発明の効果】以上説明したように、本発明の複数伝送
線路間の遅延時間の調整装置及び調整方法によれば、複
数の伝送線路を用いて各伝送線路に信号を並列伝送する
場合に、所定の同期サイクルを実行し、この同期サイク
ルの期間をクロック信号の１周期を越える期間（例えば
クロック信号の複数周期）とした上で、この同期サイク
ル内で信号を複数の伝送線路に伝送し、この伝送した信
号を受信するので、この各信号間の遅延量（位相ズレ）
が、たとえクロック信号の１周期を越えた長い遅延量で
あっても、これ等の遅延量を良好に検出でき、これ等複
数の伝送線路を経て受信された信号を同一周期のサイク
ルに同期させることが可能である。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す複数伝送線路間の遅
延時間の調整装置の全体構成を示す図である。

【図２】（ａ）は同実施の形態におけるタイミング調整
機構の構成を示す図、同図（ｂ）は同タイミング調整機
構の他の構成を示す図、同図（ｃ）は同タイミング調整
機構の更に他の構成を示す図である。

【図３】同実施の形態の同期検出手段の内部構成を示す
図である。

【図４】同実施の形態の同期検出手段の動作説明図であ
る。

【図５】同実施の形態における同期サイクル内での複数
の信号間の遅延量の検出、及び挿入すべき遅延量の決定
の具体例のフローチャートを示す図である。

【図６】同実施の形態における同期サイクル内での複数
の信号間の遅延量の検出、及び挿入すべき遅延量の決定
の様子を説明する図である。

【図７】（ａ）は信号Ａ、Ｂ、Ｃの位相ズレの様子を説
明する図、（ｂ）は本実施の形態の効果の説明図であ
る。

【図８】同期サイクルの変形例を示す図である。

【図９】同期サイクルの他の変形例を示す図である。

【図１０】同期サイクルの更に他の変形例を示す図であ
る。

【図１１】本実施の形態の第１の変形例を示す図であ
る。

【図１２】本実施の形態の第２の変形例を示す図であ
る。

【図１３】本実施の形態の第３の変形例を示す図であ
る。

【図１４】（ａ）は信号Ａ、Ｂ、Ｃの位相ズレの様子を
説明する図、（ｂ）は従来のスキューの調整の様子の説
明図である。

【符号の説明】

１ａ〜１ｅ 伝送線路 ２、２´ 第１のＬＳＩ ３、３´ 第２のＬＳＩ ４ データ発生手段 ５ データ出力手段（信号出力部） ６ データ入力手段（信号受信部） ７ データ保持手段 １０ａ〜１０ｅ タイミング調整手段 １５ マスター（同期サイクル設定手
段） １６ 同期イベント発生手段 １７ 同期信号発生手段 １８ 同期検出手段 １９ 遅延値設定手段 ２１、２２、２４ セレクタ（選択回路） ２３ 遅延素子 ２５、２６ データ処理手段 ２７、２８ データ入出力手段 ３０ 第３のＬＳＩ ３１ データ発生手段 ３２ データ出力手段 ４０ 第４のＬＳＩ ４１ データ入力手段 ４２ データ保持手段 ５０ 制御手段

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 信号出力部と、 前記信号出力部に接続され、前記信号出力部の出力信号
   が同時に伝送される複数の伝送線路と、 前記各伝送線路の信号を受ける信号受信部と、 前記信号出力部から前記複数の伝送線路を経て前記信号
   受信部に至る経路の途中に配置され、各伝送線路の信号
   伝搬遅延時間を調整するタイミング調整手段と、クロック信号の１周期を越える 所定の同期サイクルを設
   定する同期サイクル設定手段と、 前記同期サイクル設定手段により設定された同期サイク
   ル内で、前記信号出力部から同時出力され且つ前記信号
   受信部が受信した各伝送線路の信号間の遅延量を検出す
   る遅延量検出手段と、 前記遅延量検出手段が検出した各伝送線路の信号間の遅
   延量に基づいて前記タイミング調整手段を制御する制御
   手段とを備えたことを特徴とする複数伝送線路間の遅延
   時間の調整装置。
2. 【請求項２】 前記制御手段は、 前記遅延量検出手段が検出した各伝送線路の信号間の遅
   延量に基いて、前記信号受信部が前記各伝送線路の信号
   を同時に受けるように、各伝送線路に挿入すべき遅延量
   を決定する遅延量決定手段と、 前記遅延量決定手段により決定された各遅延量を、対応
   する伝送線路に挿入するように、前記タイミング調整手
   段を制御する遅延値設定手段とを備えることを特徴とす
   る請求項１記載の複数伝送線路間の遅延時間の調整装
   置。
3. 【請求項３】 前記同期サイクル設定手段は、 所定の時間間隔で同期サイクルを設定することを特徴と
   する請求項１記載の複数伝送線路間の遅延時間の調整装
   置。
4. 【請求項４】 各伝送線路への信号の伝送はパリティを
   付加して行われ、 前記同期サイクル設定手段は、 前記パリティに基いて、信号受信部が受けた信号の伝送
   エラーを検出し、この伝送エラーが検出された時、同期
   サイクルを設定することを特徴とする請求項１記載の複
   数伝送線路間の遅延時間の調整装置。
5. 【請求項５】 信号出力部、信号受信部及び複数の伝送
   線路の少くとも一箇所に温度センサーが配置され、 前記同期サイクル設定手段は、 前記温度センサーが所定温度以上の変化を検出した時、
   同期サイクルを設定することを特徴とする請求項１記載
   の複数伝送線路間の遅延時間の調整装置。
6. 【請求項６】 前記同期サイクル設定手段による同期サ
   イクルの設定は、 別途に付加した専用の伝送線路に同期信号を伝送するこ
   とにより、行われることを特徴とする請求項１記載の複
   数伝送線路間の遅延時間の調整装置。
7. 【請求項７】 前記同期サイクル設定手段による同期サ
   イクルの設定は、 前記各伝送線路に同時伝送される信号を、所定期間の
   間、所定の電位レベルに固定することにより、行われる
   ことを特徴とする請求項１記載の複数伝送線路間の遅延
   時間の調整装置。
8. 【請求項８】 信号出力部と信号受信部との間の信号伝
   送は、所定のプロトコルに基いて行われ、 前記同期サイクル設定手段による同期サイクルの設定
   は、前記プルトコルの出力により行われることを特徴と
   する請求項１記載の複数伝送線路間の遅延時間の調整装
   置。
9. 【請求項９】 前記タイミング調整手段は、 複数個の遅延素子と、これ等の遅延素子の組合せを選択
   する選択回路とを備えることを特徴とする請求項１記載
   の複数伝送線路間の遅延時間の調整装置。
10. 【請求項１０】 前記タイミング調整手段は、 前記複数の伝送線路と同数備えられ、各タイミング調整
    手段は、対応する伝送線路の途中に配置されることを特
    徴とする請求項１記載の複数伝送線路間の遅延時間の調
    整装置。
11. 【請求項１１】 前記遅延量検出手段は、 同期サイクル内で、前記信号出力部から同時出力され且
    つ前記信号受信部が各伝送線路を経て受信した信号のう
    ち、信号受信部が最も遅く受けた１つの伝送線路の信号
    を基準として、この基準信号と他の伝送線路の信号との
    間の遅延量を検出することを特徴とする請求項１記載の
    複数伝送線路間の遅延時間の調整装置。
12. 【請求項１２】 複数の伝送線路の信号間の同期をとる
    サイクルとして、クロック信号の１周期を越える同期サ
    イクルを設定し、 前記同期サイクルにおいて、信号出力部の出力信号を複
    数の伝送線路に同時に伝送し、前記複数の伝送線路の信
    号を信号受信部で受信し、 前記同期サイクル内で前記信号受信部が受けた各伝送線
    路の信号間の遅延量を検出し、 前記検出した遅延量に基いて、前記信号出力部から同時
    に出力された前記各伝送線路の信号が前記信号受信部で
    同時に受信されるように、各伝送線路の遅延量を調整す
    ることを特徴とする複数伝送線路間の遅延時間の調整方
    法。