JPH02274121A - Ｃｍｏｓ遅延回路 - Google Patents

Ｃｍｏｓ遅延回路

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Publication number
JPH02274121A
JPH02274121A JP1097932A JP9793289A JPH02274121A JP H02274121 A JPH02274121 A JP H02274121A JP 1097932 A JP1097932 A JP 1097932A JP 9793289 A JP9793289 A JP 9793289A JP H02274121 A JPH02274121 A JP H02274121A
Authority
JP
Japan
Prior art keywords
transfer gates
delay time
cmos
resistance
delay circuit
Prior art date
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Pending
Application number
JP1097932A
Other languages
English (en)
Inventor
Mamoru Tanitsu
谷津　守
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＭＯＳ遅延回路に関する。
〔従来の技術〕
ＭＯ８集積回路の遅延回路は、回路機能に要求されるタ
イミングを実現するものとして、一般にＣＭＯＳトラン
ジスタとＭ　０８キヤパシタといった遅延素子によって
構成されている。
第２図は従来のＣＭＯＳ遅延回路の一例の回路図である
。
入力信号Ｓ１ｆ、受ける入力端子Ｔｌ　を入力としたＣ
ＭＯＳインバータ２の出力信号Ｓ２は直列抵抗３とＭＯ
Ｓキャパシタ８との節点Ｎｉ介して次段の（ＪｉＯＳイ
ンバータ９の入力に信号ＳＮを入力しこのＣＭＯＳイン
バータ９の出力信号Ｓｏが出力端子Ｔｏに供給されてい
る。
この回路の遅延時間τは、ＣＭＯＳインバータ２のチャ
ネル幅、チャネル長、直列抵抗３の値ＲおよびＭＯＳキ
ャパシタ８の容量Ｃによって決定される。
〔発明が解決しようとする課題〕
しかし、上述した従来のＣＭＯＳ遅延回路の遅延時間は
、直列抵抗、ＭＯＳキャパシタおよびＣＭＯＳインバー
タによっである一定の決まった値となるので、回路設計
上微妙なタイミングが要求されて、遅延時間の調整が必
要になる場合に、調整が不可能であるという欠点があっ
た。
不発゛明の目的は、簡単でしかも微妙な遅延時間の調整
が可能な遅延回路全提供することにある。
〔課題を解決するための手段〕
本発明のＣＭＯＳ遅延回路は、二つのｃＭｏｓインバー
タの間に直列抵抗とへ４０８キヤパシタの積分回路を有
する（ＪｉＯ８遅延回路において、前記直列抵抗に複数
のトランスファーゲートを並列に設けて構成されている
。
〔実施例〕
第１図は本発明の一実施例回路図である。
ＣＭＯＳ遅延回路は、第２図の直列抵抗３に、ｎ個のト
ランスファーゲート４１〜４ｎを並列接続したことが異
る意思外は、従来の遅延回路と同一である。
以下に、ＣＭＯＳ遅延回路の動作を具体的に説明する。
例えば直列抵抗３の抵抗値およびトランスファーゲート
４１〜４ｏの抵抗値をすべて几とする。
全てのトランスファーゲート４１〜４ｎをオフ状態した
場合、すなわち合成抵抗）ｔＴがＨの場合の遅延時間を
τ０とすれば、トランスファーゲートのうちのいずれか
１個だけをオン状態にした場合の信号Ｓ１忙セ呻喝→彎
の遅延時間τｌは（て。／２）となる。
一般に、ｎ個中ｉ個のトランスファーゲートヲオン状態
にしたときの合成抵抗ＲＴ１は第（１）式に、その時の
遅延時間τ１は第（２）式に表わすことができる。
ＲＴｉ＝几（：１／（ｉ＋１））　　　　　　・・・・
・・・・・（１）τ１＝Ｒｒｉゝｃ＝ｅＲ（ｔ／（ｉ＋
ｔ））＝Ｔｏ／（ｉ＋１）　　　　・・・・・・・・・
（２）従って、トランスファーゲート４１〜４ｎのオン
の数を制御して遅延時間をよシ微細ステップに調整でき
るという利点がある。
なお、トランスファーゲートの各抵抗値が凡の値と異っ
て設定してもよい。
〔発明の効果〕
以上説明したように本発明は、遅延時間を決める直列抵
抗に対して並列にあるオン抵抗値を持ったｎ個のトラン
スファーゲートを挿入することにより、遅延時間を要求
される値に調整することが可能となる。
さらに、ｎ個のトランスファーゲートのオン抵抗値をそ
れぞれ適切な値に設定することにより、もっと微細な遅
延時間の調整が可能となる。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図は従来のＣ
ＭＯＳ遅延回路の一例の回路図である。 ２・・・ＣＭＯＳインｏ−インバー３・・・直列抵抗、
４１〜４ｎ・・・トランスファーゲート、８・・・ＭＯ
８キャパシタ、９・・・ｃｈｉｏｓインバータ回パーＴ
ｌ　　・・・入力端子　）１１ｏ・・・出力部子。 代理人　弁理士　　内　原　　　晋 ±　１　図 ｆｆ１２　　図

Claims (1)

    【特許請求の範囲】
  1. 二つのＣＭＯＳインバータの間に直列抵抗とＭＯＳキャ
    パシタの積分回路を有するＣＭＯＳ遅延回路において、
    前記直列抵抗に複数のトランスファーゲートを並列に設
    けたことを特徴とするＣＭＯＳ遅延回路。
JP1097932A 1989-04-17 1989-04-17 Ｃｍｏｓ遅延回路 Pending JPH02274121A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007509541A (ja) * 2003-10-16 2007-04-12 インテル・コーポレーション 適応型入力／出力バッファ及びその方法
JP2009253881A (ja) * 2008-04-10 2009-10-29 Nec Electronics Corp 半導体装置及び半導体装置のタイミング調整方法
JP2013183381A (ja) * 2012-03-02 2013-09-12 Nec Network Products Ltd 半導体装置、半導集積回路の制御方法およびそのプログラム

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