CN105913873B - 一种用于超高速非易失性存储器的精准读时序控制电路 - Google Patents

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Abstract

本发明公开了一种用于超高速非易失性存储器的精准读时序控制电路，包括：缓冲器电路，用于将时钟信号进行缓冲放大提高其带负载的能力；感应放大器电路，用于将存储器的信息转化为数字电压；可调延迟单元，用于在延迟控制信号的控制下将输入信号延迟后输出；参考脉冲发生器，用于在每个读周期产生参考脉冲；鉴相器，用于将参考脉冲与读路径中的最长延时进行相位比较以输出延迟控制信号至可调延迟单元,通过本发明，可以解决超高速非易失性存储器中时序很难精准控制的问题。

Description

一种用于超高速非易失性存储器的精准读时序控制电路
技术领域
本发明涉及一种读时序控制电路，特别是涉及一种用于超高速非易失性存储器的精准读时序控制电路。
背景技术
现有技术中用于超高速非易失性存储器的读时序控制电路经常采用以下两种方式：采用RC延迟的方式和采用VT补偿的方式。如图1所示为现有技术的传统读时序控制电路的电路示意图，该读时序控制电路包括RC/VT延迟单元，多个缓冲器Bclk1、Bclk2、Bufx、Buf0以及多个感应放大器SAx0……Saxn，SA00……SA0n，从图中可以看出整个时序延迟是延迟单元的延迟加上从延迟单元到感应放大器的延迟(图中的线路及逻辑延迟)。
上述读时序控制电路具有如下缺点：
1)时序产生器(整个电路)易于受到工艺角(process corner)、电压及温度变化的影响，使产生的时序存在偏差；
2)不能对产生的偏差时序进行实时调整。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供用于超高速非易失性存储器的精准读时序控制电路，其可以解决超高速非易失性存储器中时序很难精准控制的问题。
为达上述及其它目的，本发明提出一种用于超高速非易失性存储器的精准读时序控制电路，包括：
缓冲器电路，用于将时钟信号进行缓冲放大提高其带负载的能力；
感应放大器电路，用于将存储器的信息转化为数字电压；
可调延迟单元，用于在延迟控制信号的控制下将输入信号延迟后输出；
参考脉冲发生器，用于在每个读周期产生参考脉冲；
鉴相器，用于将参考脉冲与读路径中的最长延时进行相位比较以输出延迟控制信号至可调延迟单元。
进一步地，该缓冲器电路包括多个缓冲器，缓冲器(Bclk1)、该可调延迟单元、缓冲器(Bclk2)依次级联，该缓冲器(Bclk2)的输出连接至各缓冲器(Buf0-Buf x)的输入端，缓冲器(Buf0-Buf x)的输出分别连接至感应放大器电路。
进一步地，该感应放大器电路包括多个感应放大器，分为若干组，分别接至缓冲器(Buf0-Buf x)的输出端。
进一步地，各组中延迟最长的时钟经缓冲器(Bclk3)缓冲后连接至该鉴相器的输入端，感应放大器的数量取决于行存储单元数。
进一步地，该参考脉冲发生器输入为输入时钟，输出连接到该鉴相器。
进一步地，该鉴相器的输出端连接至该可调延迟单元的控制端。
进一步地，该可调延迟单元为能根据控制信号进行变化的单元。
进一步地，该可调延迟单元通过调整该单元的延迟时间，从输入时钟到最远感应放大器的整个延迟时间能被调整到和参考脉冲同值。
进一步地，该电路的读时序自动调整的操作在整个静态周期都在进行。
进一步地，在真正开始第一次读操作之前，该参考脉冲发生器已开始工作，且已经发送假的读周期，通过鉴相器产生的反馈信号去矫正可调延迟单元，以保证在真正的读周期会有精准的时序控制。
与现有技术相比，本发明一种用于超高速非易失性存储器的精准读时序控制电路通过利用参考脉冲发生器、可调延迟单元、鉴相器实现了读时序的控制，解决了超高速非易失性存储器中时序很难精准控制的问题。
附图说明
图1为现有技术的传统读时序控制电路的电路示意图；
图2为本发明一种用于超高速非易失性存储器的精准读时序控制电路的电路结构图；
图3为本发明与产生偏差的时序波形对比示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图2为本发明一种用于超高速非易失性存储器的精准读时序控制电路的电路结构图。如图2所示，本发明一种适用于超高速非易失性存储器的精准读时序控制电路包括可调延迟单元10、参考脉冲发生器20、鉴相器30、缓冲器电路40以及感应放大器电路50。
缓冲器电路40包括多个缓冲器Bclk1-Bclk3、Buf0-Bufx，主要用于将时钟信号进行缓冲放大提高其带负载的能力，为通用电路；感应放大器电路50包括多个感应放大器SA00-SA0n、……、SAx0-SAxn，其数量取决于行存储单元数，用于将存储器的信息转化为数字电压，亦为通用电路；可调延迟单元10用于在延迟控制信号的控制下将输入信号延迟后输出；参考脉冲发生器20用于在每个读周期产生参考脉冲；鉴相器30用于将参考脉冲与读路径中的最长延时进行相位比较以输出延迟控制信号。
缓冲器Bclk1、可调延迟单元10、缓冲器Bclk2依次级联，缓冲器Bclk2的输出连接至缓冲器Buf0-x的输入端，缓冲器Buf0-x的输出分别连接至感应放大器SA00-SA0n、……、SAx0-SAxn，延迟最长的时钟经缓冲器Bclk3缓冲后连接至鉴相器30的输入端，输入时钟CLK经Bclk1缓冲后分一路至参考脉冲发生器20，参考脉冲发生器20产生的参考脉冲连接至鉴相器30的另一输入端，具体地说，参考脉冲发生器20在每一个读时钟产生参考脉冲，其输入为输入时钟CLK，输出连接到鉴相器30；鉴相器30的输出端连接至可调延迟单元10的控制端，也就是说鉴相器30有两个输入源，一个是来自参考脉冲发生器20的参考脉冲，另一个是读路径中的最长延迟，鉴相器30比较这两个源，然后产生控制信号来调制可调延迟单元10，可调延迟单元10为能根据控制信号进行变化的单元，通过调整该单元的延迟时间，从CLK输出到最远感应放大器(SA)的整个延迟时间能被调整到和参考脉冲同值。
本发明的读时序自动调整的操作在整个静态(Standby)周期都在进行。即在真正开始第一次读操作之前，参考脉冲发生器已经开始工作，且已经发送假的读周期，目的是通过鉴相器产生的反馈信号去矫正可调延迟单元，以保证在真正的读周期会有精准的时序控制
图3为本发明与产生偏差的时序波形对比图。其中第一个波形为想要的感应时序目标。不同的工艺，以及同一个芯片内不同的感应放大器的时序会产生偏差，如波形图中的Actual Delay1，Actual Delay2和Actual Delay3，最后一个波形为本发明要实现的最终目标，即实现内部时序控制和目标时序(图中的Sense timing target)达成精准的一致。
综上所述，本发明是一种用于超高速非易失性存储器的精准读时序控制电路，其通过利用参考脉冲发生器、可调延迟单元、鉴相器实现了读时序的控制，解决了超高速非易失性存储器中时序很难精准控制的问题。
与现有技术相比，本发明具有如下优点：
1)整个读时序(延迟单元延迟+线/逻辑延迟)不易受电压、温度和工艺角的影响；
2)读时序在不同的电压和温度自动调整；
3)充分的读取裕度是实现数据正确读取的保障。本发明相比较传统方案，在最慢条件下有同样的读取裕度，在其它条件下有较大的读取裕度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (4)

1.一种用于超高速非易失性存储器的精准读时序控制电路，包括：
缓冲器电路，用于将时钟信号进行缓冲放大提高其带负载的能力；
感应放大器电路，用于将存储器的信息转化为数字电压；
可调延迟单元，用于在延迟控制信号的控制下将输入信号延迟后输出；
参考脉冲发生器，用于在每个读周期产生参考脉冲，在真正开始第一次读操作之前，该参考脉冲发生器已开始工作，且已经发送假的读周期，通过鉴相器产生的反馈信号去矫正可调延迟单元，以保证在真正的读周期会有精准的时序控制；
鉴相器，用于将参考脉冲与读路径中的最长延时进行相位比较以输出延迟控制信号至可调延迟单元；
该缓冲器电路包括多个缓冲器，缓冲器Bclk1、该可调延迟单元、缓冲器Bclk2依次级联，该缓冲器Bclk2的输出连接至各缓冲器Buf0-Bufx的输入端，缓冲器Buf0-Bufx的输出分别连接至感应放大器电路；
该感应放大器电路包括多个感应放大器，分为若干组，分别接至缓冲器Buf0-Bufx的输出端；
各组中延迟最长的时钟经缓冲器Bclk3缓冲后连接至该鉴相器的输入端，感应放大器的数量取决于行存储单元数；
该参考脉冲发生器输入为输入时钟，输出连接到该鉴相器；
该可调延迟单元通过调整该单元的延迟时间，从输入时钟到最远感应放大器的整个延迟时间能被调整到和参考脉冲同值，所述最远感应放大器为各组中最后一个接收所述时钟信号的感应放大器。
2.如权利要求1所述的一种用于超高速非易失性存储器的精准读时序控制电路，其特征在于：该鉴相器的输出端连接至该可调延迟单元的控制端。
3.如权利要求2所述的一种用于超高速非易失性存储器的精准读时序控制电路，其特征在于：该可调延迟单元为能根据控制信号进行变化的单元。
4.如权利要求3所述的一种用于超高速非易失性存储器的精准读时序控制电路，其特征在于：该电路的读时序自动调整的操作在整个静态周期都在进行。
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