JP4985272B2 - 論理レベル出力集積回路 - Google Patents
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Description
図1は、リセット回路の電気的構成を概略的に示している。この図1に示すように、リセット回路11は、リセット検出回路12と、当該リセット検出回路12によって検出された検出結果を出力する出力回路13とを備えており、出力端子11aからハイまたはロウの論理レベルを出力するように構成されている。この図1に示すように、リセット検出回路12は、電源供給端子VDDの電源ノードN1と電源供給端子VSSの電源ノードN2との間に電源が印加されることによって動作し、電源端子ノードN1(入力端子IN)に与えられる電源電圧VDDが所定のしきい値レベルを下回ったことをトリガとして出力端子OUTからリセット信号を出力するようになっている。この場合、リセット検出回路12は、リセット信号を「LO」→「HI」として出力回路13に与える。
図7ないし図9は、本発明の第1の実施形態の変形例を示すもので、前述実施形態と異なるところは、トランジスタの種類を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分について説明する。
図10は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、通常動作時の出力を「LO」としリセット時の出力を「HI」とした場合の回路構成に変更したところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分について説明する。
図11ないし図13は、本発明の第2の実施形態の変形例を示すもので、前述実施形態と異なるところは、トランジスタの種類を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分について説明する。
Claims (3)
- 論理レベルを出力端子から出力する論理レベル出力集積回路であって、
それぞれ出力端子に接続される第1および第2の論理レベル出力集積回路であって、互いに独立して論理レベルを出力すると共に、前記出力端子が互いにワイヤード接続される第1および第2の論理レベル出力集積回路を備え、
前記第1および第2の論理レベル出力集積回路は、
それぞれ、
第1論理レベル電圧が与えられる第1論理レベルノードと中間ノードとの間に接続されると共に制御信号が与えられると当該制御信号に応じたオンオフ切換を行う第1のスイッチング素子と、
第2論理レベル電圧が与えられる第2論理レベルノードと前記出力端子との間に接続されると共に制御信号が与えられると当該制御信号に応じたオンオフ切換を行うことで前記第1のスイッチング素子と相補的に動作する第2のスイッチング素子と、
前記第1のスイッチング素子が接続される前記中間ノードと前記出力端子との間の通電経路に構成され少なくとも前記第1のスイッチング素子がオンしている間において前記第2のスイッチング素子がオンしたときのオン抵抗値よりも高いインピーダンスに設定される通電制限素子と、
前記中間ノードと前記第2論理レベルノードとの間に接続された抵抗と、
を備えてリセット信号を出力できるようにしたことを特徴とする論理レベル出力集積回路。 - 前記通電制限素子は、集積回路内に構成される拡散抵抗を含んで構成されていることを特徴とする請求項1記載の論理レベル出力集積回路。
- 前記通電制限素子は、集積回路内に構成される拡散抵抗および薄膜抵抗を含んで構成されていることを特徴とする請求項1または2記載の論理レベル出力集積回路。
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