JP2601223B2 - 同時双方向入出力バッファ - Google Patents
同時双方向入出力バッファInfo
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- JP2601223B2 JP2601223B2 JP6263241A JP26324194A JP2601223B2 JP 2601223 B2 JP2601223 B2 JP 2601223B2 JP 6263241 A JP6263241 A JP 6263241A JP 26324194 A JP26324194 A JP 26324194A JP 2601223 B2 JP2601223 B2 JP 2601223B2
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Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
その入出力回路に関する。
その入出力回路に関する。
【0002】
【従来の技術】半導体装置の入出力回路では、入出力兼
用の双方向バッファを用いる場合がある。これらは、半
導体装置間の信号伝達に必要とされる配線数を削減する
上で有効である。
用の双方向バッファを用いる場合がある。これらは、半
導体装置間の信号伝達に必要とされる配線数を削減する
上で有効である。
【0003】従来、半導体装置の入出力兼用の双方向バ
ッファとしては、一般に、入力/出力を時分割して使用
するトライステート・バッファ型の回路や、ECL/G
TLインターフェース等で用いられる、ワイヤード接続
による結線論理を利用したバッファ等がある。なお、G
TL(Gunning Tranceiver Logic)はCMOS間の高速
低振幅インターフェースである。
ッファとしては、一般に、入力/出力を時分割して使用
するトライステート・バッファ型の回路や、ECL/G
TLインターフェース等で用いられる、ワイヤード接続
による結線論理を利用したバッファ等がある。なお、G
TL(Gunning Tranceiver Logic)はCMOS間の高速
低振幅インターフェースである。
【0004】これらのバッファのうち、トライステート
・バッファ等で信号切り替えの制御のために応答速度が
比較的遅く、高速動作させることは困難である。
・バッファ等で信号切り替えの制御のために応答速度が
比較的遅く、高速動作させることは困難である。
【0005】また、ワイヤード接続による双方向バッフ
ァでは、受信データは双方の出力データとの“OR”ま
たは“AND”信号としてしか定義できない。
ァでは、受信データは双方の出力データとの“OR”ま
たは“AND”信号としてしか定義できない。
【0006】このため、一方の双方向バッファからの出
力データについて、他方の双方向バッファでデータが受
信可能とされるのは、自身の出力データが高レベル(A
ND型)又は低レベル(OR型)の場合に限られ、その
他の状態では他方の側の出力を受信出来ず、入出力を相
互に独立した状態でデータ転送を行うことは不可能であ
る。
力データについて、他方の双方向バッファでデータが受
信可能とされるのは、自身の出力データが高レベル(A
ND型)又は低レベル(OR型)の場合に限られ、その
他の状態では他方の側の出力を受信出来ず、入出力を相
互に独立した状態でデータ転送を行うことは不可能であ
る。
【0007】このような双方向バッファに対して、従
来、高速で、入出力で完全に独立したデータの転送が可
能なインターフェース形式として、同時型双方向の入出
力バッファが提案されている。
来、高速で、入出力で完全に独立したデータの転送が可
能なインターフェース形式として、同時型双方向の入出
力バッファが提案されている。
【0008】これは、図3の形式の双方向バッファを、
図4に示すように、2つの半導体装置a、b間にて1本
の配線で接続し、信号論理レベルとして、高レベル=V
dd、低レベル=0、及び中間レベル=(Vdd/2)
の3値をとることにより実現している。
図4に示すように、2つの半導体装置a、b間にて1本
の配線で接続し、信号論理レベルとして、高レベル=V
dd、低レベル=0、及び中間レベル=(Vdd/2)
の3値をとることにより実現している。
【0009】より詳細には、図3を参照して、同時型双
方向バッファIOBUFにおいて、pMOSトランジス
タP1とnMOSトランジスタN1から成るCMOSイ
ンバータは、不図示の半導体装置の内部回路からの出力
信号を出力端子OUTを介して入力し、これを入出力端
子IOに駆動出力する出力側回路を構成する。また、同
時型双方向バッファIOBUFの入力側回路は、一方の
入力端が夫々入出力端子IOに接続され、出力をセレク
タSELの入力端に夫々接続した2つのコンパレータC
1、C2と、セレクタSELの出力を不図示の半導体装
置の内部回路に伝達する入力端子INから成り、2つの
コンパレータC1、C2の参照電圧(論理判定レベル)
VR1、VR2は夫々電源電圧VDDの、例えば1/4、
3/4等とされ、コンパレータC1、C2は、入出力端
子IOの信号レベルとその論理判定レベルVR1、VR
2との比較結果を出力する。
方向バッファIOBUFにおいて、pMOSトランジス
タP1とnMOSトランジスタN1から成るCMOSイ
ンバータは、不図示の半導体装置の内部回路からの出力
信号を出力端子OUTを介して入力し、これを入出力端
子IOに駆動出力する出力側回路を構成する。また、同
時型双方向バッファIOBUFの入力側回路は、一方の
入力端が夫々入出力端子IOに接続され、出力をセレク
タSELの入力端に夫々接続した2つのコンパレータC
1、C2と、セレクタSELの出力を不図示の半導体装
置の内部回路に伝達する入力端子INから成り、2つの
コンパレータC1、C2の参照電圧(論理判定レベル)
VR1、VR2は夫々電源電圧VDDの、例えば1/4、
3/4等とされ、コンパレータC1、C2は、入出力端
子IOの信号レベルとその論理判定レベルVR1、VR
2との比較結果を出力する。
【0010】すなわち、図3を参照して、同時型双方向
バッファIOBUFの入力側回路において、入出力端子
IOから入力された信号が1/4VDD以下であれば、コ
ンパレータC1、C2からは共に論理値“0”が出力さ
れ、IO端子から入力された信号が3/4VDD以上であ
れば、コンパレータC1、C2からは共に論理値“1”
が出力され、セレクタSELに選択信号として入力され
る出力信号OUTの論理値に係わらず、セレクタSEL
からは入出力端子IOの信号レベルが出力される。
バッファIOBUFの入力側回路において、入出力端子
IOから入力された信号が1/4VDD以下であれば、コ
ンパレータC1、C2からは共に論理値“0”が出力さ
れ、IO端子から入力された信号が3/4VDD以上であ
れば、コンパレータC1、C2からは共に論理値“1”
が出力され、セレクタSELに選択信号として入力され
る出力信号OUTの論理値に係わらず、セレクタSEL
からは入出力端子IOの信号レベルが出力される。
【0011】また、入出力端子IOの信号レベルが1/
4VDD〜3/4VDDの範囲にある場合には、コンパレー
タC1、C2からは論理値“1”、“0”が出力され、
出力信号OUTの論理値に依存して、セレクタSELか
らコンパレータC1、C2のいずれか一方が選択出力さ
れ、バッファ自身の出力信号OUTの論理値と入力信号
のレベルに応じて、相手の出力の論理値を検出するよう
に動作するものである。
4VDD〜3/4VDDの範囲にある場合には、コンパレー
タC1、C2からは論理値“1”、“0”が出力され、
出力信号OUTの論理値に依存して、セレクタSELか
らコンパレータC1、C2のいずれか一方が選択出力さ
れ、バッファ自身の出力信号OUTの論理値と入力信号
のレベルに応じて、相手の出力の論理値を検出するよう
に動作するものである。
【0012】すなわち、図4を参照して、2つのバッフ
ァa、bの送信信号の信号レベルが異なる場合に、信号
線の電位レベルは中間レベルとなり、2つのバッファの
受信信号はこの信号線のレベルに対する論理しきい値
を、自分自身の送信信号に応じて切り替えて、相手側の
送信信号内容を判定する。
ァa、bの送信信号の信号レベルが異なる場合に、信号
線の電位レベルは中間レベルとなり、2つのバッファの
受信信号はこの信号線のレベルに対する論理しきい値
を、自分自身の送信信号に応じて切り替えて、相手側の
送信信号内容を判定する。
【0013】このような同時型双方向入出力バッファ
は、トライステート・バッファ等を用いる場合のよう
に、送受信の切り替えを行うための同期化に必要とされ
る待ち時間が不要とされるため、高速動作が可能とな
り、また、一般のワイヤード接続と相違して、入出力信
号の完全分離が可能である。
は、トライステート・バッファ等を用いる場合のよう
に、送受信の切り替えを行うための同期化に必要とされ
る待ち時間が不要とされるため、高速動作が可能とな
り、また、一般のワイヤード接続と相違して、入出力信
号の完全分離が可能である。
【0014】
【発明が解決しようとする課題】しかしながら、このよ
うな形式の回路では、複数の半導体装置を接続した場合
の中間レベルを保証するのが困難であることが知られて
いる。
うな形式の回路では、複数の半導体装置を接続した場合
の中間レベルを保証するのが困難であることが知られて
いる。
【0015】これを、図4を用いて説明する。ここで
は、2つの半導体装置a、b間で、a側はpMOSトラ
ンジスタP1がオン状態で、b側はnMOSトランジス
タN1がオン状態である場合、信号線のレベル(電位)
は、これらのトランジスタのオン抵抗で決まり、a側の
pMOSトランジスタP1がb側のnMOSトランジス
タN1に比較してオン抵抗が高い場合には、半導体装置
a、b間を流れる電流Iはa側のpMOSトランジスタ
P1のオン抵抗でほぼ決定され、信号レベルはVdd/
2よりも低めに定まる。逆の場合、すなわち、a側のp
MOSトランジスタP1がb側のnMOSトランジスタ
N1に比較してオン抵抗が低い場合には、信号レベルは
Vdd/2よりも高めに定まる。これはa側のnMOS
トランジスタN1とb側のpMOSトランジスタP1と
の関係についても当てはまる。
は、2つの半導体装置a、b間で、a側はpMOSトラ
ンジスタP1がオン状態で、b側はnMOSトランジス
タN1がオン状態である場合、信号線のレベル(電位)
は、これらのトランジスタのオン抵抗で決まり、a側の
pMOSトランジスタP1がb側のnMOSトランジス
タN1に比較してオン抵抗が高い場合には、半導体装置
a、b間を流れる電流Iはa側のpMOSトランジスタ
P1のオン抵抗でほぼ決定され、信号レベルはVdd/
2よりも低めに定まる。逆の場合、すなわち、a側のp
MOSトランジスタP1がb側のnMOSトランジスタ
N1に比較してオン抵抗が低い場合には、信号レベルは
Vdd/2よりも高めに定まる。これはa側のnMOS
トランジスタN1とb側のpMOSトランジスタP1と
の関係についても当てはまる。
【0016】一般に半導体装置のトランジスタの性能
を、pチャネルとnチャネルのように異なる導電型のM
OSトランジスタ間で、そのバラツキを抑えて一致させ
ること、さらに、異なる半導体装置間で性能・特性の一
致を保証することは製造管理の面からも極めて困難であ
る。
を、pチャネルとnチャネルのように異なる導電型のM
OSトランジスタ間で、そのバラツキを抑えて一致させ
ること、さらに、異なる半導体装置間で性能・特性の一
致を保証することは製造管理の面からも極めて困難であ
る。
【0017】このため、通常の製造バラツキで、図3に
示すような同時型双方向入出力バッファを用いた場合、
MOSトランジスタのオン抵抗のバラツキは、50〜7
0%程度であり、その出力中間レベルは設計中心である
Vdd/2に対して、20〜30%程度のバラツキを持
つという欠点を有することになる。
示すような同時型双方向入出力バッファを用いた場合、
MOSトランジスタのオン抵抗のバラツキは、50〜7
0%程度であり、その出力中間レベルは設計中心である
Vdd/2に対して、20〜30%程度のバラツキを持
つという欠点を有することになる。
【0018】また、中間レベルの安定化のために、出力
バッファ部に抵抗を直列接続する場合もあるが、この場
合も抵抗体の製造管理の負担が増加するという問題があ
る。
バッファ部に抵抗を直列接続する場合もあるが、この場
合も抵抗体の製造管理の負担が増加するという問題があ
る。
【0019】従って、本発明の目的は、前記問題点を解
消し、このような同時型双方向バッファにおける出力中
間レベルの安定化を図る半導体装置を提供することにあ
る。
消し、このような同時型双方向バッファにおける出力中
間レベルの安定化を図る半導体装置を提供することにあ
る。
【0020】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体装置の出力信号を入出力端子に出
力するCMOS型の出力バッファと、前記入出力端子を
入力とし前記出力信号及び前記入出力端子の信号レベル
に応じて、3値を前記半導体装置に出力する入力バッフ
ァ回路と、を備えた同時型双方向入出力バッファにおい
て、更に、前記CMOS型の出力バッファに流れる電流
を制御する手段を設け、中間値レベルを電源電圧の中間
値に設定するように制御することを特徴とする同時型双
方向入出力バッファを提供する。
め、本発明は、半導体装置の出力信号を入出力端子に出
力するCMOS型の出力バッファと、前記入出力端子を
入力とし前記出力信号及び前記入出力端子の信号レベル
に応じて、3値を前記半導体装置に出力する入力バッフ
ァ回路と、を備えた同時型双方向入出力バッファにおい
て、更に、前記CMOS型の出力バッファに流れる電流
を制御する手段を設け、中間値レベルを電源電圧の中間
値に設定するように制御することを特徴とする同時型双
方向入出力バッファを提供する。
【0021】また、本発明は、好ましくは、半導体装置
の一の端子を介して同時に入出力を行う双方向バッファ
であって、前記端子の論理レベルが3値であり、前記双
方向バッファの入力論理判定レベルが前記双方向バッフ
ァの論理出力内容に応じて可変とされる、同時型双方向
入出力バッファにおいて、前記双方向バッファの出力回
路がCMOS論理回路から成り、高電位側電源と前記C
MOS論理回路との間に第1の電流制限手段が挿入さ
れ、低電位側電源と前記CMOS論理回路との間に第2
の電流制限手段が挿入されていることを特徴とする同時
型双方向入出力バッファを提供する。
の一の端子を介して同時に入出力を行う双方向バッファ
であって、前記端子の論理レベルが3値であり、前記双
方向バッファの入力論理判定レベルが前記双方向バッフ
ァの論理出力内容に応じて可変とされる、同時型双方向
入出力バッファにおいて、前記双方向バッファの出力回
路がCMOS論理回路から成り、高電位側電源と前記C
MOS論理回路との間に第1の電流制限手段が挿入さ
れ、低電位側電源と前記CMOS論理回路との間に第2
の電流制限手段が挿入されていることを特徴とする同時
型双方向入出力バッファを提供する。
【0022】本発明の同時型双方向入出力バッファにお
いては、好ましくは、前記第1の電流制限手段がpMO
Sトランジスタによる第1の電流ミラー回路を構成し、
前記第2の電流制限手段がnMOSトランジスタによる
第2の電流ミラー回路を構成してなることを特徴とす
る。
いては、好ましくは、前記第1の電流制限手段がpMO
Sトランジスタによる第1の電流ミラー回路を構成し、
前記第2の電流制限手段がnMOSトランジスタによる
第2の電流ミラー回路を構成してなることを特徴とす
る。
【0023】本発明の同時型双方向入出力バッファにお
いては、好ましくは、前記第1及び第2の電流ミラー回
路の動作状態を定める電流を前記半導体装置のそれぞれ
の端子を介して外部から供給するように構成したことを
特徴とする。
いては、好ましくは、前記第1及び第2の電流ミラー回
路の動作状態を定める電流を前記半導体装置のそれぞれ
の端子を介して外部から供給するように構成したことを
特徴とする。
【0024】
【作用】本発明は、出力バッファのオン状態にあるトラ
ンジスタの電流を制御して、双方向バッファを相互接続
した際の、中間値レベルを正しく電源電圧の中間値に制
御することにより、出力バッファを構成する異なる導電
型のトランジスタ間の特性のバラツキによる中間値レベ
ルの変動を回避して安定化を達成するものである。
ンジスタの電流を制御して、双方向バッファを相互接続
した際の、中間値レベルを正しく電源電圧の中間値に制
御することにより、出力バッファを構成する異なる導電
型のトランジスタ間の特性のバラツキによる中間値レベ
ルの変動を回避して安定化を達成するものである。
【0025】そして、本発明においては、同時型双方向
入出力バッファに電流ミラー回路よりなる電流制限回路
を付加することにより、半導体装置の製造バラツキが大
きい場合でも、中間電位レベルを安定化するものであ
る。
入出力バッファに電流ミラー回路よりなる電流制限回路
を付加することにより、半導体装置の製造バラツキが大
きい場合でも、中間電位レベルを安定化するものであ
る。
【0026】また、本発明によれば、2つの半導体装置
を配線を介して相互接続した場合、一側の双方向バッフ
ァのCMOS論理回路の一の導電型のMOSトランジス
タと、他側の双方向バッファの他の導電型のMOSトラ
ンジスタに流れる電流は等しくなり、中間レベルは正確
に電源電圧の1/2に保たれ、中間レベルはデバイス特
性のチップ間のバラツキに依存しない。
を配線を介して相互接続した場合、一側の双方向バッフ
ァのCMOS論理回路の一の導電型のMOSトランジス
タと、他側の双方向バッファの他の導電型のMOSトラ
ンジスタに流れる電流は等しくなり、中間レベルは正確
に電源電圧の1/2に保たれ、中間レベルはデバイス特
性のチップ間のバラツキに依存しない。
【0027】本発明は、半導体装置の外部端子から、バ
ッファの能力/インピーダンスを可変に設定することを
可能とするものである。
ッファの能力/インピーダンスを可変に設定することを
可能とするものである。
【0028】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【0029】
【実施例1】本発明の第1の実施例について図面を参照
して説明する。図1は本発明の第1の実施例の同時型双
方向入出力バッファを含む半導体装置の回路図であり、
図2はこれを2つの半導体装置a、b間で接続した回路
図である。
して説明する。図1は本発明の第1の実施例の同時型双
方向入出力バッファを含む半導体装置の回路図であり、
図2はこれを2つの半導体装置a、b間で接続した回路
図である。
【0030】図1を参照して、本発明の第1の実施例の
半導体装置は、複数個の同時型双方向バッファIOBU
Fと、それらの動作バイアス電位VBP、VBNを与え
るためのレベル発生回路VBPG、VBNGを含んでい
る。
半導体装置は、複数個の同時型双方向バッファIOBU
Fと、それらの動作バイアス電位VBP、VBNを与え
るためのレベル発生回路VBPG、VBNGを含んでい
る。
【0031】同時型双方向バッファIOBUFは、半導
体装置内部に接続する出力側端子OUT、入力側端子I
N、半導体装置外部とのインターフェースをとる入出力
端子IOを有する。出力側回路は、直列に電源Vddと
グランド電位の間でソース・ドレインが相互に接続され
た4個のpMOS、nMOSトランジスタP1、P2、
N1、N2からなり、MOSトランジスタP1、N1の
ゲートは出力側端子OUTに共通に接続され、ドレイン
は入出力端子IO、および入力判定部IBUFに接続さ
れている。
体装置内部に接続する出力側端子OUT、入力側端子I
N、半導体装置外部とのインターフェースをとる入出力
端子IOを有する。出力側回路は、直列に電源Vddと
グランド電位の間でソース・ドレインが相互に接続され
た4個のpMOS、nMOSトランジスタP1、P2、
N1、N2からなり、MOSトランジスタP1、N1の
ゲートは出力側端子OUTに共通に接続され、ドレイン
は入出力端子IO、および入力判定部IBUFに接続さ
れている。
【0032】また、MOSトランジスタP2、N2のゲ
ートには夫々、レベル発生回路VBPG、VBNGから
動作バイアス電位VBP、VBNが与えられている。
ートには夫々、レベル発生回路VBPG、VBNGから
動作バイアス電位VBP、VBNが与えられている。
【0033】入力判定部IBUFは、図3を参照して説
明した従来例と同様にして、2つの論理判定レベルVR
1、VR2と入出力端子IOの電位との比較を行う。2
つのコンパレータC1、C2と、出力側端子OUTによ
り選択されるセレクタ回路に接続し、その出力が入力側
端子INから半導体装置の内部回路に接続する。
明した従来例と同様にして、2つの論理判定レベルVR
1、VR2と入出力端子IOの電位との比較を行う。2
つのコンパレータC1、C2と、出力側端子OUTによ
り選択されるセレクタ回路に接続し、その出力が入力側
端子INから半導体装置の内部回路に接続する。
【0034】図1を参照して、レベル発生回路VBPG
は、同時型双方向バッファIOBUFに与える動作バイ
アスVBPを発生する回路であり、電源Vddと、参照
電流入力端子IREF1との間でソース・ドレインを直
列接続したpMOSトランジスタP3、P4、および参
照電位VR0と参照電流入力端子IREF1と電位比較
を行うコンパレータC3から成り、この出力VBPがp
MOSトランジスタP4のゲートに接続されている。
は、同時型双方向バッファIOBUFに与える動作バイ
アスVBPを発生する回路であり、電源Vddと、参照
電流入力端子IREF1との間でソース・ドレインを直
列接続したpMOSトランジスタP3、P4、および参
照電位VR0と参照電流入力端子IREF1と電位比較
を行うコンパレータC3から成り、この出力VBPがp
MOSトランジスタP4のゲートに接続されている。
【0035】同様に、レベル発生回路VBNGは、同時
型双方向バッファIOBUFに与える動作バイアスVB
Nを発生する回路であり、グランド電位と参照電流入力
端子IREF2との間でソース・ドレインを直列接続し
たnMOSトランジスタN3、N4、および参照電位V
R0と参照電流入力端子IREF2と電位比較を行うコ
ンパレータC4から成り、この出力VBNがnMOSト
ランジスタN4のゲートに接続されている。
型双方向バッファIOBUFに与える動作バイアスVB
Nを発生する回路であり、グランド電位と参照電流入力
端子IREF2との間でソース・ドレインを直列接続し
たnMOSトランジスタN3、N4、および参照電位V
R0と参照電流入力端子IREF2と電位比較を行うコ
ンパレータC4から成り、この出力VBNがnMOSト
ランジスタN4のゲートに接続されている。
【0036】本実施例では、参照電位VR0は出力中間
レベル=Vdd×1/2を与えるものとし、また、論理
判定レベルVR1、VR2は、VDD・3/4、Vdd
・1/4の電位を与えるものとする。
レベル=Vdd×1/2を与えるものとし、また、論理
判定レベルVR1、VR2は、VDD・3/4、Vdd
・1/4の電位を与えるものとする。
【0037】そして、参照電流入力端子IREF1、I
REF2は、半導体装置外部から、互いに等しい所定の
電流(定電流)が、流れ込み又は流れ出すように保たれ
ているものとする。さらにMOSトランジスタP1、P
2のサイズはP3、P4に等しく、N1、N2のサイズ
はN3、N4に等しいものとする。
REF2は、半導体装置外部から、互いに等しい所定の
電流(定電流)が、流れ込み又は流れ出すように保たれ
ているものとする。さらにMOSトランジスタP1、P
2のサイズはP3、P4に等しく、N1、N2のサイズ
はN3、N4に等しいものとする。
【0038】次に、本実施例の動作について説明する。
【0039】図2のように、2つの半導体装置間a、b
で、上記した本実施例に係る同時型双方向バッファが接
続され、a側の出力側端子OUTが“H”レベル、b側
の出力側端子OUTは“L”レベルであり、半導体装置
間の配線が中間レベルである場合について説明する。
で、上記した本実施例に係る同時型双方向バッファが接
続され、a側の出力側端子OUTが“H”レベル、b側
の出力側端子OUTは“L”レベルであり、半導体装置
間の配線が中間レベルである場合について説明する。
【0040】a側のnMOSトランジスタN1、b側の
pMOSトランジスタP1はオン状態とされ、これらを
流れる電流はa側では、レベル発生回路VBNGのnM
OSトランジスタN4とミラー接続したnMOSトラン
ジスタN2によって制限され、b側では、レベル発生回
路VBPGのpMOSトランジスタP4とミラー接続し
たpMOSトランジスタP2によって制限される。
pMOSトランジスタP1はオン状態とされ、これらを
流れる電流はa側では、レベル発生回路VBNGのnM
OSトランジスタN4とミラー接続したnMOSトラン
ジスタN2によって制限され、b側では、レベル発生回
路VBPGのpMOSトランジスタP4とミラー接続し
たpMOSトランジスタP2によって制限される。
【0041】レベル発生回路VBNGは、参照電流入力
端子IREF2の電位が参照電位VR0と同一電位に保
たれるように、コンパレータC4にて、nMOSトラン
ジスタN2、N4のゲート電位を定めている。
端子IREF2の電位が参照電位VR0と同一電位に保
たれるように、コンパレータC4にて、nMOSトラン
ジスタN2、N4のゲート電位を定めている。
【0042】このため、nMOSトランジスタN1、N
2には、nMOSトランジスタN2のドレイン電位がV
dd/2の場合に、端子IREF2に与えられた電流と
同一の電流が流れる。これはレベル発生回路VBPGに
ついても同様である。
2には、nMOSトランジスタN2のドレイン電位がV
dd/2の場合に、端子IREF2に与えられた電流と
同一の電流が流れる。これはレベル発生回路VBPGに
ついても同様である。
【0043】参照電流入力端子IREF1、IREF2
にa、b側とも同一電流を流しているため、a側ではn
MOSトランジスタN1、N2、b側のpMOSトラン
ジスタP1、P2に流れる電流は、この参照電流と等し
くなり、中間レベルは正確にVdd/2に保たれ、2つ
の半導体装置間のトランジスタの製造バラツキに依存し
ない。
にa、b側とも同一電流を流しているため、a側ではn
MOSトランジスタN1、N2、b側のpMOSトラン
ジスタP1、P2に流れる電流は、この参照電流と等し
くなり、中間レベルは正確にVdd/2に保たれ、2つ
の半導体装置間のトランジスタの製造バラツキに依存し
ない。
【0044】以上本発明を上記実施例に即して説明した
が、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含む。
が、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含む。
【0045】
【発明の効果】以上説明したように、本発明(請求項
1)によれば、CMOS型出力バッファに流れるトラン
ジスタの電流を制御して、双方向バッファを相互接続し
た際の、中間値レベルを正しく電源電圧の中間値(1/
2)とすることができるため、出力バッファを構成する
異なる導電型のトランジスタ間のオン抵抗等特性のバラ
ツキ、及びチップ間の特性のバラツキに依存せずに、中
間値レベルを安定化させるという効果を有する。
1)によれば、CMOS型出力バッファに流れるトラン
ジスタの電流を制御して、双方向バッファを相互接続し
た際の、中間値レベルを正しく電源電圧の中間値(1/
2)とすることができるため、出力バッファを構成する
異なる導電型のトランジスタ間のオン抵抗等特性のバラ
ツキ、及びチップ間の特性のバラツキに依存せずに、中
間値レベルを安定化させるという効果を有する。
【0046】また、本発明(請求項2、3)によれば、
同時型双方向入出力バッファに、好ましくは電流ミラー
回路よりなる電流制限回路を付加することにより、半導
体装置の製造バラツキが大きい場合でも、その中間電位
レベルを安定化できるという効果を有する。
同時型双方向入出力バッファに、好ましくは電流ミラー
回路よりなる電流制限回路を付加することにより、半導
体装置の製造バラツキが大きい場合でも、その中間電位
レベルを安定化できるという効果を有する。
【0047】また、本発明(請求項2、3)によれば、
簡易な回路構成により、2つの半導体装置を配線を介し
て相互接続した場合、一側の双方向バッファのCMOS
論理回路の一方の導電型のMOSトランジスタと、他側
の双方向バッファのMOSトランジスタに流れる電流は
等しくなり、中間レベルは、正確に電源電圧の1/2に
保たれるものであり、デバイス特性のチップ間のバラツ
キに依存しない。
簡易な回路構成により、2つの半導体装置を配線を介し
て相互接続した場合、一側の双方向バッファのCMOS
論理回路の一方の導電型のMOSトランジスタと、他側
の双方向バッファのMOSトランジスタに流れる電流は
等しくなり、中間レベルは、正確に電源電圧の1/2に
保たれるものであり、デバイス特性のチップ間のバラツ
キに依存しない。
【0048】さらに、本発明(請求項4)によれば、半
導体チップ外部から、バッファの能力/インピーダンス
等を可変させることができるという効果を有する。
導体チップ外部から、バッファの能力/インピーダンス
等を可変させることができるという効果を有する。
【図1】本発明の第1の実施例の同時型双方向入出力バ
ッファを含む半導体装置の回路図である。
ッファを含む半導体装置の回路図である。
【図2】図1の半導体装置を2つ接続した状態を示す図
である。
である。
【図3】従来の同時型双方向入出力バッファを含む半導
体装置の回路図である。
体装置の回路図である。
【図4】図3の半導体装置を2つ接続した状態を示す図
である。
である。
IOBUF 双方向バッファ IBUF 入力判定部 VGNB、VBPG バイアス発生回路 C1、C2、C3、C4 電圧コンパレータ IO、OUT、IN 信号端子 IREF1、IREF2 参照電流入力端子 VR0、VR1、VR2 参照電位端子 N1、N2、N3、N4 nMOSトランジスタ P1、P2、P3、P4 pMOSトランジスタ
Claims (4)
- 【請求項1】半導体装置の出力信号を入出力端子に出力
するCMOS型の出力バッファと、前記入出力端子を入
力とし前記出力信号及び前記入出力端子の信号レベルに
応じて、3値を前記半導体装置に出力する入力バッファ
回路と、を備えた同時型双方向入出力バッファにおい
て、 更に、前記CMOS型の出力バッファに流れる電流を制
御する手段を設け、中間値レベルを電源電圧の中間値に
設定するように制御することを特徴とする同時型双方向
入出力バッファ。 - 【請求項2】半導体装置の一の端子を介して同時に入出
力を行う双方向バッファであって、前記端子の論理レベ
ルが3値であり、前記双方向バッファの入力論理判定レ
ベルが前記双方向バッファの論理出力内容に応じて可変
とされる、同時型双方向入出力バッファにおいて、 前記双方向バッファの出力回路がCMOS論理回路から
成り、高電位側電源と前記CMOS論理回路との間に第
1の電流制限手段が挿入され、低電位側電源と前記CM
OS論理回路との間に第2の電流制限手段が挿入されて
成ることを特徴とする同時型双方向入出力バッファ。 - 【請求項3】前記第1の電流制限手段がpMOSトラン
ジスタによる第1の電流ミラー回路を構成し、前記第2
の電流制限手段がnMOSトランジスタによる第2の電
流ミラー回路を構成してなることを特徴とする請求項2
記載の同時型双方向入出力バッファ。 - 【請求項4】前記第1及び第2の電流ミラー回路の動作
状態を定める電流を前記半導体装置のそれぞれの端子を
介して外部から供給するように構成されたことを特徴と
する請求項3記載の同時型双方向入出力バッファ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6263241A JP2601223B2 (ja) | 1994-10-04 | 1994-10-04 | 同時双方向入出力バッファ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6263241A JP2601223B2 (ja) | 1994-10-04 | 1994-10-04 | 同時双方向入出力バッファ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08107346A JPH08107346A (ja) | 1996-04-23 |
JP2601223B2 true JP2601223B2 (ja) | 1997-04-16 |
Family
ID=17386741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6263241A Expired - Lifetime JP2601223B2 (ja) | 1994-10-04 | 1994-10-04 | 同時双方向入出力バッファ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2601223B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001216784A (ja) | 2000-01-31 | 2001-08-10 | Mitsubishi Electric Corp | 半導体装置 |
JP4756569B2 (ja) * | 2001-08-29 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
JP3932260B2 (ja) | 2002-02-05 | 2007-06-20 | 株式会社日立製作所 | データ伝送システム |
JP4985272B2 (ja) * | 2007-09-26 | 2012-07-25 | 株式会社デンソー | 論理レベル出力集積回路 |
-
1994
- 1994-10-04 JP JP6263241A patent/JP2601223B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08107346A (ja) | 1996-04-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961126 |