JPH05284000A - デジタル信号出力段回路 - Google Patents

デジタル信号出力段回路

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JPH05284000A
JPH05284000A JP4103552A JP10355292A JPH05284000A JP H05284000 A JPH05284000 A JP H05284000A JP 4103552 A JP4103552 A JP 4103552A JP 10355292 A JP10355292 A JP 10355292A JP H05284000 A JPH05284000 A JP H05284000A
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JP
Japan
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circuit
output signal
signal
digital signal
output stage
Prior art date
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Application number
JP4103552A
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English (en)
Inventor
Toshimasa Tanaka
寿昌 田中
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Abstract

(57)【要約】 【目的】出力信号のワイヤードORが可能であり、しか
も出力信号の“H”への遷移が高速なデジタル信号出力
段回路を実現する。 【構成】オープンドレイン形回路のプルアップ抵抗R1
に対して並列にスイッチ回路(NOTゲート31,トラ
ンジスタTr2)を接続する。そして、NOTゲート3
1の入力における閾値を通常よりも小さな値に設定す
る。このスイッチ回路の働きにより、出力信号をワイヤ
ードORすることが可能であり、しかも出力信号が
“L”から“H”に高速に遷移する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、デジタル信号出力段
回路に関し、詳しくは、MOSトランジスタ等(又はバ
イポーラトランジスタ)によりデジタルの出力信号をド
ライブするためのデジタル信号出力段回路の一方式であ
って、いわゆるオープンドレイン形(又はオープンコレ
クタ形)のデジタル信号出力段回路の改良に関する。
【0002】
【従来の技術】従来の標準的なデジタル信号出力段回路
の最も標準的な例として、図3に、CMOS形のインバ
ータ回路によるデジタル信号出力段回路を示す。ここ
で、1はCMOSインバータ、2は負荷である。CMO
Sインバータ1は、入力信号Aを受けてその反転信号で
ある出力信号Zを例えばゲートや容量素子等からなる負
荷2に出力する。詳述すると、入力信号Aが“L”のと
きには電源Vccからの電圧および電流による出力信号Z
が、PMOSトランジスタを介して負荷2に供給され
る。そして、入力信号Aが“H”のときには接地GND
への電圧および電流による出力信号Zが、NMOSトラ
ンジスタを介して負荷2から流入する。このようにして
出力信号Zが出力されて負荷2が駆動される。
【0003】ところが、このデジタル信号出力段回路
は、出力信号Zの信号線が他の出力信号の信号線に接続
されると、信号電流の供給側と流入側のトランジスタ数
のバランスが保てないので適正なドライブが保証されな
い。このため、出力信号をワイヤードORすることには
不適である。そこで、これだけでは回路設計の自由度が
制約されるので、その制約を取り払うべく、いわゆるオ
ープンドレイン形のデジタル信号出力段回路も併用され
ている。
【0004】図4に、従来のオープンドレイン形のドラ
イブ回路を用いた例を示す。ここで、2は負荷、3,4
はそれぞれオープンドレイン形回路である。オープンド
レイン形回路3は、やはり入力信号Aを受けてその反転
信号である出力信号Zを負荷2に出力する。詳述する
と、入力信号Aが“L”のときには電源Vccからの電圧
および電流による出力信号Zが、プルアップ抵抗R1を
介して負荷2に供給される。そして、入力信号Aが
“H”のときには接地GNDへの電圧および電流による
出力信号Zが、NMOSトランジスタTr1を介して負
荷2から流入する。このようにして出力信号Zが出力さ
れて負荷2が駆動される。また、オープンドレイン形回
路4においても同様である。
【0005】ところで、このデジタル信号出力段回路
は、出力信号Zの信号線が他の出力信号の信号線に接続
されていてもよい。この例でいえばオープンドレイン形
回路3とオープンドレイン形回路4の出力信号がワイヤ
ードORされている。ただし、CMOS形の場合と違っ
て、信号電流の供給側にトランジスタではなくてプルア
ップ抵抗を有する。そこで、その抵抗値を適切な値とす
ることで、信号電流の最大値が流入側のトランジスタの
ドライブ能力の範囲内に収まるようにする。そうする
と、このデジタル信号出力段回路は、ワイヤードORす
ることができる。このような、オープンドレイン形回路
を併用することで、回路規模の削減や回路変更の容易性
等が担保されることにもなる。
【0006】
【発明が解決しようとする課題】このような従来のデジ
タル信号出力段回路としては、上述の如く、回路設計の
自由度の確保等のためワイヤードOR出力の可能なオー
プンドレイン形回路が併用される。しかし、従来のオー
プンドレイン形回路では、信号電流の吸入側トランジス
タの能力の限界を守るべく、プルアップ抵抗が用いられ
て、信号電流の流出電流が所定値以下の小さな値に制限
される。このため、トランジスタが高速に“ON”から
“OFF”にスイッチングしても、出力信号が“L”か
ら“H”の電圧状態までに遷移するときに、駆動能力が
不足しがちである。
【0007】特に、負荷が容量性の場合には、その容量
が大きいと充電のための時間が掛かり、出力信号の
“H”への遷移性能が低下する。このように、回路設計
の自由度を優先すると回路の動作速度が犠牲になるので
問題である。この発明の目的は、このような従来技術の
問題点を解決するものであって、出力信号のワイヤード
ORが可能であり、しかも出力信号の“H”への遷移が
高速なデジタル信号出力段回路を実現することである。
【0008】
【課題を解決するための手段】このような目的を達成す
るこの発明のデジタル信号出力段回路の構成は、プルア
ップ抵抗により出力信号がプルアップされるオープンド
レイン形のデジタル信号出力段回路において、前記プル
アップ抵抗に対して並列に接続され、前記出力信号が所
定の閾値以上のときには導通し、前記出力信号が前記閾
値以下のときには遮断するスイッチ回路を備え、前記出
力信号を受ける回路又は負荷側で前記出力信号が有意と
される値よりも小さな値に、前記閾値が設定されている
ものである。
【0009】
【作用】このような構成のこの発明のデジタル信号出力
段回路では、オープンドレイン形回路のプルアップ抵抗
に対して並列に、スイッチ回路が接続される。そして、
出力信号が“L”のとき或は“L”になったときには、
このスイッチ回路は遮断状態となる。すると、信号電流
の吸入側トランジスタに流入する電流は、従来のオープ
ンドレイン形回路のときと同様にプルアップ抵抗を介す
るものだけである。したがって、従来と同様の能力のト
ランジスタ駆動により、出力信号をワイヤードORする
ことが、可能である。
【0010】さらに、逆の場合、すなわちトランジスタ
が“ON”していて出力信号が“L”の状態のときにト
ランジスタが“OFF”した場合であるが、当初は、プ
ルアップ抵抗を介して制限された電流が負荷側に供給さ
れる。この時点では従来と同様であり、この電流により
出力信号が徐々に“L”から“H”へと遷移する。しか
し、この発明のデジタル信号出力段回路では、オープン
ドレイン形回路にスイッチ回路が接続されており、出力
信号が僅かに“H”側に遷移すると直ちにスイッチ回路
の低い閾値に達するので、このスイッチ回路が導通す
る。
【0011】すると、この時点から、プルアップ抵抗を
介する電流に加えてスイッチ回路を介する電流も出力信
号の電流となるので、駆動能力が即座に増加する。そこ
で、出力信号として従来よりも大きな電流が負荷側に供
給されるので、例え出力先が容量性負荷であっても、駆
動能力が不足することがない。よって、トランジスタが
“ON”から“OFF”にスイッチングすると直ちに、
出力信号が“L”から“H”の状態に遷移することがで
きる。
【0012】したがって、スイッチ回路をも有するこの
デジタル信号出力段回路は、出力信号のワイヤードOR
が可能であり、しかも出力信号の“H”への遷移が高速
なものといえる。その結果、従来のデジタル信号出力段
回路にこの発明のデジタル信号出力段回路が加わること
で、回路設計における自由度の向上と回路の高速化との
両立を図ることが可能となる。
【0013】
【実施例】以下、この発明の構成のデジタル信号出力段
回路の一実施例について、図1の回路図を参照しながら
説明する。ここで、2は負荷であり、30はデジタル信
号出力段回路である。負荷2は、比較的容量の大きな回
路や素子であり、例えば、ダイナミックRAM内のメモ
リ素子やアーク消弧用コンデンサの接続されたリレー等
が、これに該当する。
【0014】デジタル信号出力段回路30は、オープン
ドレイン形回路と、それに付加された形のスイッチ回路
とからなる。オープンドレイン形回路は、具体的には、
入力信号Aをベースに受けるNMOSトランジスタTr
1とプルアップ抵抗R1とが電源Vccと接地GNDとの
間に順に接続され、これらの接続点から出力信号Zが負
荷2に出力される。
【0015】さらに、スイッチ回路は、この例では、N
OTゲート31とPMOSトランジスタTr2を主体と
して構成される。NOTゲート31は出力信号Zを受け
てその反転信号を生成してベースに出力することにより
トランジスタTr2の導通遮断を制御する。さらに、ト
ランジスタTr2のソースとドレインがプルアップ抵抗
R1に並列に接続されて、トランジスタTr2が導通し
たときにはプルアップ抵抗R1に並行する電流を流す。
よって、このスイッチ回路は、端的にいえば、プルアッ
プ抵抗R1に並列で、出力信号Zの値に応じて開閉する
スイッチ回路である。なお、抵抗R2はトランジスタの
ベース電流についての調整用の負荷回路であり、必須の
ものではない。
【0016】このようなスイッチ回路がプルアップ抵抗
R1に対して並列に接続されている状態で、出力信号Z
が“L”のときには、トランジスタTr2が“OFF”
である。そこで、遮断状態のスイッチ回路の存在を取り
あえず無視しても、残りの回路状態は等価である。する
と、スイッチ回路を除いた回路は、従来のオープンドレ
イン形回路のときと同様なので、従来と同様に出力信号
がワイヤードORされても、“ON”したトランジスタ
Tr1による信号電流の吸入が可能である。なお、出力
信号がワイヤードORされた場合には、プルアップ抵抗
とスイッチ回路との並列回路は、他のオープンドレイン
形回路との共通回路として、1つだけで済ませてもよ
い。
【0017】また、入力信号Aが“H”から“L”に変
化すると、これに応じて“ON”していたトランジスタ
Tr1が“OFF”する。すると、ワイヤードORされ
ている他のデジタル信号出力段回路が“H”出力であれ
ば、出力信号Zが“L”から“H”に変化することにな
る。このとき、最初は、プルアップ抵抗R1等を介する
電流が負荷2に供給される。スイッチ回路が遮断された
ままのこの状態では従来と同様の動作であり、負荷容量
が大きいときには徐々に、出力信号が“L”から“H”
へと遷移する。
【0018】しかし、NOTゲート31では、入力側の
閾値が通常のゲート等よりも十分に低い値に設定されて
いる。なお、閾値の設定は、ゲートを構成するトランジ
スタのチャネル幅や不純物濃度の変更によって達成され
る。このような閾値の設定により、出力信号Zが僅かに
“H”側に遷移すると直ちにスイッチ回路の閾値に達す
るので、入力信号Aが変化すると直ぐにこのトランジス
タTr2が導通する。すると、付加されたスイッチ回路
の働きにより、プルアップ抵抗R1等を介する電流に加
えてスイッチ回路を介する電流が出力信号Zの電流とな
る。そこで、出力信号Zとして従来よりも大きな電流が
負荷2に供給される。
【0019】これにより、負荷2の容量が大きいもので
あっても直ちに充電されるので、入力信号Aの変化を受
けて、高速に、出力信号Zが“L”から“H”の状態に
遷移することができる。なお、この発明のデジタル信号
出力段回路の構成は、図1の回路に限られるものではな
い。例えば、抵抗R1,R2をトランジスタによって代
用し、IC化に適する構成としたデジタル信号出力段回
路40の実施例を図2に示す。その作用効果は、デジタ
ル信号出力段回路30のそれと同様である。このよう
に、プルアップ抵抗は、トランジスタ等により構成され
るプルアップ用回路であってもよい。
【0020】さらに、図示および詳細説明は割愛する
が、バイポーラトランジスタ回路においてこれらに相当
する、いわゆるトーテムポール形やオープンコレクタ形
のデジタル信号出力段回路においても同様である。ま
た、ワイヤードORの機能実現について述べてきたが、
ワイヤードANDの機能も実現されている。これらの間
の相違は、単に正論理負論理の対応付けによる論理的な
意味付けの相違であり、回路構成としては同じものだか
らである。
【0021】このようなデジタル信号出力段回路は、例
えば、ダイナミックRAMのIC内のアドレスデコーダ
の出力段などにも採用される。そうすると、複数のメモ
リ素子が接続されて容量の大きいアドレスデコードライ
ンを、高速にドライブすることが可能となる。そこで、
メモリICの集積化およびアクセススピードが向上すれ
ばするほど、その効果が一層高まる。また、ゲートアレ
イやカスタムIC等に採用されて、その高い設計自由度
と高速性能を余すところなく発揮することができる。
【0022】
【発明の効果】以上の説明から理解できるように、この
発明の構成のデジタル信号出力段回路にあっては、オー
プンドレイン形回路のプルアップ抵抗に対して並列にス
イッチ回路が接続される。しかも、その制御入力に対す
る閾値が通常より小さな値に設定される。このスイッチ
回路の働きにより、出力信号をワイヤードORすること
が可能であり、しかも出力信号が“L”から“H”に高
速に遷移する。その結果、回路設計における自由度の向
上と回路の高速化とが同時に達成できる。
【図面の簡単な説明】
【図1】図1は、この発明の構成のデジタル信号出力段
回路の一実施例である。
【図2】図2は、この発明の構成のデジタル信号出力段
回路の他の実施例である。
【図3】図3は、従来のCMOS形のデジタル信号出力
段回路の例である。
【図4】図4は、従来のオープンドレイン形回路の例で
ある。
【符号の説明】
1 CMOSインバータ 2 負荷 3,4 オープンドレイン形回路 30 デジタル信号出力段回路 31 NOTゲート

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】プルアップ抵抗又はプルアップ用回路によ
    り出力信号がプルアップされるオープンドレイン形(又
    はオープンコレクタ形)のデジタル信号出力段回路にお
    いて、 前記プルアップ抵抗又は前記プルアップ用回路に対して
    並列に接続され、前記出力信号が所定の閾値以上のとき
    には導通し、前記出力信号が前記閾値以下のときには遮
    断するスイッチ回路を備え、前記出力信号を受ける回路
    又は負荷側で前記出力信号が有意とされる値よりも小さ
    な値に、前記閾値が設定されていることを特徴とするデ
    ジタル信号出力段回路。
JP4103552A 1992-03-30 1992-03-30 デジタル信号出力段回路 Pending JPH05284000A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08251000A (ja) * 1995-03-13 1996-09-27 Nec Corp バスドライバ及びバス伝送システム
US6633469B2 (en) 2000-03-14 2003-10-14 Nec Electronics Corporation Power semiconductor circuit
JP2009081639A (ja) * 2007-09-26 2009-04-16 Denso Corp 論理レベル出力集積回路
JP2014232427A (ja) * 2013-05-29 2014-12-11 Necプラットフォームズ株式会社 設計支援装置、設計支援方法および設計支援プログラム

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