JP4974127B2

JP4974127B2 - 半導体メモリ装置及び情報処理方法

Info

Publication number: JP4974127B2
Application number: JP2001199420A
Authority: JP
Inventors: 李東▲ウォウ▼; 具滋一
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-07-03
Filing date: 2001-06-29
Publication date: 2012-07-11
Anticipated expiration: 2021-06-29
Also published as: KR100355233B1; DE10134495B4; JP2002108692A; DE10134495A1; US20020089509A1; KR20020004172A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、Ｚバッファリングが行う機能を備えるメモリ装置及びこれを利用した情報処理方法に関する。
【０００２】
【従来の技術】
一般に、２次元グラフィックにおいて、ディスプレースクリーン上の物体は座標（Ｘ、Ｙ）及びカラーで表現される。そして、ディスプレースクリーン上において既存の物体が新しいものに取り替えられる場合、新しい物体を構成する各画素の座標（Ｘ、Ｙ）に該当するメモリの対応位置にカラー値を記録した後に画面をその値で走査すれば良い。物体は、グラフィック物体を意味する。
【０００３】
しかし、３次元グラフィックにおいて、Ｚ値は見る人からのピクセル距離を表わす。一般に、小さいＺ値は見る人と物体とが近いということを意味し、大きいＺ値は見る人から物体が遠く離れているということを意味する。
【０００４】
換言すれば、Ｚ座標情報はディスプレースクリーン上における物体の深さ情報を決定する。すなわち、ユーザに物体の深さを認識させる。
【０００５】
３次元グラフィックを使用する装置には、Ｚバッファリング、αブレンディング、或いはテクスチャーマッピングなどの３次元機能が要求される。このために、広帯域幅を有するメモリ装置が要求される。特に、Ｚバッファリングにおいては、３次元ゲームなどの３次元グラフィックアプリケーションを行うために、２次元グラフィックにおけるＸ軸、Ｙ軸に関する情報のほかに、Ｚ軸に関する情報が必要である。このような一連の作用がＺバッファリングである。
【０００６】
したがって、既存の物体を新しいものにディスプレースクリーン上において取り替える場合、既存の物体を構成する各画素の空間座標値（Ｚ値または深さ情報と言う）と新しい物体を構成する各画素の空間座標値とを比較して、取り替えようとする新しい物体の画素の空間座標値が小さいとき、既存の物体の空間座標値が新しい物体の空間座標値に取り替えられる。
【０００７】
結局、メモリコントローラは、既存の物体を構成する各画素の空間座標値をメモリ装置から読出して新しい物体を構成する各画素の空間座標値と比較した後に、空間座標値の変更があれば、新しい物体の空間座標値をメモリ装置に書込む。このような動作がリード・モディファイ・ライト（ＲｅａｄＭｏｄｉｆｙＷｒｉｔｅ；以下、ＲＭＷという）である。
【０００８】
図１は、従来のメモリ装置のＲＭＷを説明するためのタイミング図である。
【０００９】
図１を参照すれば、メモリコントローラから活性化命令（ａｃｔｉｖａｔｅ；ＡＣＴ）が入力された後、クロックサイクル３の立ち上がりエッジにおいてメモリ読出し命令（ＲｅａｄＣｏｍｍａｎｄ；ＲＤ）が入力されれば、読出し命令ＲＤによって選択されたメモリセルに貯蔵されていた内部深さ情報ＤｏｕｔはデータＩ／Ｏピン（ｄａｔａｉｎｐｕｔ／ｏｕｔｐｕｔｐｉｎｓ；ＤＱ）を通じてメモリコントローラに読み込まれる。
【００１０】
メモリコントローラは、ａ区間中に、既存の物体の空間座標値Ｄｏｕｔと入力された新しい物体の空間座標値とを比較する。図１に示されたように、ａ区間は２クロックサイクルを有する。入力された新しい物体の空間座標値（以下、'外部深さ情報'という）が既存の物体の空間座標値（以下、'内部深さ情報'という）よりも小さければ、前記外部深さ情報を前記メモリ装置のメモリセルアレイに書込むために用意をする。書込み命令ＷＲがあれば、データＩ／ＯピンＤＱにスタンバイ状態にあった外部深さ情報Ｄｉｎは書込み命令ＷＲに応答してメモリ装置の選択されたメモリセルアレイに書き込まれる。
【００１１】
図１を参照すれば、一回の空間座標値をＲＭＷするためには、少なくとも１０クロックサイクル、すなわち、活性化命令ＡＣＴが入力されてからプリチャージＰｒｅ命令が入力されるまで最小限１０クロックサイクルが必要である。その理由は、深さ情報を比較するロジックがメモリコントローラに含まれており、メモリコントローラが深さ比較動作を行うからである。
【００１２】
このため、メモリバスの性能が低下し、一回の空間座標値をＲＭＷするための時間が遅延し、グラフィック性能が低下するという問題点がある。
【００１３】
【発明が解決しようとする課題】
そこで、本発明が解決しようとする技術的な課題は、メモリバスの性能を向上させ、かつ空間座標値を変更して書込むための時間を短縮してグラフィック性能を向上させるメモリ装置を提供することである。
【００１４】
本発明が解決しようとする他の技術的な課題は、メモリバスの性能を向上させ、かつ空間座標値を変更して書込むための時間を短縮してグラフィック性能を向上させるメモリ装置の情報処理方法を提供することである。
【００１５】
【課題を解決するための手段】
前記技術的な課題を達成するために、本発明によれば、メモリコントローラにより制御されるメモリ装置であって、物体の内部深さ情報を貯蔵するメモリセルアレイと、前記メモリコントローラから、前記物体に対応する新しい外部深さ情報を受信し、前記内部深さ情報と前記外部深さ情報とを比較し、その比較結果に基づき、前記メモリセルアレイに貯蔵された前記内部深さ情報を前記外部深さ情報に変更して前記メモリセルアレイに書込む情報変更回路と、前記メモリコントローラから出力される第１制御信号を受信する第１制御ピンと、前記メモリコントローラから出力される第２制御信号を受信する第２制御ピンと、前記第１制御信号に応答して前記外部深さ情報を前記メモリセルアレイに伝送する制御回路と、を備え、前記情報変更回路は、受信された新しい外部深さ情報を貯蔵するレジスターと、前記貯蔵された新しい外部深さ情報と前記内部深さ情報とを比較し、その比較結果に基づき、前記メモリセルアレイに前記外部深さ情報を書き込む比較回路と、を備え、前記制御回路は、前記第２制御信号がノンアクティブ状態であるとき、前記内部深さ情報と前記貯蔵された外部深さ情報とをＸビットずつ比較し、前記第２制御信号がアクティブ状態であるとき、前記内部深さ情報と前記貯蔵された外部深さ情報とをＮＸビットずつ比較するメモリ装置が提供される。
【００１６】
本発明の望ましい実施形態によれば、前記情報変更回路は、前記深さ情報が変更されたことを表わす状態信号を前記メモリコントローラに出力する。また、前記情報変更回路は、レジスター及び比較回路を備える。前記レジスターは新しい物体の外部深さ情報を貯蔵し、前記比較回路は前記レジスターに貯蔵された新しい物体の座標と同一の座標に該当する前記既存の物体の内部深さ情報と前記レジスターに貯蔵された外部深さ情報とを比較する。
【００１７】
望ましくは、前記比較回路は、前記外部深さ情報が前記内部深さ情報よりも低ければ前記内部深さ情報を変更するために前記外部深さ情報を前記メモリセルアレイに出力し、前記深さ情報が変更されたことを表わす状態信号を前記メモリコントローラに出力する。
【００１８】
望ましい他の実施形態によれば、前記比較回路は、前記外部深さ情報が前記内部深さ情報よりも大きければ前記内部深さ情報を変更するために前記外部深さ情報を前記メモリセルアレイに出力し、前記深さ情報が変更されたことを表わす状態信号を前記メモリコントローラに出力する。
【００１９】
上記の他の技術的な課題を解決する発明は、メモリコントローラにより制御されるメモリ装置における物体の深さ情報を処理する方法であって、（ａ）前記メモリコントローラから前記物体の外部深さ情報を受信する段階と、（ｂ）前記受信された外部深さ情報を貯蔵する段階と、（ｃ）前記メモリコントローラから第１制御ピンを通じて入力される第１制御信号を受信する段階と、（ｄ）前記第１制御信号の状態を判断する段階と、（ｅ）前記第１制御信号の状態がノンアクティブであれば前記メモリ装置の内部のメモリセルアレイに前記外部深さ情報を書込み、（ｆ）前記第１制御信号の状態がアクティブであれば、前記貯蔵された外部深さ情報と前記メモリセルアレイに貯蔵された対応する内部深さ情報とを比較し、その比較結果に基づき、前記内部深さ情報を前記外部深さ情報に変更して前記メモリセルアレイに書込む段階と、（ｇ）前記メモリコントローラから第２制御ピンを通じて入力される第２制御信号を受信する段階と、（ｈ）前記第２制御信号の状態を判断する段階と、（ｉ）前記第２制御信号の状態がノンアクティブであれば、前記内部深さ情報と前記貯蔵された外部深さ情報とをＸビットずつ比較し、（ｊ）前記第２制御信号の状態がアクティブであれば、前記内部深さ情報と前記貯蔵された外部深さ情報とをＮＸビットずつ比較する段階と、を有することを特徴とする。
【００２０】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２１】
以下、添付した図面に基づき、本発明の望ましい実施形態について説明することによって、本発明を詳細に説明する。各図面に対し、同一の参照符号は同一の構成要素であることを表わす。
【００２２】
図２は、本発明の一実施形態によるメモリ装置２２を含むメモリシステムである。図２を参照すれば、メモリシステムは、メモリコントローラ２１と、モニター（図示せず）と、メモリコントローラ２１により制御されるメモリ装置２２とを含む。制御信号ＣＭＤはメモリコントローラ２１が発生し、メモリ装置２２に出力される。
【００２３】
その他の信号は、制御ピンＤＣ０及びＤＣ１及びデータ入出力ピンＤＱを通じてメモリ装置２２に伝送される。また、メモリコントローラ２１は、メモリ装置２２のメモリセルを選択するアドレスを発生する。
【００２４】
また、メモリコントローラ２１は、第１制御信号ＣＳ１及び第２制御信号ＣＳ２を各々発生し、これらを制御ピンＤＣ０、ＤＣ１を通じてメモリ装置２２に伝送する。制御信号ＣＳ１、ＣＳ２は“ハイ”または“ロー”レベルに駆動されることにより、活性化または非活性化されうる。
【００２５】
メモリコントローラ２１は、データＩ／ＯピンＤＱを通じて外部深さ情報を書込むための用意をする。メモリ装置２２は、メモリコントローラ２１によって制御される。モニターは、メモリ装置２２によって変更された深さ情報を有する物体を表示する。メモリコントローラ２１は、モニター及びメモリ装置２２の様々な制御を行うためのインターフェースを提供する。
【００２６】
メモリ装置２２は、第１状態信号ＳＳ１及び第２状態信号ＳＳ２を発生しメモリコントローラ２１に伝送する。第１状態信号ＳＳ１及び第２状態信号ＳＳ２が活性化状態（これを'ＨＩＴ'という）であれば、メモリコントローラ２１は外部深さ情報によって内部深さ情報が取り替えられたと判断する。
【００２７】
一方、第１状態信号ＳＳ１及び第２状態信号ＳＳ２が非活性化状態（これを'ＭＩＳＳ'という）であれば、メモリコントローラ２１は内部深さ情報が維持されたと判断する。
【００２８】
望ましい実施形態によれば、第１制御信号ＣＳ１及び第１状態信号ＳＳ１は同一の導体を通じて伝達されるが、第１制御信号ＣＳ１は第１状態信号ＳＳ１と反対の方向に伝達される。また、第２制御信号ＣＳ２及び第２状態信号ＳＳ２は同一の導体を通じて伝達されるが、第２制御信号ＣＳ２は第２状態信号ＳＳ２と反対の方向に伝達される。
【００２９】
例えば、第１状態信号ＳＳ１は第１制御ピンＤＣ０を通じて伝送され、第２状態信号ＳＳ２は第１制御ピンＤＣ１を通じて伝送される。
【００３０】
図３は、図２に示された本発明の一実施形態によるメモリ装置２２の具体的な回路を示した図である。
【００３１】
図３を参照すれば、本発明の一実施形態によるメモリ装置２２は、情報変更回路３０と、制御回路３１と、メモリセルアレイ３４と、第１制御ピンＤＣ０と、第２制御ピンＤＣ１及びデータＩ／ＯピンＤＱとを備える。情報変更回路３０は、レジスター３２及び比較回路３３をさらに備える。
【００３２】
制御回路３１は、前述のデータＩ／ＯピンＤＱを通じて受信される信号ＥＤＤを通じて新しい物体の外部深さ情報を受信する。制御回路３１は第１制御信号ＣＳ１に応答して外部深さ情報ＥＤＤをＷＴＤＣまたはＮＷＴとして出力する。
【００３３】
第１制御信号ＣＳ１が非活性化状態であれば、制御回路３１は、外部深さ情報ＮＷＴを正常な書込みのためにメモリセルアレイ３４に出力する。一方、第１制御信号ＣＳ１が活性化状態であれば、制御回路３１は、外部深さ情報ＷＴＤＣを深さ比較書込みのためにレジスター３２に出力する。
【００３４】
レジスター３２は、制御回路３１の出力信号ＷＴＤＣ、すなわち、外部深さ情報を貯蔵する。比較回路３３は第２制御信号ＣＳ２に応答してレジスター３２の出力信号ＲＳである新しい物体の座標の情報とメモリセルアレイ３４に貯蔵されており、新しい物体の座標の情報と同一の座標に位置する既存の物体の座標の情報である内部深さ情報Ｆｃｏｍｐとを比較する。
【００３５】
レジスター３２の出力である外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも小さければ、比較回路３３は内部深さ情報Ｆｃｏｍｐを変更するために、外部深さ情報ＲＳをメモリセルアレイ３４に出力する。
【００３６】
他の実施形態によれば、レジスター３２の出力、すなわち、外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも大きければ、比較回路３３は内部深さ情報Ｆｃｏｍｐを変更するために外部深さ情報ＲＳをメモリセルアレイ３４に出力する。
【００３７】
比較回路３３は、メモリコントローラ２１に少なくとも一つの状態信号を出力する。比較結果に基づき内部深さ情報Ｆｃｏｍｐが変更されれば、状態信号は論理“ハイ”の信号ＨＩＴ１またはＨＩＴ２となる。一方、内部深さ情報Ｆｃｏｍｐが変更されなければ、状態信号は論理“ロー”のＭＩＳＳ１またはＭＩＳＳ２となる。
【００３８】
図４は、図３に示された本発明の一実施形態によるメモリ装置２２における比較記録動作時のタイミング図である。
【００３９】
以下では、図３及び図４を参照し、メモリ装置２２の深さ比較書込み動作についてより詳細に説明する。
【００４０】
図３及び図４を参照すれば、メモリコントローラ２１が発生した深さ比較書込み命令信号ＷＲと第１制御信号ＣＳ１及び第２制御信号ＣＳ２及び外部深さ情報Ｄｗは、メモリ装置２２の対応する各々のピンＤＣ０、ＤＣ１及びＤＱに入力される。これは、第３番目のクロックの立ち上がりエッジにおいて生じる。
【００４１】
制御回路３１の動作について説明する。書込み命令信号ＷＲがアクティブ状態で、第１制御信号ＣＳ１がアクティブ状態であれば、制御回路３１は深さ比較書込み動作を行うために入力される外部深さ情報ＥＤＤをレジスター３２に出力する。すなわち、制御回路３１に入力される外部深さ情報ＥＤＤと制御回路３１の出力信号ＷＴＤＣとは同一の信号である。
【００４２】
一方、第１制御信号ＣＳ１がノンアクティブ状態であれば、制御回路３１は入力される外部深さ情報ＥＤＤと同一の信号ＮＷＴをメモリセルアレイ３４に書込むために出力する。
【００４３】
また、前記第１制御信号ＣＳ１がアクティブ状態であれば、第２制御信号ＣＳ２が重要である。比較回路３３は、メモリセルアレイ３４内の内部深さ情報Ｆｃｏｍｐとレジスター３２の出力、すなわち、外部深さ情報ＲＳとを比較する。
【００４４】
第２制御信号ＣＳ２は下記のように重要となる。第２制御信号ＣＳ２がノンアクティブ状態であれば、比較回路３３は内部深さ情報Ｆｃｏｍｐとレジスター３２の出力ＲＳとをＸビット（Ｘは自然数であって、例えば、１６ビット）ずつ比較する。
【００４５】
第２制御信号ＣＳ２がアクティブ状態であれば、比較回路３３は内部深さ情報Ｆｃｏｍｐとレジスター３２の出力ＲＳとをＮＸビット（Ｎ及びＸは自然数であって、例えば、Ｎ＝２であり、Ｘ=１６である場合には３２ビットとなる）ずつ比較する。
【００４６】
比較回路３３は、深さ情報の変化の有無をメモリコントローラ２１に知らせるための状態信号ＳＳ１、ＳＳ２を出力する。状態信号ＳＳ１、ＳＳ２は深さ比較書込み命令信号ＷＲが出力されてから３クロックサイクル（最も良い場合）または４クロックサイクル（最も悪い場合）が経過した後で出力される。したがって、全体的なプロセスは６または７クロックサイクルが必要である。しかし、従来の場合、全体的なプロセスは１０クロックサイクルが必要である。
【００４７】
比較回路３３がＸビットずつ比較し、深さ情報が変更されていれば、比較回路３３は内部深さ情報Ｆｃｏｍｐの下位側のＸビットが変更されたことを示す論理“ハイ”信号ＨＩＴ１である第１状態信号ＳＳ１を第１制御ピンＤＣ０を通じてメモリコントローラ２１に出力する。
【００４８】
また、比較回路３３は、内部深さ情報Ｆｃｏｍｐの上位側のＸビットが変更されたことを示す論理“ハイ”信号ＨＩＴ２である第２状態信号ＳＳ２を第２制御ピンＤＣ１を通じてメモリコントローラ２１に出力する。
【００４９】
比較回路３３がＮＸビットずつ比較し、深さ情報が変更されていれば、比較回路３３は内部深さ情報Ｆｃｏｍｐの下位側のＮＸビットが変更されたことを示す論理“ハイ”信号ＨＩＴ１である第１状態信号ＳＳ１を第１制御ピンＤＣ０を通じてメモリコントローラ２１に出力する。
【００５０】
深さ情報が変更されなかった場合は、内部深さ情報Ｆｃｏｍｐが維持されることを示す第１状態信号ＳＳ１及び第２状態信号ＳＳ２はロジック“ロー”である信号ＭＩＳＳ１及びＭＩＳＳ２となる。
【００５１】
比較回路３３がＮＸビットずつ比較する場合、比較の結果、外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも小さければ（本発明による他の実施形態の場合、比較の結果、外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも高ければ）、比較回路３３は、内部深さ情報ＦｃｏｍｐのＮＸビットが変更されたことを表わす論理“ハイ”信号ＨＩＴ１を深さ比較記録命令を実行してから３クロックまたは４クロックサイクル後に第１制御ピンＤＣ０を通じて前記メモリコントローラ２１に出力する。
【００５２】
しかし、ＸビットまたはＮＸビットずつの比較の結果、内部深さ情報Ｆｃｏｍｐが外部深さ情報ＲＳより小さければ（本発明による他の実施形態の場合、比較の結果、外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも高ければ）、比較回路３３は内部深さ情報Ｆｃｏｍｐを維持するという論理“ロー”である信号ＭＩＳＳ１、ＭＩＳＳ２を深さ比較記録命令を実行してから３クロックまたは４クロックサイクル後に各々制御ピンＤＣ０、ＤＣ１を通じてメモリコントローラ２１に出力する。
【００５３】
したがって、本発明の一実施形態では、外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも小さければ、内部深さ情報Ｆｃｏｍｐが外部深さ情報ＲＳに取り替えられる。また、本発明の他の実施形態では、外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも大きければ、内部深さ情報Ｆｃｏｍｐが外部深さ情報ＲＳに取り替えられる。
【００５４】
図５は、メモリコントローラ２１により制御されるメモリ装置２２が物体の深さ情報を処理する方法を表すフローチャートであって、ステップ５０１から始まる。
【００５５】
図２、図３及びステップ５０３を参照すれば、メモリ装置２２は、メモリコントローラ２１からデータＩ／ＯピンＤＱを通じて入力される外部深さ情報ＥＤＤを受信する。ステップ５０５において、メモリ装置２２は第１制御ピンＤＣ０を通じてメモリコントローラ２１から入力される第１制御信号ＣＳ１を受信して、第１制御信号ＣＳ１の状態を判断する。
【００５６】
第１制御信号ＣＳ１がノンアクティブ状態であれば、制御回路３１はステップ５２１において、入力された外部深さ情報ＥＤＤを受信して深さ情報ＮＷＴとしてメモリ装置２２の内部のメモリセルアレイ３４に書込むために出力する。
【００５７】
一方、第１制御信号ＣＳ１がアクティブ状態であれば、制御回路３１は入力された外部深さ情報ＥＤＤを受信して深さ情報ＷＴＤＣとしてレジスター３２に出力する。
【００５８】
ステップ５０７において、メモリ装置２２は第２制御信号ＣＳ２を受信し、第２制御信号ＣＳ２の状態を判断する。第２制御信号ＣＳ２がアクティブ状態であれば、ステップ５０９において、比較回路３３は内部深さ情報Ｆｃｏｍｐとレジスター３２に貯蔵された外部深さ情報ＲＳとをＮＸビットずつ比較する。
【００５９】
一方、第２制御信号ＣＳ２がノンアクティブ状態であれば、ステップ５１１において、比較回路３３は内部深さ情報Ｆｃｏｍｐとレジスター３２に貯蔵された外部深さ情報ＲＳとをＸビットずつ比較する。
【００６０】
ステップ５１３において、外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも小さかどうかを判断する。外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも小さければ、内部深さ情報Ｆｃｏｍｐは外部深さ情報ＲＳに変更される（ステップ５１５）。しかし、外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも大きければ、外部深さ情報ＲＳを放棄し、内部深さ情報Ｆｃｏｍｐを維持する。
【００６１】
他の実施形態では、ステップ５１３と反対の条件、すなわち、外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも大きいと判断され、ステップ５１５及びステップ５１７は同一である。
【００６２】
ステップ５１９では、比較の結果がメモリコントローラ２１に出力され、ステップ５２３ではプロセスが終了する。比較の結果は状態信号ＳＳ１及びＳＳ２で表現される。
【００６３】
論理“ハイ”または“ロー”は同一に選択できる。
【００６４】
前述のように、従来の技術では、一回のＲＭＷ動作のために最小限１０クロックサイクルが必要とされていた。しかし、本発明の一実施形態では、一回のＲＭＷ動作のために６クロックサイクルまたは７クロックサイクルしか必要としない。したがって、本発明の一実施形態は、従来の技術に比べて３０％以上の性能の向上をもたらす。
【００６５】
【発明の効果】
以上述べたように、本発明によるメモリ装置は、深さ情報を比較して書込む機能をメモリ装置が負担するので情報を比較して書込む時間が短縮され、その結果、メモリ性能が向上するという長所がある。
【図面の簡単な説明】
【図１】従来のメモリ装置のＲＭＷを説明するためのタイミング図である。
【図２】本発明の一実施形態を示す深さ比較機能を備えるメモリ装置を含むメモリシステムである。
【図３】図２のメモリ装置の具体的な回路を示す図である。
【図４】本発明の一実施形態を示す比較書込み機能を行うタイミング図である。
【図５】本発明の一実施形態を示すメモリコントローラにより制御されるメモリ装置が物体の深さ情報を比較して書込む方法を示すフローチャートである。

Claims

メモリコントローラにより制御されるメモリ装置であって、
物体の内部深さ情報を貯蔵するメモリセルアレイと、
前記メモリコントローラから、前記物体に対応する新しい外部深さ情報を受信し、前記内部深さ情報と前記外部深さ情報とを比較し、その比較結果に基づき、前記メモリセルアレイに貯蔵された前記内部深さ情報を前記外部深さ情報に変更して前記メモリセルアレイに書込む情報変更回路と、
前記メモリコントローラから出力される第１制御信号を受信する第１制御ピンと、
前記メモリコントローラから出力される第２制御信号を受信する第２制御ピンと、
前記第１制御信号に応答して前記外部深さ情報を前記メモリセルアレイに伝送する制御回路と、を備え、
前記情報変更回路は、
受信された新しい外部深さ情報を貯蔵するレジスターと、
前記貯蔵された新しい外部深さ情報と前記内部深さ情報とを比較し、その比較結果に基づき、前記メモリセルアレイに前記外部深さ情報を書き込む比較回路と、を備え、
前記制御回路は、
前記第２制御信号がノンアクティブ状態であるとき、前記内部深さ情報と前記貯蔵された外部深さ情報とをＸビットずつ比較し、
前記第２制御信号がアクティブ状態であるとき、前記内部深さ情報と前記貯蔵された外部深さ情報とをＮＸビットずつ比較することを特徴とするメモリ装置。
前記情報変更回路は、前記深さ情報が変更されたことを表わす状態信号を前記メモリコントローラに出力することを特徴とする請求項１に記載のメモリ装置。
前記状態信号は、前記第１制御ピンを通じて出力されることを特徴とする請求項２に記載のメモリ装置。
前記比較回路は、前記外部深さ情報が前記内部深さ情報よりも小さい場合、前記メモリセルアレイに前記外部深さ情報を書き込むことを特徴とする請求項１に記載のメモリ装置。
前記比較回路は、前記第１制御ピンを通じて前記深さ情報が変更されたことを表わす状態信号を前記メモリコントローラに出力することを特徴とする請求項１に記載のメモリ装置。
前記比較回路は、
前記第２制御ピンがノンアクティブ状態であるとき、前記内部深さ情報の低いＸビットが変更されたことを示す第１状態信号及び前記内部深さ情報の高いＸビットが変更されたことを示す第２状態信号をメモリコントローラに出力し、
前記第２制御ピンがアクティブ状態であるとき、前記内部深さ情報のＮＸビットが変更されたことを示す状態信号を前記メモリコントローラに出力することを特徴とする請求項１に記載のメモリ装置。
メモリコントローラにより制御されるメモリ装置における物体の深さ情報を処理する情報処理方法であって、
（ａ）前記メモリコントローラから前記物体の外部深さ情報を受信する段階と、
（ｂ）前記受信された外部深さ情報を貯蔵する段階と、
（ｃ）前記メモリコントローラから第１制御ピンを通じて入力される第１制御信号を受信する段階と、
（ｄ）前記第１制御信号の状態を判断する段階と、
（ｅ）前記第１制御信号の状態がノンアクティブであれば、前記メモリ装置の内部のメモリセルアレイに前記外部深さ情報を書込み、
（ｆ）前記第１制御信号の状態がアクティブであれば、前記貯蔵された外部深さ情報と前記メモリセルアレイに貯蔵された対応する内部深さ情報とを比較し、その比較結果に基づき、前記内部深さ情報を前記外部深さ情報に変更して前記メモリセルアレイに書込む段階と、
（ｇ）前記メモリコントローラから第２制御ピンを通じて入力される第２制御信号を受信する段階と、
（ｈ）前記第２制御信号の状態を判断する段階と、
（ｉ）前記第２制御信号の状態がノンアクティブであれば、前記内部深さ情報と前記貯蔵された外部深さ情報とをＸビットずつ比較し、
（ｊ）前記第２制御信号の状態がアクティブであれば、前記内部深さ情報と前記貯蔵された外部深さ情報とをＮＸビットずつ比較する段階と、を有することを特徴とする情報処理方法。
前記（ｆ）段階は、前記内部深さ情報が変更されたことを示す状態信号を前記メモリコントローラに出力する段階を含むことを特徴とする請求項７に記載の情報処理方法。
前記（ｆ）段階の書込みは、前記外部深さ情報が前記内部深さ情報よりも小さいという前記比較結果に基づきなされることを特徴とする請求項７に記載の情報処理方法。
前記（ｆ）段階の書込みは、前記外部深さ情報が前記内部深さ情報よりも大きいという前記比較結果に基づきなされることを特徴とする請求項７に記載の情報処理方法。
前記（ｉ）段階は、前記内部深さ情報の低いＸビットが変更されたことを示す第１状態信号を前記第１制御ピンを通じて前記メモリコントローラに出力し、前記内部深さ情報の高いＸビットが変更されたことを示す第２状態信号を前記第２制御ピンを通じて前記メモリコントローラに出力する段階を含むことを特徴とする請求項７に記載の情報処理方法。
前記第１状態信号は前記第１制御ピンを通じて出力され、前記第２状態信号は前記第２制御ピンを通じて出力されることを特徴とする請求項１１に記載の情報処理方法。
前記（ｊ）段階は、前記内部深さ情報のＮＸビットが変更されたことを示す状態信号を前記メモリコントローラに出力する段階を含むことを特徴とする請求項１１に記載の情報処理方法。
前記状態信号は、前記第１制御ピン及び前記第２制御ピンのいずれか一方を通じて出力されることを特徴とする請求項１３に記載の情報処理方法。