JP2899838B2 - 記憶装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は３次元グラフィック表示
装置に係り、さらに詳しくは表示処理を高速化する３次
元表示用メモリに関する。 【０００２】 【従来の技術】３次元グラフィック表示装置では、視点
および光源を設定し、３次元モデルを構成するポリゴン
データに対して幾何変換、色計算、面塗り、隠面消去お
よびバッファへの描画処理を施して視点から見た２次元
の画像を生成する。すなわち、３次元グラフィック表示
装置では３次元物体を表示するため、それらを多角形の
集合である多面体として扱い、多角形図形に座標変換、
色計算等の幾何変換処理を行ってから、幾何変換された
多角形に対して、面塗り、隠面消去などの描画処理を行
っている。 【０００３】図１１は３次元表示処理の説明図である。
例えばある特定のモデル等を表示する場合について説明
する。まず表示すべきモデルを作成（Ｓ１）し、そのモ
デルの多角形分割（Ｓ２）を行い、各多面体の多角形図
形に座標変換、色計算等の幾何変換（Ｓ３）を行ってい
る。そして特定の視野からの面塗り、隠面消去等の描画
処理（Ｓ４）を行い、フレームバッファにデータを格納
し表示ビデオ制御（Ｓ５）によってモニタにそのデータ
を表示している。 【０００４】前述した各処理を回路構成で表わすと図１
２の如く、３次元表示装置は表示データ管理部１０、表
示データメモリ１１、幾何処理部１２、描画処理部１
３、Ｚバッファ１４、フレームバッファ１５、Ｄ／Ａ変
換部１６、モニタ１７より構成される。表示データ管理
部１０は全体の表示を制御する制御回路である。例えば
ある特定の視点からの表示を行う場合、まず表示データ
メモリ１１より必要とする３次元データを幾何処理部１
２に入力する。 【０００５】表示データメモリ１１にはソリッドモデル
を構成する情報（モデルを構成する面の頂点の座標値、
各面の色情報）、座標変換（視野変換）用行列、光源の
指定等が図形表示プログラムとして格納される。表示デ
ータ管理部１０は最初に座標変換（視野変換）用行列、
光源等を設定した後、図形要素（多角形、折れ線等）の
処理を指示する。この指示により幾何処理部１２では、
設定された視野変換用行列を用いて座標変換を行い、光
源による各頂点の色計算を行う。また、その結果を装置
固有のデバイス座標系に変換する。そして描画処理部１
３に加えている。 【０００６】描画処理部１３は面塗り、隠面消去等の処
理を行う回路であり、Ｚバッファ１４内のデータ（Ｚ
値）を読み出し、表示すべき点のＺ値が現在Ｚバッファ
１４に格納されている値より近い値を表わしている時に
はＺバッファにそのデータを格納し、フレームバッファ
１５にその表示データを出力する。 【０００７】図１３は面塗り処理の説明図である。各頂
点を基に、図形要素のスキャンライン方向の端となるエ
ッジをエッジＤＤＡ（Digital Diffrential Analizer)
ＥＸ１によって求める。そして次に、エッジ間の各点を
エッジの値から水平ＤＤＡＥＸ２によって求める。これ
により図示するように面塗りデータを生成することがで
き、各点のＺ値および画素値（Ｒ，Ｇ，Ｂ）が求められ
る。ここで、ＤＤＡはディスプレイの解像度に応じて始
点と終点を結ぶ直線を近似するための手法である。すな
わち、図１３においては３頂点の指示に対しエッジＤＤ
Ａ（エッジ生成）でスキャン方向の端点である２点の値
を求め、その２点間の各点を水平ＤＤＡ（エッジ間の補
間）によって補間し、面塗りデータを得ている。 【０００８】次に、前述した各点のＺ値をもとに隠面消
去を行い、視点から見た画像を生成する。具体的には、
Ｚバッファに常に最も手前にある値を格納するものと
し、描画の際にこのＺバッファの内容を画素ごとに読み
だし、描画しようとする画素のＺ値と比較する。その結
果Ｚバッファの値より手前にある場合に限ってフレーム
バッファの画素値の書き込みを行うとともにＺバッファ
の内容を更新することによって視野方向から見た画像を
表示することができる。 【０００９】図１４は描画処理部１３の詳細な構成図で
ある。幾何処理部１２によって処理されたポリゴンデー
タが面塗り処理部２１に加わり、前述した如くその図形
に対するエッジＤＤＡ並びに水平ＤＤＡで面塗り処理部
２１における各ドット単位でのアドレスを発生する。そ
して、そのアドレスで指示された面のドットのＺ位置と
Ｚバッファ１４内のメモリアレイ１４−１に格納された
そのドット位置でのＺ値とが、どちらが近いＺ値である
かを求める。すなわちＺ値入力回路２２はそのＺバッフ
ァからドットに対応するデータを読み取り、面塗り処理
部２１より発生したＺ値とメモリアレイより読み出した
Ｚ値とを比較し、面塗り処理部２１より出力されたＺ値
がより視点に近いものであるならば、Ｚバッファを更新
するＺ更新回路２４に出力し、Ｚ更新回路２４はＺバッ
ファ１４のメモリアレイ１４−１内のドットに対応した
データを更新する。また、この時画素値描画回路２５に
はその比較結果２５が出力されており、Ｚ値を新たに変
更した時には面塗り処理部２１で計算したその色値をフ
レームバッファに格納する。 【００１０】以上のような描画処理部２０の動作により
フレームバッファ１５内には１画面分のある特定の視点
から見た２次元の画像が生成され、フレームバッファか
らＤ／Ａ変換部１６に読み出されてアナログデータにな
った信号はモニタ１７によって表示される。 【００１１】 【発明が解決しようとする課題】前述した処理におい
て、フレームメモリの画素の描画すなわち点を指示する
速度が高速化を妨げる原因となっている。従来方式にお
いては前述した如くメモリからＺ値の読み出しを行っ
て、描画しようとする点のＺ値と比較し、その結果に基
づいて平面への描画およびＺバッファへ書き込み行って
いた。しかしながら、フレームバッファへの画素の描画
において本質的に必要な情報は描画しようとしている画
素のＺ値がＺバッファに格納されているＺ値よりも手前
にあるかどうかであり、Ｚバッファに格納されているＺ
値が何であるかは必要でない。 【００１２】すなわち従来においては、その絶対値であ
る値を直接必要でないにもかかわらず、メモリより読み
出し、比較しなければならないという問題を有してい
た。本発明はＺバッファの内容を読み出すことなしにＺ
バッファ法を実現し、表示制御の高速化を計る記憶装置
を提供することを目的とする。 【００１３】 【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。記憶手段１は、例えば３次元画像データ
のＺ値を記憶する。 【００１４】比較手段２は、入力データと前記記憶手段
１に格納されているデータと比較する。書込制御手段３
は、前記入力データを前記記憶手段１に格納する。比較
結果入力手段４は、前段の記憶装置からの比較結果が入
力される。比較結果出力手段５は、前記比較手段２によ
る比較結果または前記前段の記憶装置からの比較結果を
出力する。前記比較手段２は、前記比較結果入力手段４
より入力された前段の記憶装置からの比較結果に応じ
て、前記比較手段２による比較結果または前記前段の記
憶装置からの比較結果を前記比較結果出力手段５より出
力する。前記書込制御手段３は、前記比較手段２の比較
結果または前記前段の記憶装置からの比較結果に応じ
て、前記入力データを前記記憶手段１に格納する。 【００１５】 【作用】３次元の画像データから表示すべき視点からの
データを生成する際、表示すべきドットがそのドットの
Ｚ軸で最も視点に近い値であるかを比較するため、比較
手段２にＺ値を入力する。これに対し、Ｚ値を記憶する
記憶手段１はそのＺ値に対応したドット位置の今までで
最も近いＺ値を記憶しており、比較手段２は比較結果入
力手段４より入力された前段の記憶装置からの比較結果
に応じて、比較手段２による入力Ｚ値と記憶手段１に記
憶されるＺ値とを比較し、その比較結果または前段の記
憶装置からの比較結果を比較結果出力手段５より出力
し、書き込み制御手段３は、比較手段２の比較結果また
は前段の記憶装置からの比較結果に応じて、入力データ
を記憶手段１に格納する。また、比較の結果を外部装置
に出力し、例えばこの外部装置ではその比較結果に基づ
いてフレームメモリにそのドットに対応する色値を格納
し、表示装置より表示する。 【００１６】 【実施例】以下、図面を用いて本発明を詳細に説明す
る。図２は本発明の第１の実施例の構成図である。 【００１７】前述した図１２における幾何処理部１２よ
りポリゴンデータが描画処理部３１内の面塗り処理部３
２に入力すると、そのポリゴンデータからエッジＤＤ
Ａ、水平ＤＤＡの処理を行い、その各対象とすべきドッ
ト位置と該ドットに対応するＺ値を出力バッファ３３を
介し出力する。その結果は比較機能付Ｚバッファ３４に
加わる。Ｚバッファ３４は例えばメモリアレイ３６、比
較回路３５および書込制御部３７が１個のチップ上に構
成されたものである。比較回路３５は入力データとメモ
リに格納されているデータとを比較し、比較結果を書込
制御部並びに外部へ出力する。書込制御部３７はその比
較結果に基づいて入力データの書込イネーブル信号を制
御する。すなわち、Ｚバッファ３４にＺ値が入力される
とＺバッファは入力されたＺ値とメモリ内部に格納され
たＺ値を比較し、その結果に基づいてメモリの内容を更
新し、入力されたＺ値がメモリに格納されているＺ値よ
り手前にあればＺ値を入力値に書き替えるとともに、フ
レームバッファの書き替えが必要であることを示す信号
を出力する。 【００１８】また、入力されたＺ値がメモリに格納され
ているＺ値よりも奥にあればＺ値は書き替えず、フレー
ムバッファの書き替えが不要であることを示す信号を出
力する。すなわち、フレームバッファのイネーブル信号
をこの出力信号に基づいて制御することにより隠面消去
を行っている。 【００１９】さらに、比較結果が小さい時にはその比較
回路３５の結果が画素値描画回路３８に加わり、面塗り
処理部３２より発生したアドレスに指示される位置のド
ットを新しく面塗りすべき色素データをフレームバッフ
ァに出力する。 【００２０】図３は前述した比較機能付Ｚバッファ３４
（ＣＭ：Comparing Memory）の詳細な構成図である。メ
モリアレイ３９のサイズは例えば256 ×640 ×８ビット
である。Ｙ軸方向の座標０〜255 とＸ軸方向の座標０〜
639 を時分割で入力するためアドレスピンは10ピン（Ａ
９〜Ａ０）である。尚、図示しないが、Ｙ方向のアドレ
スの入力に下位８ビットのＡ７〜Ａ０を使用し、Ｘ方向
のアドレスの入力に10ピン全てを使用する。データピン
はメモリアレイの深さ方向に８ビットに対応して８ピン
設けＲ／Ｗピンはメモリへ書き込みを行うか、メモリか
ら読み出しを行うかを示す。その他、ＣＭ３４に基本タ
イミングを供給するためのクロックピン、Ｚ値と視点と
の関係を設定するモード信号ピン、ＣＭをリセットする
ためのリセットピンがある。 【００２１】モード信号ピンが０のときはＺ値が小さい
ほど視点に近く、１のときはＺ値が大きいほど視点に近
い。Ｃinは前段のＺバッファからの比較結果を入力する
ためのピンであり２ビットである。Ｃout は後段へ比較
結果を出力するためのピンであり２ビットである。比較
回路４１はＣin信号に基づいて書き込みのイネーブル信
号を制御する回路である。 【００２２】以下ではモードピンに０（Ｚ値が小さいほ
ど視点に近い）が加わったとして、ＣＭ３４の動作を説
明する。端子Ｃinの入力が“００”のとき、入力データ
（端子Ｉより入力）と内部データとを比較し、入力デー
タの方が小さければ、入力データをメモリに書き込むと
ともに端子Ｃout に“１０”を出力する。また、大きい
場合は、メモリへの書き込みは行わず、端子Ｃout に
“１１”を出力する。等しい場合には、後段のメモリで
比較処理を要するので、端子Ｃout に“００”を出力す
る。端子Ｃinの入力が“１０”の時は無条件に入力デー
タをメモリに書き込むとともに、端子Ｃinに加わる値を
端子Ｃout に出力する。端子Ｃinの入力が“１１”の時
は、メモリへの書き込みを行わず、端子Ｃinの入力を端
子Ｃout に出力する。なお、メモリの読み出しでは、比
較回路はバイパスされる。 【００２３】図３に示したＣＭ３４はＺバッファおよび
フレームバッファの両方に用いられる構造となってい
る。さらにＺ値が８ビットより大きいビット数で表わさ
れる時にも端子Ｃin、Ｃout を用いてカスケード接続で
きる構成となっている。 【００２４】図４は図３のＣＭ３４の構成を用いた本発
明の第１の実施例のＺバッファおよびフレームバッファ
の構成図である。図５はその書き込み並びに読み出しの
タイミングチャートである。ＣＭ４２，４３，４４，４
５，４６は前述した図３のＣＭと同等の回路である。Ｃ
Ｍ４２にはＺ値の上位８ビットが加わりＣＭ４３にはＺ
値の下位がシフトレジスタ４７を介して加わり、この２
つのＣＭ４２，４３によって合計16ビットのＺ値を比較
している。すなわちＣＭ４２の端子Ｃinには００を入力
し、必ず比較更新する指示を加え、その上位のＺ値の上
位とメモリアレイで記憶したＺ値の上位とを比較した結
果が端子Ｃout より２段のＣＭ４３の端子Ｃinに加わ
り、２段のＣＭ４３ではＺ値の下位を比較する。 【００２５】シフトレジスタ４７は１クロック分遅れて
比較するためのレジスタである。２段のＣＭ４２，４３
で比較した結果はオアゲートＯＲ４８を介し、ＣＭ４４
〜４６に入力する。第１のクロックでＺ値の上位を比較
し、それと同時にシフトレジスタ４７にＺ値の下位を格
納し、その結果によってＣＭ４４〜４６にデータを格納
するので、それぞれＲ，Ｇ，Ｂのデータは２段のシフト
レジスタによって遅れてＣＭに格納される。この時、こ
のデータは“１０”（後書き優先）をオアゲート４８に
よってオアすることにより、Ｚ値が全く等しい場合にも
書き込みを行うようにしている。なお、ＣＭ４２、並び
にシフトレジスタ４７やシフトレジスタ４９〜５１はそ
れぞれ同じＸ，Ｙが入力される。 【００２６】さらに図４の動作を詳細に説明する。前述
した如くＺ値は16ビット、ＲＧＢ各８ビットのバッファ
である。ＣＭ４３は、パイプライン動作を行うため、シ
フトレジスタを前段に有している。まず、面塗り部によ
って生成された点のＹ座標をＣＭ４２に入力する。次
に、Ｘ座標（Ｘ1 ）を入力するとともに、入力Ｄ１の上
位バイトを端子Ｉから入力する。端子Ｃinには“００”
を入力しているので、ＣＭ４２は、比較更新動作を行
う。その結果、Ｚ値の上位の値がメモリに格納されてい
る値よりも小さければ、Ｚ下位を比較するまでもなく、
描画が必要であると判定できるので、Ｚ値を更新すると
ともに、端子Ｃout に“１０”を出力する。 【００２７】Ｚ値の上位の値がメモリに格納されている
値よりも大きければ、Ｚ値の下位を比較するまでもな
く、描画が不要であると判定できるので、Ｚ値を更新せ
ず、端子Ｃout に“１１”を出力する。Ｚ値の上位メモ
リの値が同じ場合は、Ｚ値の下位での判定を要するの
で、端子Ｃout に“００”を出力する。次に、ＣＭ４２
には、クロック信号に同期して次のＺ値の上位バイトを
端子Ｉより入力する。また、ＣＭ内部のメモリアレイに
供給されるＸ方向のアドレスはクロック信号に同期して
＋１される。 【００２８】一方、ＣＭ４３には、シフトレジスタ４７
により１クロック分遅れて、Ｙ座標、Ｘ座標、Ｚ値の下
位が入力する。Ｚ値の下位が入力する時点でＣＭ４２の
端子Ｃout からもＣＭ４３の端子Ｃinにその結果が入力
する。ＣＭ４３では、端子Ｃinに“１０”が加わったと
きはＺ値の下位を更新し、“１１”の時は更新せず、端
子Ｃinからの値を端子Ｃoutに出力する。また、端子Ｃi
nに“００”が加わった場合は、ＣＭ４２と同様にＺ値
の下位とメモリに格納されている値とを比較し、Ｚ値の
更新を行うとともに端子Ｃout にその結果を出力する。
これにより、端子Ｃoutにはその点のＺ値とＺバッファ
に格納されているＺ値を比較した結果が出力される。こ
の信号を“１０”とオア論理をとることにより、Ｚ値が
同じ場合も描画を行う（後書き優先）。この信号をＲ，
Ｇ，Ｂ，に対応するＣＭ４４，４５，４６の端子Ｃinに
入力することにより、画素値の描画を制御する。この処
理を図形要素の各点に対して繰り返すことにより、隠面
消去が行える。 【００２９】この実施例では、描画を完了してからフレ
ームバッファの内容を読み出して描画しているが図６に
示すようなダブルバッファ（＃１，＃２）構成とするこ
とにより、裏面のフレームバッファに描画している間
に、表面のフレームバッファの内容を読み出して表示す
ることもできる。 【００３０】また、ＣＭを一般のデュアルポートメモリ
のように、メモリを参照しながら出力できるように構成
することも容易である。そうすれば、描画の最中にも表
示することが可能になる。 【００３１】図７は本発明の第２の実施例の構成図であ
る。この実施例では、ＣＭ内部のメモリを並列アクセス
可能に構成し、複数の比較回路を設けて、点を打つ速度
をより高速化している。メモリ容量は、Ｘ方向の偶数ア
ドレス用のメモリアレイ６２と奇数アドレス用のメモリ
アレイ６１を合わせて256 ×1280×８ビットとなってい
る。従って、アドレスピンは、１１ピン（Ａ１０〜Ａ
０）である。Ｙ方向のアドレスの入力にはＡ８〜Ａ１の
８ピンを使用し、Ｘ方向のアドレスは全てのピンを使用
する。メモリ選択回路６０は、Ｙ方向のアドレスが入力
されると、それを両方のメモリアレイに対して供給す
る。 【００３２】次に、Ｘ方向のアドレスが入力されると、
最下位ビットＡ０を参照し、偶数あるいは奇数のメモリ
アレイを選択するとともに、メモリアレイ６１，６２に
対してＸ方向のアドレスＡ１０〜Ａ１を供給する。ま
た、メモリアレイ６１，６２のアクセスに対応して比較
回路６３，６４、イネーブル制御回路６５，６６が動作
する。以後、クロックに同期して偶数と奇数のメモリア
レイが交互に選択されるとともに、２クロックに１回Ｘ
方向のアドレスが＋２される。これにより、偶数および
奇数のメモリアレイが並列にアクセスできる。 【００３３】図８に本実施例のタイミングチャートを示
す。図５のタイミングチャートと比較すると、メモリア
クセス時間が倍になっている。したがって、同じアクセ
ス速度のメモリアレイを使用したなら、点打ちの速度を
２倍とすることができる。 【００３４】これまでフレームメモリのアクセスの高速
化に対しては、フレームメモリを複数のバンクで構成す
ることにより対処していた。これにより、それぞれのバ
ンクが独立にアクセスでき、並列アクセスによる高速化
が可能となる。しかしながら、この方式では、バンクの
数が多い場合に集積度の高いメモリを使用しても有効に
メモリを利用できずに装置規模が大きくなってしまうと
いう問題が生じる。例えば、1024×1024×24ビット（Ｒ
ＧＢ各８ビット）の表示において、縦方向および横方向
にそれぞれ４バンク、計16バンクの構成とする。この場
合、256 ×256 ×４ビットの１ＭのＤＲＡＭを使用した
場合は、16×６＝96個となるが、512 ×512 ×４ビット
の１ＭのＤＲＡＭを使用した場合も、96個必要となる。
つまり、集積度が上がっているにも関わらず、バンク構
成のために必要なメモリの個数を削減することができな
い。 【００３５】しかしながら本発明の第２の実施例におい
ては、隠面消去に必要な画素ごとの奥行き値の比較機能
をメモリ内部に持たせ、メモリ内部をバンク構成として
小さな装置規模で高速な３次元表示を可能にしている。 【００３６】図９は本発明の第３の実施例の構成図であ
る。図１３に示す面塗り処理の一部である水平ＤＤＡ回
路をメモリ素子に設けてある。ここでは、Ｚバッファと
して使用するＣＭ−Ｚ９０とフレームバッファとして使
用するＣＭ−Ｉ９１の２つのメモリタイプを設けてい
る。ＣＭ−Ｚ９０は、Ｙ座標の入力に続いて、エッジ点
のＸ座標Ｘ１，Ｘ２がアドレスカウンタ７１に入力す
る。また、これと同期してＺピンからＸ座標Ｘ１，Ｘ２
にそれぞれ対応するＺ値Ｚ１，Ｚ２が入力する。水平Ｄ
ＤＡ回路７０では、Ｚ値Ｚ１，Ｚ２をもとに、エッジ間
の各点のＺ値を求めるとともに比較回路７２に出力す
る。 【００３７】アドレスカウンタ７１では、それと同期し
てメモリアレイ７４に供給するＸアドレスをＸ１からＸ
２まで順次インクリメントする。比較回路７２では、水
平ＤＤＡ回路７０から入力されるＺ値とメモリに格納さ
れているＺ値とを比較し、その結果をイネーブル制御部
７５に加え、イネーブル制御部７５は入力されたＺ値の
方が視点に近ければ描画する。すなわちＺ値を置き換え
る。また遠ければ描画しない。さらに比較結果はＣresu
ltピンを介して外部に出力する。この信号に基づいてフ
レームバッファＣＭ−Ｉ９１の書き込みイネーブル信号
を生成することにより隠面消去が行える。 【００３８】ＣＭ−Ｉ９１には前述したＣＭ−Ｚ９０と
同様にＹ座標につづいてエッジ点のＸ座標が入力する。
また、これと同期してＩピンからＲ，Ｇ，Ｂ等の画像デ
ータが水平ＤＤＡ回路８３に加わる。水平ＤＤＡ回路で
は入力した画像データからエッジ間の各点のデータを求
め、メモリアレイ８１出力する。ＣＭ−Ｉは、Ｃresult
信号に基づいてイネーブル制御回路８４によって書込イ
ネーブル信号を制御する。 【００３９】メモリアレイ８１はマルチポート構成にな
っており、シリアルレジスタ８５を介してシリアルデー
タとしてＤ／Ａ等へ出力する。前述したＣresultに基づ
く制御とメモリアレイの内容をラインごとに外部へ出力
できる点がＣＭ−Ｚと異なっている。この実施例では、
メモリ内部に水平ＤＤＡ回路７０，８３を設けている
が、エッジＤＤＡ回路を内部に設けることもできる。こ
の場合、メモリ素子への入力データは、幾何変換部より
出力された頂点データとなる。また、図１０に示すごと
く、入力データをＲ，Ｇ，ＢでそれぞれＣＭ−Ｉで記憶
することによってカラー画像に対しても同様に構成でき
る。 【００４０】 【発明の効果】本発明によれば、メモリ内部に比較回路
を備えることにより、従来のようなＺバッファ内容のメ
モリ外部への読み出しを行うことなしにＺバッファ法を
実現できるので、３次元の表示処理を高速化することが
できるという効果がある。
装置に係り、さらに詳しくは表示処理を高速化する３次
元表示用メモリに関する。 【０００２】 【従来の技術】３次元グラフィック表示装置では、視点
および光源を設定し、３次元モデルを構成するポリゴン
データに対して幾何変換、色計算、面塗り、隠面消去お
よびバッファへの描画処理を施して視点から見た２次元
の画像を生成する。すなわち、３次元グラフィック表示
装置では３次元物体を表示するため、それらを多角形の
集合である多面体として扱い、多角形図形に座標変換、
色計算等の幾何変換処理を行ってから、幾何変換された
多角形に対して、面塗り、隠面消去などの描画処理を行
っている。 【０００３】図１１は３次元表示処理の説明図である。
例えばある特定のモデル等を表示する場合について説明
する。まず表示すべきモデルを作成（Ｓ１）し、そのモ
デルの多角形分割（Ｓ２）を行い、各多面体の多角形図
形に座標変換、色計算等の幾何変換（Ｓ３）を行ってい
る。そして特定の視野からの面塗り、隠面消去等の描画
処理（Ｓ４）を行い、フレームバッファにデータを格納
し表示ビデオ制御（Ｓ５）によってモニタにそのデータ
を表示している。 【０００４】前述した各処理を回路構成で表わすと図１
２の如く、３次元表示装置は表示データ管理部１０、表
示データメモリ１１、幾何処理部１２、描画処理部１
３、Ｚバッファ１４、フレームバッファ１５、Ｄ／Ａ変
換部１６、モニタ１７より構成される。表示データ管理
部１０は全体の表示を制御する制御回路である。例えば
ある特定の視点からの表示を行う場合、まず表示データ
メモリ１１より必要とする３次元データを幾何処理部１
２に入力する。 【０００５】表示データメモリ１１にはソリッドモデル
を構成する情報（モデルを構成する面の頂点の座標値、
各面の色情報）、座標変換（視野変換）用行列、光源の
指定等が図形表示プログラムとして格納される。表示デ
ータ管理部１０は最初に座標変換（視野変換）用行列、
光源等を設定した後、図形要素（多角形、折れ線等）の
処理を指示する。この指示により幾何処理部１２では、
設定された視野変換用行列を用いて座標変換を行い、光
源による各頂点の色計算を行う。また、その結果を装置
固有のデバイス座標系に変換する。そして描画処理部１
３に加えている。 【０００６】描画処理部１３は面塗り、隠面消去等の処
理を行う回路であり、Ｚバッファ１４内のデータ（Ｚ
値）を読み出し、表示すべき点のＺ値が現在Ｚバッファ
１４に格納されている値より近い値を表わしている時に
はＺバッファにそのデータを格納し、フレームバッファ
１５にその表示データを出力する。 【０００７】図１３は面塗り処理の説明図である。各頂
点を基に、図形要素のスキャンライン方向の端となるエ
ッジをエッジＤＤＡ（Digital Diffrential Analizer)
ＥＸ１によって求める。そして次に、エッジ間の各点を
エッジの値から水平ＤＤＡＥＸ２によって求める。これ
により図示するように面塗りデータを生成することがで
き、各点のＺ値および画素値（Ｒ，Ｇ，Ｂ）が求められ
る。ここで、ＤＤＡはディスプレイの解像度に応じて始
点と終点を結ぶ直線を近似するための手法である。すな
わち、図１３においては３頂点の指示に対しエッジＤＤ
Ａ（エッジ生成）でスキャン方向の端点である２点の値
を求め、その２点間の各点を水平ＤＤＡ（エッジ間の補
間）によって補間し、面塗りデータを得ている。 【０００８】次に、前述した各点のＺ値をもとに隠面消
去を行い、視点から見た画像を生成する。具体的には、
Ｚバッファに常に最も手前にある値を格納するものと
し、描画の際にこのＺバッファの内容を画素ごとに読み
だし、描画しようとする画素のＺ値と比較する。その結
果Ｚバッファの値より手前にある場合に限ってフレーム
バッファの画素値の書き込みを行うとともにＺバッファ
の内容を更新することによって視野方向から見た画像を
表示することができる。 【０００９】図１４は描画処理部１３の詳細な構成図で
ある。幾何処理部１２によって処理されたポリゴンデー
タが面塗り処理部２１に加わり、前述した如くその図形
に対するエッジＤＤＡ並びに水平ＤＤＡで面塗り処理部
２１における各ドット単位でのアドレスを発生する。そ
して、そのアドレスで指示された面のドットのＺ位置と
Ｚバッファ１４内のメモリアレイ１４−１に格納された
そのドット位置でのＺ値とが、どちらが近いＺ値である
かを求める。すなわちＺ値入力回路２２はそのＺバッフ
ァからドットに対応するデータを読み取り、面塗り処理
部２１より発生したＺ値とメモリアレイより読み出した
Ｚ値とを比較し、面塗り処理部２１より出力されたＺ値
がより視点に近いものであるならば、Ｚバッファを更新
するＺ更新回路２４に出力し、Ｚ更新回路２４はＺバッ
ファ１４のメモリアレイ１４−１内のドットに対応した
データを更新する。また、この時画素値描画回路２５に
はその比較結果２５が出力されており、Ｚ値を新たに変
更した時には面塗り処理部２１で計算したその色値をフ
レームバッファに格納する。 【００１０】以上のような描画処理部２０の動作により
フレームバッファ１５内には１画面分のある特定の視点
から見た２次元の画像が生成され、フレームバッファか
らＤ／Ａ変換部１６に読み出されてアナログデータにな
った信号はモニタ１７によって表示される。 【００１１】 【発明が解決しようとする課題】前述した処理におい
て、フレームメモリの画素の描画すなわち点を指示する
速度が高速化を妨げる原因となっている。従来方式にお
いては前述した如くメモリからＺ値の読み出しを行っ
て、描画しようとする点のＺ値と比較し、その結果に基
づいて平面への描画およびＺバッファへ書き込み行って
いた。しかしながら、フレームバッファへの画素の描画
において本質的に必要な情報は描画しようとしている画
素のＺ値がＺバッファに格納されているＺ値よりも手前
にあるかどうかであり、Ｚバッファに格納されているＺ
値が何であるかは必要でない。 【００１２】すなわち従来においては、その絶対値であ
る値を直接必要でないにもかかわらず、メモリより読み
出し、比較しなければならないという問題を有してい
た。本発明はＺバッファの内容を読み出すことなしにＺ
バッファ法を実現し、表示制御の高速化を計る記憶装置
を提供することを目的とする。 【００１３】 【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。記憶手段１は、例えば３次元画像データ
のＺ値を記憶する。 【００１４】比較手段２は、入力データと前記記憶手段
１に格納されているデータと比較する。書込制御手段３
は、前記入力データを前記記憶手段１に格納する。比較
結果入力手段４は、前段の記憶装置からの比較結果が入
力される。比較結果出力手段５は、前記比較手段２によ
る比較結果または前記前段の記憶装置からの比較結果を
出力する。前記比較手段２は、前記比較結果入力手段４
より入力された前段の記憶装置からの比較結果に応じ
て、前記比較手段２による比較結果または前記前段の記
憶装置からの比較結果を前記比較結果出力手段５より出
力する。前記書込制御手段３は、前記比較手段２の比較
結果または前記前段の記憶装置からの比較結果に応じ
て、前記入力データを前記記憶手段１に格納する。 【００１５】 【作用】３次元の画像データから表示すべき視点からの
データを生成する際、表示すべきドットがそのドットの
Ｚ軸で最も視点に近い値であるかを比較するため、比較
手段２にＺ値を入力する。これに対し、Ｚ値を記憶する
記憶手段１はそのＺ値に対応したドット位置の今までで
最も近いＺ値を記憶しており、比較手段２は比較結果入
力手段４より入力された前段の記憶装置からの比較結果
に応じて、比較手段２による入力Ｚ値と記憶手段１に記
憶されるＺ値とを比較し、その比較結果または前段の記
憶装置からの比較結果を比較結果出力手段５より出力
し、書き込み制御手段３は、比較手段２の比較結果また
は前段の記憶装置からの比較結果に応じて、入力データ
を記憶手段１に格納する。また、比較の結果を外部装置
に出力し、例えばこの外部装置ではその比較結果に基づ
いてフレームメモリにそのドットに対応する色値を格納
し、表示装置より表示する。 【００１６】 【実施例】以下、図面を用いて本発明を詳細に説明す
る。図２は本発明の第１の実施例の構成図である。 【００１７】前述した図１２における幾何処理部１２よ
りポリゴンデータが描画処理部３１内の面塗り処理部３
２に入力すると、そのポリゴンデータからエッジＤＤ
Ａ、水平ＤＤＡの処理を行い、その各対象とすべきドッ
ト位置と該ドットに対応するＺ値を出力バッファ３３を
介し出力する。その結果は比較機能付Ｚバッファ３４に
加わる。Ｚバッファ３４は例えばメモリアレイ３６、比
較回路３５および書込制御部３７が１個のチップ上に構
成されたものである。比較回路３５は入力データとメモ
リに格納されているデータとを比較し、比較結果を書込
制御部並びに外部へ出力する。書込制御部３７はその比
較結果に基づいて入力データの書込イネーブル信号を制
御する。すなわち、Ｚバッファ３４にＺ値が入力される
とＺバッファは入力されたＺ値とメモリ内部に格納され
たＺ値を比較し、その結果に基づいてメモリの内容を更
新し、入力されたＺ値がメモリに格納されているＺ値よ
り手前にあればＺ値を入力値に書き替えるとともに、フ
レームバッファの書き替えが必要であることを示す信号
を出力する。 【００１８】また、入力されたＺ値がメモリに格納され
ているＺ値よりも奥にあればＺ値は書き替えず、フレー
ムバッファの書き替えが不要であることを示す信号を出
力する。すなわち、フレームバッファのイネーブル信号
をこの出力信号に基づいて制御することにより隠面消去
を行っている。 【００１９】さらに、比較結果が小さい時にはその比較
回路３５の結果が画素値描画回路３８に加わり、面塗り
処理部３２より発生したアドレスに指示される位置のド
ットを新しく面塗りすべき色素データをフレームバッフ
ァに出力する。 【００２０】図３は前述した比較機能付Ｚバッファ３４
（ＣＭ：Comparing Memory）の詳細な構成図である。メ
モリアレイ３９のサイズは例えば256 ×640 ×８ビット
である。Ｙ軸方向の座標０〜255 とＸ軸方向の座標０〜
639 を時分割で入力するためアドレスピンは10ピン（Ａ
９〜Ａ０）である。尚、図示しないが、Ｙ方向のアドレ
スの入力に下位８ビットのＡ７〜Ａ０を使用し、Ｘ方向
のアドレスの入力に10ピン全てを使用する。データピン
はメモリアレイの深さ方向に８ビットに対応して８ピン
設けＲ／Ｗピンはメモリへ書き込みを行うか、メモリか
ら読み出しを行うかを示す。その他、ＣＭ３４に基本タ
イミングを供給するためのクロックピン、Ｚ値と視点と
の関係を設定するモード信号ピン、ＣＭをリセットする
ためのリセットピンがある。 【００２１】モード信号ピンが０のときはＺ値が小さい
ほど視点に近く、１のときはＺ値が大きいほど視点に近
い。Ｃinは前段のＺバッファからの比較結果を入力する
ためのピンであり２ビットである。Ｃout は後段へ比較
結果を出力するためのピンであり２ビットである。比較
回路４１はＣin信号に基づいて書き込みのイネーブル信
号を制御する回路である。 【００２２】以下ではモードピンに０（Ｚ値が小さいほ
ど視点に近い）が加わったとして、ＣＭ３４の動作を説
明する。端子Ｃinの入力が“００”のとき、入力データ
（端子Ｉより入力）と内部データとを比較し、入力デー
タの方が小さければ、入力データをメモリに書き込むと
ともに端子Ｃout に“１０”を出力する。また、大きい
場合は、メモリへの書き込みは行わず、端子Ｃout に
“１１”を出力する。等しい場合には、後段のメモリで
比較処理を要するので、端子Ｃout に“００”を出力す
る。端子Ｃinの入力が“１０”の時は無条件に入力デー
タをメモリに書き込むとともに、端子Ｃinに加わる値を
端子Ｃout に出力する。端子Ｃinの入力が“１１”の時
は、メモリへの書き込みを行わず、端子Ｃinの入力を端
子Ｃout に出力する。なお、メモリの読み出しでは、比
較回路はバイパスされる。 【００２３】図３に示したＣＭ３４はＺバッファおよび
フレームバッファの両方に用いられる構造となってい
る。さらにＺ値が８ビットより大きいビット数で表わさ
れる時にも端子Ｃin、Ｃout を用いてカスケード接続で
きる構成となっている。 【００２４】図４は図３のＣＭ３４の構成を用いた本発
明の第１の実施例のＺバッファおよびフレームバッファ
の構成図である。図５はその書き込み並びに読み出しの
タイミングチャートである。ＣＭ４２，４３，４４，４
５，４６は前述した図３のＣＭと同等の回路である。Ｃ
Ｍ４２にはＺ値の上位８ビットが加わりＣＭ４３にはＺ
値の下位がシフトレジスタ４７を介して加わり、この２
つのＣＭ４２，４３によって合計16ビットのＺ値を比較
している。すなわちＣＭ４２の端子Ｃinには００を入力
し、必ず比較更新する指示を加え、その上位のＺ値の上
位とメモリアレイで記憶したＺ値の上位とを比較した結
果が端子Ｃout より２段のＣＭ４３の端子Ｃinに加わ
り、２段のＣＭ４３ではＺ値の下位を比較する。 【００２５】シフトレジスタ４７は１クロック分遅れて
比較するためのレジスタである。２段のＣＭ４２，４３
で比較した結果はオアゲートＯＲ４８を介し、ＣＭ４４
〜４６に入力する。第１のクロックでＺ値の上位を比較
し、それと同時にシフトレジスタ４７にＺ値の下位を格
納し、その結果によってＣＭ４４〜４６にデータを格納
するので、それぞれＲ，Ｇ，Ｂのデータは２段のシフト
レジスタによって遅れてＣＭに格納される。この時、こ
のデータは“１０”（後書き優先）をオアゲート４８に
よってオアすることにより、Ｚ値が全く等しい場合にも
書き込みを行うようにしている。なお、ＣＭ４２、並び
にシフトレジスタ４７やシフトレジスタ４９〜５１はそ
れぞれ同じＸ，Ｙが入力される。 【００２６】さらに図４の動作を詳細に説明する。前述
した如くＺ値は16ビット、ＲＧＢ各８ビットのバッファ
である。ＣＭ４３は、パイプライン動作を行うため、シ
フトレジスタを前段に有している。まず、面塗り部によ
って生成された点のＹ座標をＣＭ４２に入力する。次
に、Ｘ座標（Ｘ1 ）を入力するとともに、入力Ｄ１の上
位バイトを端子Ｉから入力する。端子Ｃinには“００”
を入力しているので、ＣＭ４２は、比較更新動作を行
う。その結果、Ｚ値の上位の値がメモリに格納されてい
る値よりも小さければ、Ｚ下位を比較するまでもなく、
描画が必要であると判定できるので、Ｚ値を更新すると
ともに、端子Ｃout に“１０”を出力する。 【００２７】Ｚ値の上位の値がメモリに格納されている
値よりも大きければ、Ｚ値の下位を比較するまでもな
く、描画が不要であると判定できるので、Ｚ値を更新せ
ず、端子Ｃout に“１１”を出力する。Ｚ値の上位メモ
リの値が同じ場合は、Ｚ値の下位での判定を要するの
で、端子Ｃout に“００”を出力する。次に、ＣＭ４２
には、クロック信号に同期して次のＺ値の上位バイトを
端子Ｉより入力する。また、ＣＭ内部のメモリアレイに
供給されるＸ方向のアドレスはクロック信号に同期して
＋１される。 【００２８】一方、ＣＭ４３には、シフトレジスタ４７
により１クロック分遅れて、Ｙ座標、Ｘ座標、Ｚ値の下
位が入力する。Ｚ値の下位が入力する時点でＣＭ４２の
端子Ｃout からもＣＭ４３の端子Ｃinにその結果が入力
する。ＣＭ４３では、端子Ｃinに“１０”が加わったと
きはＺ値の下位を更新し、“１１”の時は更新せず、端
子Ｃinからの値を端子Ｃoutに出力する。また、端子Ｃi
nに“００”が加わった場合は、ＣＭ４２と同様にＺ値
の下位とメモリに格納されている値とを比較し、Ｚ値の
更新を行うとともに端子Ｃout にその結果を出力する。
これにより、端子Ｃoutにはその点のＺ値とＺバッファ
に格納されているＺ値を比較した結果が出力される。こ
の信号を“１０”とオア論理をとることにより、Ｚ値が
同じ場合も描画を行う（後書き優先）。この信号をＲ，
Ｇ，Ｂ，に対応するＣＭ４４，４５，４６の端子Ｃinに
入力することにより、画素値の描画を制御する。この処
理を図形要素の各点に対して繰り返すことにより、隠面
消去が行える。 【００２９】この実施例では、描画を完了してからフレ
ームバッファの内容を読み出して描画しているが図６に
示すようなダブルバッファ（＃１，＃２）構成とするこ
とにより、裏面のフレームバッファに描画している間
に、表面のフレームバッファの内容を読み出して表示す
ることもできる。 【００３０】また、ＣＭを一般のデュアルポートメモリ
のように、メモリを参照しながら出力できるように構成
することも容易である。そうすれば、描画の最中にも表
示することが可能になる。 【００３１】図７は本発明の第２の実施例の構成図であ
る。この実施例では、ＣＭ内部のメモリを並列アクセス
可能に構成し、複数の比較回路を設けて、点を打つ速度
をより高速化している。メモリ容量は、Ｘ方向の偶数ア
ドレス用のメモリアレイ６２と奇数アドレス用のメモリ
アレイ６１を合わせて256 ×1280×８ビットとなってい
る。従って、アドレスピンは、１１ピン（Ａ１０〜Ａ
０）である。Ｙ方向のアドレスの入力にはＡ８〜Ａ１の
８ピンを使用し、Ｘ方向のアドレスは全てのピンを使用
する。メモリ選択回路６０は、Ｙ方向のアドレスが入力
されると、それを両方のメモリアレイに対して供給す
る。 【００３２】次に、Ｘ方向のアドレスが入力されると、
最下位ビットＡ０を参照し、偶数あるいは奇数のメモリ
アレイを選択するとともに、メモリアレイ６１，６２に
対してＸ方向のアドレスＡ１０〜Ａ１を供給する。ま
た、メモリアレイ６１，６２のアクセスに対応して比較
回路６３，６４、イネーブル制御回路６５，６６が動作
する。以後、クロックに同期して偶数と奇数のメモリア
レイが交互に選択されるとともに、２クロックに１回Ｘ
方向のアドレスが＋２される。これにより、偶数および
奇数のメモリアレイが並列にアクセスできる。 【００３３】図８に本実施例のタイミングチャートを示
す。図５のタイミングチャートと比較すると、メモリア
クセス時間が倍になっている。したがって、同じアクセ
ス速度のメモリアレイを使用したなら、点打ちの速度を
２倍とすることができる。 【００３４】これまでフレームメモリのアクセスの高速
化に対しては、フレームメモリを複数のバンクで構成す
ることにより対処していた。これにより、それぞれのバ
ンクが独立にアクセスでき、並列アクセスによる高速化
が可能となる。しかしながら、この方式では、バンクの
数が多い場合に集積度の高いメモリを使用しても有効に
メモリを利用できずに装置規模が大きくなってしまうと
いう問題が生じる。例えば、1024×1024×24ビット（Ｒ
ＧＢ各８ビット）の表示において、縦方向および横方向
にそれぞれ４バンク、計16バンクの構成とする。この場
合、256 ×256 ×４ビットの１ＭのＤＲＡＭを使用した
場合は、16×６＝96個となるが、512 ×512 ×４ビット
の１ＭのＤＲＡＭを使用した場合も、96個必要となる。
つまり、集積度が上がっているにも関わらず、バンク構
成のために必要なメモリの個数を削減することができな
い。 【００３５】しかしながら本発明の第２の実施例におい
ては、隠面消去に必要な画素ごとの奥行き値の比較機能
をメモリ内部に持たせ、メモリ内部をバンク構成として
小さな装置規模で高速な３次元表示を可能にしている。 【００３６】図９は本発明の第３の実施例の構成図であ
る。図１３に示す面塗り処理の一部である水平ＤＤＡ回
路をメモリ素子に設けてある。ここでは、Ｚバッファと
して使用するＣＭ−Ｚ９０とフレームバッファとして使
用するＣＭ−Ｉ９１の２つのメモリタイプを設けてい
る。ＣＭ−Ｚ９０は、Ｙ座標の入力に続いて、エッジ点
のＸ座標Ｘ１，Ｘ２がアドレスカウンタ７１に入力す
る。また、これと同期してＺピンからＸ座標Ｘ１，Ｘ２
にそれぞれ対応するＺ値Ｚ１，Ｚ２が入力する。水平Ｄ
ＤＡ回路７０では、Ｚ値Ｚ１，Ｚ２をもとに、エッジ間
の各点のＺ値を求めるとともに比較回路７２に出力す
る。 【００３７】アドレスカウンタ７１では、それと同期し
てメモリアレイ７４に供給するＸアドレスをＸ１からＸ
２まで順次インクリメントする。比較回路７２では、水
平ＤＤＡ回路７０から入力されるＺ値とメモリに格納さ
れているＺ値とを比較し、その結果をイネーブル制御部
７５に加え、イネーブル制御部７５は入力されたＺ値の
方が視点に近ければ描画する。すなわちＺ値を置き換え
る。また遠ければ描画しない。さらに比較結果はＣresu
ltピンを介して外部に出力する。この信号に基づいてフ
レームバッファＣＭ−Ｉ９１の書き込みイネーブル信号
を生成することにより隠面消去が行える。 【００３８】ＣＭ−Ｉ９１には前述したＣＭ−Ｚ９０と
同様にＹ座標につづいてエッジ点のＸ座標が入力する。
また、これと同期してＩピンからＲ，Ｇ，Ｂ等の画像デ
ータが水平ＤＤＡ回路８３に加わる。水平ＤＤＡ回路で
は入力した画像データからエッジ間の各点のデータを求
め、メモリアレイ８１出力する。ＣＭ−Ｉは、Ｃresult
信号に基づいてイネーブル制御回路８４によって書込イ
ネーブル信号を制御する。 【００３９】メモリアレイ８１はマルチポート構成にな
っており、シリアルレジスタ８５を介してシリアルデー
タとしてＤ／Ａ等へ出力する。前述したＣresultに基づ
く制御とメモリアレイの内容をラインごとに外部へ出力
できる点がＣＭ−Ｚと異なっている。この実施例では、
メモリ内部に水平ＤＤＡ回路７０，８３を設けている
が、エッジＤＤＡ回路を内部に設けることもできる。こ
の場合、メモリ素子への入力データは、幾何変換部より
出力された頂点データとなる。また、図１０に示すごと
く、入力データをＲ，Ｇ，ＢでそれぞれＣＭ−Ｉで記憶
することによってカラー画像に対しても同様に構成でき
る。 【００４０】 【発明の効果】本発明によれば、メモリ内部に比較回路
を備えることにより、従来のようなＺバッファ内容のメ
モリ外部への読み出しを行うことなしにＺバッファ法を
実現できるので、３次元の表示処理を高速化することが
できるという効果がある。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明の第１の実施例の構成図である。
【図３】Ｚバッファの構成図である。
【図４】Ｚバッファおよびフレームバッファの構成図で
ある。 【図５】本発明における実施例のタイミングチャートで
ある。 【図６】Ｚバッファおよびフレームバッファの他の実施
例の構成図である。 【図７】本発明の第２の実施例の構成図である。 【図８】本発明の第２の実施例のタイミングチャートで
ある。 【図９】本発明の第３の実施例の構成図である。 【図１０】第３の実施例におけるＺバッファおよびフレ
ームバッファの構成図である。 【図１１】３次元表示処理の説明図である。 【図１２】グラフィック表示装置を示す図である。 【図１３】面塗り処理の説明図である。 【図１４】描画処理部の詳細な構成図である。 【符号の説明】 １ 記憶手段 ２ 比較手段 ３ 書き込み制御手段 ４ 比較結果入力手段 ５ 比較結果出力手段
ある。 【図５】本発明における実施例のタイミングチャートで
ある。 【図６】Ｚバッファおよびフレームバッファの他の実施
例の構成図である。 【図７】本発明の第２の実施例の構成図である。 【図８】本発明の第２の実施例のタイミングチャートで
ある。 【図９】本発明の第３の実施例の構成図である。 【図１０】第３の実施例におけるＺバッファおよびフレ
ームバッファの構成図である。 【図１１】３次元表示処理の説明図である。 【図１２】グラフィック表示装置を示す図である。 【図１３】面塗り処理の説明図である。 【図１４】描画処理部の詳細な構成図である。 【符号の説明】 １ 記憶手段 ２ 比較手段 ３ 書き込み制御手段 ４ 比較結果入力手段 ５ 比較結果出力手段
フロントページの続き
(72)発明者 中山 寛
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 工藤 法子
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(56)参考文献 特開 昭62−219042（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
G06T 1/00 - 1/60
G06T 15/40
G06F 12/00
Claims (1)
- (57)【特許請求の範囲】データを記憶する手段と、 入力データと前記記憶手段に格納されているデータとを
比較する比較手段と、 前記入力データを前記記憶手段に格納する書込制御手段
と 、比較結果入力手段と、 比較結果出力手段とを備える記憶装置であって、 前記比較手段は、前記比較結果入力手段より入力された
前段の記憶装置からの比較結果に応じて、前記比較手段
による比較結果または前記前段の記憶装置からの比較結
果を前記比較結果出力手段より出力し、 前記書き込み制御手段は、前記比較手段の比較結果また
は前記前段の記憶装置からの比較結果に応じて、前記入
力データを前記記憶手段に格納することを特徴とする記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407936A JP2899838B2 (ja) | 1990-12-27 | 1990-12-27 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407936A JP2899838B2 (ja) | 1990-12-27 | 1990-12-27 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04225481A JPH04225481A (ja) | 1992-08-14 |
| JP2899838B2 true JP2899838B2 (ja) | 1999-06-02 |
Family
ID=18517455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2407936A Expired - Fee Related JP2899838B2 (ja) | 1990-12-27 | 1990-12-27 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2899838B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5201485B2 (ja) * | 1994-01-21 | 2013-06-05 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JPH07319436A (ja) * | 1994-03-31 | 1995-12-08 | Mitsubishi Electric Corp | 半導体集積回路装置およびそれを用いた画像データ処理システム |
| KR100355233B1 (ko) * | 2000-07-03 | 2002-10-11 | 삼성전자 주식회사 | 정보의 비교-기록 기능을 구비하는 반도체 메모리 장치 및이의 정보 처리방법 |
-
1990
- 1990-12-27 JP JP2407936A patent/JP2899838B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04225481A (ja) | 1992-08-14 |
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