JP4970662B2 - 半導体材料の第2の本体が重ねて置かれた半導体材料の第1の本体を電気的に接続するための構造、電気的接続構造を使用する複合構造、および、それらの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体材料の第2の本体が重ねて置かれた半導体材料の第1の本体を電気的に接続するための構造、電気的接続構造を使用する複合構造、および、それらの製造方法に関する。
特に、本発明は、マイクロメカニクス構造(micromechanical structure)を内蔵する第2のシリコンウエハおよび/または外部に対し電子部品を内蔵する第1のシリコンウエハを電気的に接続するために使用可能である。同様に、本発明は、第2のウエハが支持する第3の本体に対して、第1のウエハを電気的接続するため並びに第1のウエハが保護構造によってカバーされて直接アクセスできない場合に、第1のウエハを外部に接続するためにも使用可能である。特定の利用分野の一例は、マイクロエレクトロメカニクス構造の状態(例えば、マイクロアクチュエータの位置)を定義づけるパラメータを制御するための回路を内蔵する第1のウエハ、マイクロエレクトロメカニクス構造を内蔵する第2のウエハ、および、マイクロエレクトロメカニクス構造を保護するためのキャップを形成する第3のウエハを内含するマイクロエレクトロメカニクス構造に代表される。
【0002】
【従来の技術】
2つの半導体材料本体を機械的に接続するための様々な技術が知られている(例えば、Martin A. Schmidt, "Wafer-to-Wafer Bonding for Microstructure Formation(マイクロ構造形成のためのウエハ間のボンディング)", IEEE, Vol. 86, No. 8, August 1998を参照)。
【0003】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術は、2つまたは3つのウエハに機械的な接続に加えて電気的に接続したり、または、ウエハのうちの1つのカバーされた部品を電気的にアクセスすることを可能にするものではない。
本発明の目的は、異なる基板上に作られた半導体材料本体が重ねて置かれ且つ一緒におよび外部に対して機械的および電気的に接続されることを可能にする接続構造を提供することにある。
【0004】
【課題を解決するための手段】
本発明の第1の形態によれば、半導体材料の第2の本体が重ねて置かれた半導体材料の第1の本体を接続するための電気的接続構造であって、前記第2の本体の一部分を通って延び、該第2の本体の単結晶半導体材料で作られた少なくとも1つのプラグ領域、前記プラグ領域の側方をとり囲む少なくとも1つの絶縁領域、および、前記第1の本体と前記第2の本体の間に配置され、前記プラグ領域および前記第1の本体の導電性領域と電気的接触状態にある導電性材料の少なくとも1つの第1の電気機械的接続領域を特徴とする電気的接続構造が提供される。
【0005】
本発明の第2の形態によれば、半導体材料の第1の本体、該第1の本体上に配置された半導体材料の第2の本体および電気的接続構造を備える複合構造であって、前記電気的接続構造は、半導体材料の第2の本体が重ねて置かれた半導体材料の第1の本体を接続するためのものであり、前記第2の本体の一部分を通って延び、該第2の本体の単結晶半導体材料で作られた少なくとも1つのプラグ領域、前記プラグ領域の側方をとり囲む少なくとも1つの絶縁領域、および、前記第1の本体と前記第2の本体の間に配置され、前記プラグ領域および前記第1の本体の導電性領域と電気的接触状態にある導電性材料の少なくとも1つの第1の電気機械的接続領域を特徴とするように形成されていることを特徴とする複合構造が提供される。
【0006】
本発明の第3の形態によれば、複合構造の製造方法であって、半導体材料の第1のウエハを通って延びる絶縁領域により囲まれ、該第1のウエハの単結晶半導体材料で作られた少なくとも1つのプラグ領域を形成する段階、半導体材料の第2のウエハ上に、導電性材料より成る前記プラグ領域と整合される少なくとも1つの電気機械的接続領域を形成する段階、前記第1のウエハおよび前記第2のウエハを密接させ、前記プラグ領域を前記電気機械的接続と接触させる段階、および、前記電気機械的接続領域を通して前記第1のウエハおよび前記第2のウエハを固定する段階を特徴とする製造方法が提供される。
【0007】
【発明の実施の形態】
本発明をより良く理解するため、添付図面を参照しながら、制限的意味のない例を提供することのみを目的として、その好ましい実施例についてここで記述する。
図1〜図8は、制御および検知回路およびマイクロエレクトロメカニクスセンサー、例えば、加速度計センサーを内含するマイクロエレクトロメカニクスシステムを製造するための方法の第1実施例を示す。
【0008】
まず、図1では、左半分および右半分の異なる部域を示すべく2つの平行な半平面に沿って切断され、典型的に、P++またはN++にドープされた単結晶シリコン(monocrystalline silicon)である半導体材料の第1のウエハ1が、マスキングされ且つエッチングされて第1の深いトレンチ2aを形成している。例えば、第1のウエハ1は、5〜15mΩ/cm、好ましくは、10mΩ/cmの導電率を有することができる。図2に示されているように、第1のトレンチ2aは、閉鎖された形状をもち、以下でより明確に説明するように、貫通接続を形成するよう意図された単結晶シリコンプラグ領域3をとり囲んでいる。
【0009】
その後、第1のトレンチ2aは、完全に或いは部分的に、例えば、二酸化ケイ素といった絶縁材料6で充填される。このため、二酸化ケイ素層が被着または成長させられ、その後、第1のウエハ1における第1の表面7から除去されて図2に示された構造を提供する。
次に、図3では、第1のウエハは、単結晶シリコン基板11並びに絶縁および/またはパッシベーション層12を含む第2のウエハ10にボンディングされる。特に、基板11は、加速度計センサ8にバイアスをかけ、加速度計センサ8により生成された電気信号を検出し処理するための電子部品を形成する導電性および/または絶縁性領域を収納している。一例として、図3は、概略的にのみ示されている電子回路40に属するN/P型の導電性領域15および16を示す。さらに、絶縁および/またはパッシベーション層12は、金属領域13,18を収納しており、これらの領域は、その片端または両端で第2のウエハ10の表面22に面するパッド領域19で終結している。
【0010】
接続領域23が、パッド領域19の上面上で第2のウエハ10の表面22に具備されており、これは、低温で第1のウエハ1のシリコンと反応して金/シリコン共晶(gold/silicon eutectic)または金属シリサイド(metallic silicide)を形成することのできる金属でできている。典型的には、接続領域23は、目的が共晶を得ることにある場合には金でできており、シリサイドを得ることが目的である場合には、パラジウム、チタンおよびニッケルを含むグループの中から選ばれる金属からできている。同様に、表面22上には、ボンディング領域24も設けられ、好ましくは、接続領域23と同時に形成される。
【0011】
第2のウエハ10に第1のウエハ1をボンディングするためには、第1のウエハ1における第1の表面7が第2のウエハ10に対面するような形で反転される。第1のウエハ1のプラグ領域3は、第2のウエハ10の接続領域23と接触させられ、その後、例えば、350〜450℃の低温での熱処理が30〜45分間実施され、第2のウエハ10における接続領域23の金属がプラグ領域3のシリコンと反応し、第1および第2のウエハ1,10をボンディングする金属シリサイドを形成するようになっている。それにより、図3に示されているように、2重ウエハ25が得られる。
【0012】
その後、図4において、第1のウエハ1は、好ましくは、30〜40μmの厚さを得るべく、例えば、研削により機械的に裏から薄くされる。第1のウエハ1は、このとき、第1の表面7と反対側に第2の表面26を有する。
次に、図5において、金属層(例えば、アルミニウム層)が被着および構成されて、プラグ領域3の上に、このプラグ領域と直接電気的に接触した状態で延びる金属領域27が形成される。
【0013】
その後、第1のウエハ1は、加速度計センサ8を構成する第2のトレンチ2bを形成すべくマスキングされ、エッチングされる。特に、図6および7を見ればわかるように、第2のトレンチ2bは、ウエハ1の残りの部分からおよび互いから(回転子4を形成する可動領域)および(固定子5を形成する)固定領域を分離する。回転子4は、金属領域13を通ってプラグ領域3に接続されたそれぞれの接続領域23に対応する部域にセットされた固定バイアス領域32に対して、(スプリング31とも呼ばれる)弾性接続領域を通して接続されている。
【0014】
次に、図8において、公知の手法により、接着性領域36を通ってウエハ1にキャップエレメント34が固定され、さらに、2重ウエハ25が個々のダイに分割される。最後に、金属領域27を、通常のワイヤボンディング技術を適用して接触させる。
それにより、接続領域23は、単結晶シリコンウエハ1および10の間の機械的接続および第2のウエハ10の表面22とプラグ領域3の間の電気的接続を確保する。一方、プラグ領域3は、第2のウエハ10が上から接触され得るようにする。特に、一部のプラグ領域3は、前面から直接アクセスできない第2のウエハ10を、費用のかかるプロセスを裏から実施する必要なく外部に接続できるようにする。さらに、図8の左半分に示されているように、この解決法は、第1のウエハ1内で形成された領域の外部への接続をも可能にする。ここで、回転子4は、第1の接続領域23(バイアス領域32の下側)、金属領域13、第2の接続領域23(プラグ領域3の下側)およびプラグ領域3を通して外部に接続される。プラグ領域3は、絶縁材料6そして場合によっては第1の深トレンチ2a内に存在する空気によって形成された絶縁領域により絶縁され、それにより、明白なことながら、電気的接続ライン30を介してそれらに接続される領域を除いて、第1のウエハ1の残りの部分から電気的に絶縁されている。
【0015】
図1〜図8の解決法では、加速度計センサの代りに圧力センサを形成させることができる。
図9〜図11は、ハードディスク駆動機構の読取り/書込みヘッドのマイクロメータによる調節のためのユニットに関する本発明の第2実施例を示す。詳細に記すと、最初に、図1〜図4を参考にして前述したものと同じステップが実施される。第1のウエハ1を薄くした後、酸化物層35が被着され、プラグ領域3で選択的に除去されて開口部28を形成する。このとき、酸化物層35およびウエハ1を通って第2のトレンチ2bが形成される。
【0016】
その後、例えば、第2のトレンチ2b内に入らないスティックホイル(stick foil)といった絶縁層38が被着させられる。絶縁層は、開口部28の上から除去され、金属層を被着させて構成することによって金属接続領域が形成される。特に、ここで示された例では、金属層は開口部28を充填し、この開口部において接点29を形成する。さらに、電気的接続ライン30が形成され、最も右側にあるプラグ領域3の上に配置された接点29から、回転子4の上に至るまで延びている。
【0017】
その後、複合ウエハ25はダイに分割され、絶縁層38は酸素プラズマ内で除去され、スライダ41と呼ばれるセラミクス本体がそれ自体既知の要領で回転子4にボンディングされる(図11)。スライダ41は、ハードディスク(図示せず)上でデータ読取り/書込みするための変換器42を支持している。変換器42は、スライダ41の一方の側面上に直接形成され、その内の1つが図11に見られる複数の接続領域43を通して電気的に接触させられている。各々の接続領域43は、変換器42から、電気的接続ライン30と電気的接触状態にあるパッド44に至るまで延びている。
【0018】
それにより、最も右側にあるプラグ領域3は、スライダ41上の変換器42と電気回路40の間の電気的接続を可能とし、書込みすべきデータを変換器42に伝送し変換器42がピックアップした信号を処理することが可能となる。さらに、公知の手法により、電気回路40は、回転子4の動き、ひいてはスライダ41の動きを制御する。最終的に、中間プラグ領域(図示せず)を介した接続か、外部に対する電気回路40の接続を、図8の右部分に例示されたものと類似のやり方で可能にする。
【0019】
その結果、この場合も同様に、プラグ領域3は、第2のウエハ10にあるアクセス不可能な領域とそれらの上に配置されたエレメント(ここでは、変換器42)並びに外部との接続を可能にする。
図12は、真空条件下に保つべき回路または構造の製造に関する第3実施例を示す。ここで示された例において、ウエハ1は、第1のトレンチ2aを彫り、それらに絶縁材料6を充填することでプラグ領域3を形成した後、例えば、高周波用帯域通過タイプのフィルタ48が予め作られている第2のウエハ10にボンディングされている。第1のウエハ1は、接続領域23を通してのみならず、第1のウエハ1と第2のウエハ10の間に延び、且つ、フィルタ48が形成されている部域並びにプラグ領域3を完全にとり囲む密封領域49を通して、第2のウエハ10にボンディグされている。この密封領域49は、例えば、低融点ガラスを用いて作られ、閉鎖された形状をもつ。第1のウエハ1および第2のウエハ10のボンディングが低圧環境内で実施される場合、フィルタ48は真空カプセル化された状態にとどまる。
【0020】
次に、第1のウエハ1は、上述のように薄くされ、2重ウエハ1,10は、ダイに分割される。次に、ダイ50は、回路52を収納し以前に接続領域23に類似した接続領域23aが具備されている第3のウエハ51にボンディングされる。第1のウエハ1の薄くされた側面は、第3のウエハ51に面し、プラグ領域3は、接続領域23aに整合されなくてはならない。
【0021】
この場合、第1のウエハ1は、フィルタ48を外部環境から保護および隔離され、それを真空条件下に維持することに加えて、第3のウエハ51内に内蔵された回路52とのその電気的接続を可能にする。さらに、ウエハレベルでフィルタ48に接続された回路52の電気的テストを実施することが可能である(EWS−電気ウエハ分類テスト:EWS−Electric Wafer Sort test)。
【0022】
図13〜図16は、本発明の第4実施例を示す。図13によれば、当初、第1のウエハ1は、第1のトレンチ72aを収容する基板53を含み、第1のトレンチ72aは、プラグ領域3について図1を参照して記述されたものに類似した要領で第1のプラグ部分73を絶縁するべく絶縁材料76で充填されている。その後、例えば、二酸化ケイ素の犠牲層(sacrificial layer)54が被着され、以下で記述するように上面上の構造との定着を行なうべき領域内で、第1のプラグ部分73の上面上に開口部55を形成するべくマスキングおよびエッチングを受ける。
【0023】
その後(図14)、犠牲層54の上面で且つ開口部55の中に多結晶シリコン種子層(polycrystalline silicon seed layer)が被着され、その後、多結晶シリコンエピタキシャル層56が成長される。このようにして、エピタキシャル層56は、開口部55で基板53と直接接触した状態にある。次に、エピタキシャル層56の内部で、第3および第4のトレンチ60a,60bが彫られ、これらは犠牲層54にまで達する。
【0024】
特に、第3のトレンチ60aは、基板53内で第1のプラグ部分72と垂直方向に整合された第2のプラグ部分62を区切り、第3のトレンチ60aは、望ましいマイクロメカニクス構造(図示された例では、例示されていないスプリングによって支持された状態にある回転子58および固定子59を含む回転タイプのマイクロアクチュエータ)を構成している。
【0025】
その後、公知の手法で、犠牲層54の一部分は、第4のトレンチ60bを通って除去される。特に、犠牲層54は、回転子58の下側で除去されて空隙63を形成し、それは実質的に固定子59の下側にとどまる。犠牲層54は、異なる幾何形状のため、第3のトレンチ60aを通してはきわめてわずかな程度でしか除去されない(マイクロメカニクス構造は、薄い領域および/または有孔領域により形成されており、犠牲層54が実質的に除去されることを可能にしている。その代り、これは、第3のトレンチ60aを通しては行なわれない)。
【0026】
図示されていない方法で、図1の第1のトレンチ2aについて記述されたものと類似の方法で、第3のトレンチを少なくとも部分的に絶縁材料で充填することが可能である。
その後(図15)、第1のウエハ1は逆転され、内側には既に回路40の部品が形成され且つ上面には接続領域23が既に作られている第2のウエハ10に対してボンディングされる。この場合も同様に、第2のプラグ部分62におけるエピタキシャル層56のシリコンと接続領域23の金属間の化学反応を可能にするため、低温熱処理が実施される。次に、第1のウエハ1の基板53は、絶縁材料76(または、少なくとも第1のトレンチ72aの底面)に達するまで薄くされ、酸化物層35が被着され、開口部28が酸化物層35内に形成され、さらに、基板53内の可動部分と固定部分を分離する第2のトレンチ72bが作られる。
【0027】
次に、図10を参照して記述してきたように、絶縁層(スティックホイル)が被着させられ、選択的に除去され、電気的接点29および電気的接続ライン30が形成される。図16では、電気的接続ライン30は、回転子58が定着させられた基板53の部分(キャップ領域67)を、最も左側にある第1のプラグ領域73に対して接続し、それにより、キャップ領域67、右側の第1のプラグ部分73および左側の第2のプラグ部分62を通して回路40に回転子58を電気的に接続することが可能となる。代わりに、図16の右半分に示されているのは、第2のプラグ部分62、第1のプラグ領域73および右側の接続領域23を通しての回路40と外部の間の電気的接続である。
【0028】
続いて、絶縁層は除去され、例えば、図11のスライダ41に類似したスライダといったような移動されるべき本体をギャップ領域67に固定することができる。
それにより、図13〜図16内に示された解決法は、キャップ(キャップ領域67)によって保護されたマイクロメカニクス構造57を提供し、マイクロメカニクス構造57および外部の両方に回路40を容易に接続する。
【0029】
図17は、回転子58が基板53に定着されておらず、図7のバイアス領域31,32と類似したバイアス領域およびスプリング(図示せず)によって支持される図16の構造の変形形態を示す。さらに、キャップ領域67は固定され、第2のトレンチ72bを有していない。回転子58および固定子59は、接続領域23およびパッド領域19を介して、第2のウエハ10内に形成された金属領域13,18に接続される。金属領域13は、図13〜図16を参照して記述されたものに類似した要領で第1のウエハ1内に形成されたプラグ領域62,73と整合されたさらなる接続領域23を介して且つ接点29を介して、外部に(図17の左半分に示されているように)接続される。さらに、金属領域18は、固定子59に対する回路40の接続そしてプラグ領域62,73および接点29を介して図17の右半分に示されているような外部への接続を可能にする。絶縁層80が、第1のウエハ1の表面26をカバーする。
【0030】
図18および図19は、例えば、加速度計センサ8といったマイクロメカニクス構造がキャップにより保護され、プラグ領域を介してバイアスおよび検知回路に電気的に接続されている第6実施例を示す。
最初は(図18)、第1のウエハは、以上の実施例とは対照的に、トレンチを形成するべくエッチングを受けていない基板53を含む。基板53上には、犠牲層54が被着され構成され、開口部55においてのみ除去される。次に、多結晶シリコン種子層が被着させられ、図14を参考にして記述されたように、エピタキシャル層56が成長させられる。
【0031】
エピタキシャル層56は、第2のプラグ部分64を区切るため、第5のトレンチ65aを形成するべくエッチングを受ける。ここで、第5のトレンチ65aは、部分的に或いは完全に、絶縁材料66で充填され、加速度計センサ8を構成するため第6のトレンチ65bが形成され、犠牲層54は、加速度計センサ8の回転子58を自由にするべく第6のトレンチ65bを通して部分的に除去される。図1〜図8に示されている実施例については、回転子58はスプリング(図示せず)を介して固定部分により支持されている。
【0032】
その後、第1のウエハ1は、第2のウエハ10の表面22上に既に形成された接続領域23を用いて第2のウエハ10にボンディングされている。次に、第1のウエハ1は、基板53に望まれる厚みに至るまで研削することによって薄くされる。次に、基板53は、回転子58よりも大きいもののウエハ1、10の切断後に得られる回路40を収納するチップよりも小さい寸法のキャップ領域67を形成するように選択的に除去される。このようにして、キャップ領域67は、回転子58を裏からカバーする(それを機械的に保護する)が、プラグ領域64は自由な状態に残す。
【0033】
最後に、この実施例では、エピタキシャル層54のシリコンと直接接触する電気的接続ライン30および接点29が形成される。特に、図19に示されている例においては、電気的接続ライン30が、固定部分の内部に配置された領域(図示せず)を接続し、回転子58、右側のプラグ領域64、ひいては回路40に電気的に接続される。右側のボールエンドワイヤ接続が、代って、外部への回路40の接続を可能にしている。
【0034】
加速度計センサ8が、例えば、運動中の空気との摩擦を低減させるべく低圧に保たれなくてはならない場合、加速度計センサ8の部域をとり囲む密封領域49を備えることができ、さらに、図12を参考にして既に記述した通り、真空条件下で第2のウエハ10に第1のウエハ1をボンディングすることができる。
ここで記述した方法および構造の利点は、以上のことから明白である。特に、これらが、互いの上に配置された半導体材料特に単結晶シリコンの2つの本体の機械的接続を可能にする同時に外部に対する或いは上にある本体の中に作られた構造に対し(上にある本体によりカバーされた)下にある本体の中に形成された構造または回路の電気的接続をも可能にする、ということが強調される。そうでなければ、これらは、裏から複雑で費用のかかるプロセスを実施する必要なく、既に作られた構造および回路に損傷を与えることなく、マイクロエレクトロメカニクス構造を形成するため半導体材料のウエハの製造において一般に用いられる単一の製造ステップを適用して、上にある本体より上に配置された領域に対する下にある本体の電気的接続を可能にする。
【0035】
ここで記述した解決法は、さらに、必要な場合、下にある本体および/または上にある本体のプリセットされた部域を外部環境から隔離して例えば、低圧環境内に繊細なエレメントを封入することおよび/または、製造中(例えば、半導体材料ウエハを切断する間)、その後の取扱い段階中、並びに、使用中、これらのエレメントを隔離しその汚染を防止することを可能にする。
【0036】
最後に、本明細書で記述され例示された接続構造、複合構造および製造プロセスに対して、特許請求の範囲に定義されているような本発明の範囲内に全て入るような数多くの修正および変更を加えることができるということは明らかである。特に、この接続構造を、2つ以上の異なる基板内に集積された電子回路の接続およびマイクロエレクトロメカニクス構造に結びつけられたバイアス/制御/検知回路に対するさまざまな種類のマイクロエレクトロメカニクス構造の接続の両方のための広範囲の利用分野に使用できるということが強調される。本発明の接続構造は機械的/電気的な一般的考慮事項および必要条件に従って、数多くの基板を接続するために使用可能である。
【0037】
【発明の効果】
以上、詳述したように、本発明によれば、異なる基板上に作られた半導体材料本体が重ねて置かれ且つ一緒におよび外部に対して機械的および電気的に接続されることを可能にする接続構造を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1実施例に従った2つの連続的製造段階における半導体材料ウエハを通る断面図である。
【図2】本発明の第1実施例に従った2つの連続的製造段階における半導体材料ウエハを通る断面図である。
【図3】第2の半導体材料ウエハに対するボンディング後の図2のウエハを通る断面図である。
【図4】連続する製造段階における図3のマルチウエハ構造を示す断面図である。
【図5】連続する製造段階における図3のマルチウエハ構造を示す断面図である。
【図6】連続する製造段階における図3のマルチウエハ構造を示す断面図である。
【図7】図6のマルチウエハ構造の右半分を示す斜視図である。
【図8】最終製造段階における図6のマルチウエハ構造を示す断面図である。
【図9】本発明の第2実施例に従ったマイクロエレクトロメカニクスシステムを示す断面図である。
【図10】本発明の第2実施例に従ったマイクロエレクトロメカニクスシステムを示す断面図である。
【図11】本発明の第2実施例に従ったマイクロエレクトロメカニクスシステムを示す断面図である。
【図12】本発明の第3実施例に従った3つの半導体材料基板から出発して形成された複合構造を示す断面図である。
【図13】本発明の第4実施例に従った2つ連続的製造段階における半導体材料ウエハを示す断面図である。
【図14】本発明の第4実施例に従った2つ連続的製造段階における半導体材料ウエハを示す断面図である。
【図15】第2の半導体材料ウエハに対するボンディング後の図14のウエハを示す断面図である。
【図16】その後の製造段階において、図15の2重ウエハから得られた複合構造を示す断面図である。
【図17】本発明の第5実施例に従った複合ウエハを示す断面図である。
【図18】2つの連続的製造段階における本発明の第6実施例に従った複合ウエハを示す断面図である。
【図19】2つの連続的製造段階における本発明の第6実施例に従った複合ウエハを示す断面図である。
【符号の説明】
1…第2の本体(固定部分)
2a,6;60a,72a,76;65a,66;54,63…絶縁領域
2b…区切りトレンチ
3;73,62;64…プラグ領域
4;58…可動部分
5,32;56、59,68…固定部分
8;57…マイクロエレクトロメカニクスデバイス
10…第1の本体
15〜19;40…導電性領域(電子回路)
23…第1の電気機械的接続領域
27;29;23a;44…接触領域
30…電気的接続ライン
41;51…第3の本体
53…基板領域
56…エピタキシャル領域
Claims (29)
- 半導体材料の第2の本体(1)が重ねて置かれた半導体材料の第1の本体(10)を接続するための電気的接続構造であって、
前記第2の本体(1)の一部分を通って延び、該第2の本体(1)の単結晶半導体材料で作られた少なくとも1つのプラグ領域(3;73,62;64)、
前記プラグ領域(3;73,62;64)の側方をとり囲む少なくとも1つの絶縁領域(2a,6;60a,72a,76;65a,66)、および、
前記第1の本体(10)と前記第2の本体(1)の間に配置され、前記プラグ領域(3;73,62;64)および前記第1の本体(10)の導電性領域(15〜19;40)と電気的接触状態にある導電性材料の少なくとも1つの第1の電気機械的接続領域(23)を特徴とする電気的接続構造。 - 請求項1に記載の電気的接続構造において、前記プラグ領域(3;62,73)は、前記第2の本体(1)の厚みを貫通して延び、第1の面および第2の面を有し、該第1の面は前記第1の電気機械的接続領域(23)と接触状態にあり、且つ、
前記プラグ領域の前記第2の面と接触状態にある導電性材料の少なくとも1つの接触領域(27;29;23a)を備えることを特徴とする電気的接続構造。 - 請求項2に記載の電気的接続構造において、前記第2の本体(1)より上に延び、且つ、前記接触領域(29)を形成する第1の端部を有する電気的接続ライン(30)を特徴とする電気的接続構造。
- 請求項3に記載の電気的接続構造において、前記電気的接続ラインは、前記第2の本体(1)の導電性領域と電気的接触状態にある第2の端部を有することを特徴とする電気的接続構造。
- 請求項3に記載の電気的接続構造において、前記電気的接続ライン(30)は、前記第2の本体(1)に固定された第3の本体(41)上に形成された接触領域(44)と電気的接触状態にある第2の端部を有することを特徴とする電気的接続構造。
- 請求項2に記載の電気的接続構造において、前記第2の本体(1)上に配置された半導体材料の第3の本体(51)に対して前記第2の本体(1)を電気的に接続するために、前記接触領域は前記半導体材料と金属の化学反応の結果として得られる材料で作られた少なくとも1つの第2の電気機械的接続領域(23a)を備え、該第2の電気機械的接続領域(23a)は前記第2の本体(1)と前記第3の本体(51)の間に配置されていることを特徴とする電気的接続構造。
- 請求項1に記載の電気的接続構造において、互いの上に配置された絶縁領域(54,63)により互いから部分的に絶縁されているエピタキシャル領域(56)と基板領域(53)を備える第2の本体(1)のために、
前記プラグ領域(62,73)は、前記基板領域(53)の厚みを貫通して延びる第1のプラグ部分(73)、および、前記エピタキシャル領域(56)の内側に形成された少なくとも1つの第2のプラグ部分(62)を備え、前記第2のプラグ部分(62)は前記第1のプラグ部分(73)と整合および直接電気的に接触した状態にあり、
前記絶縁領域(60a,72a,76)は、前記第1のプラグ部分(73)の側方をとり囲む第1の絶縁部分(72a,76)、および、前記第2のプラグ部分(62)の側方をとり囲む第2の絶縁部分(60a)を備え、
導電性材料の少なくとも1つの接触領域(29)は、前記第1のプラグ部分(73)と電気的接触状態にある前記基板領域(53)の自由面(26)上に延び、そして、
前記第2のプラグ部分(62)は、前記第1の電気機械的接続領域(23)に面し、且つ、該第1の電気機械的接続領域(23)と直接電気的接触状態にあることを特徴とする電気的接続構造。 - 請求項1に記載の電気的接続構造において、互いの上に配置され絶縁領域(54,63)により相互に絶縁されているエピタキシャル領域(56)と基板領域(67)を備える第2の本体(1)のために、
前記基板領域(67)は、前記エピタキシャル領域(56)よりも小さい面積を有し、前記プラグ領域(64)は前記エピタキシャル領域(56)の厚みを貫通して延び、前記基板領域(67)との関係において整合されておらず、そいて、第1の面および第2の面を有し、前記第1の面は前記第1の電気機械的接続領域(23)と接触しており、前記第2の面は導電性材料の少なくとも1つの電気的接続領域(30)と直接接触した状態にあることを特徴とする電気的接続構造。 - 請求項1〜8のいずれか1項に記載の電気的接続構造において、前記絶縁領域(2a,6;60a,72a,76;65a,66)は、絶縁材料(6;66;76)で少なくとも部分的に充填されて閉鎖された形状を有するトレンチを備えることを特徴とする電気的接続構造。
- 請求項1〜9のいずれか1項に記載の電気的接続構造において、前記第1の電気機械的接続領域(23)は、前記半導体材料と金属の化学反応の結果として得られる材料で作られていることを特徴とする電気的接続構造。
- 請求項1〜10のいずれか1項に記載の電気的接続構造において、前記第1の電気機械的接続領域(23)は、金、パラジウム、チタンおよびニッケルを含むグループの中から選ばれた金属とシリコンの化学反応の結果として得られる金属で作れていることを特徴とする電気的接続構造。
- 半導体材料の第1の本体(1)、該第1の本体(1)上に配置された半導体材料の第2の本体(10)および電気的接続構造を備える複合構造であって、前記電気的接続構造は請求項1〜11のいずれか1項に記載の通りに形成されていることを特徴とする複合構造。
- 半導体材料の第1の本体(10)、前記第1の本体(10)上に配置された半導体材料の第2の本体(1)、および、請求項2に記載の電気的接続構造を備える複合構造であって、
前記第1の本体(10)は、電子回路(15〜19;40)を収納し、且つ、前記第2の本体(1)は、前記第2の本体を通って延びる少なくとも1つの区切りトレンチ(2b)によって互いに分離された固定部分(1,5,32;56、59,68)および可動部分(4;58)を備えるマイクロエレクトロメカニクスデバイス(8;57)を収納していることを特徴とする複合構造。 - 請求項13に記載の複合構造において、外部電気接続電線は、前記接触領域(29)にボンディングされていることを特徴とする複合構造。
- 請求項13に記載の複合構造において、前記電気的接続構造は、前記第2の本体(1)より上に延び前記接触領域(29)を形成する第1の端部および前記マイクロエレクトロメカニクスデバイス(8;57)と電気的接触状態にある第2の端部を有する電気的接続ライン(30)を備えることを特徴とする複合構造。
- 請求項13に記載の複合構造において、前記第2の本体(1)に固定された第3の本体を特徴とし、前記電気的接続構造は、前記接触領域(29)を形成する第1の端部および前記第3の本体(41)上に形成された接触領域(44)と電気的接触状態にある第2の端部を有する電気的接続ライン(30)を備えることを特徴とする複合構造。
- 請求項16に記載の複合構造において、前記第3の本体(41)はスライダであり、且つ、前記複合構造はハードディスク駆動機構のマイクロメータによる位置調整のためのアクチュエータユニットを形成することを特徴とする複合構造。
- 半導体材料の第1の本体(10)、該第1の本体上に配置された半導体材料の第2の本体(1)、該第2の本体に固定された半導体材料の第3の本体(51)、および、請求項6に記載の電気的接続構造を備える複合構造であって、
前記第1の本体(10)および前記第3の本体(51)はそれぞれの電子回路(48、52)を収納し、該電子回路は一緒に前記プラグ領域(3)を通って接続されていることを特徴とする複合構造。 - 請求項18に記載の複合構造において、閉鎖形状を有し、前記電子回路(48)の外側で前記第1および第2の本体(10,1)の間に配置された密封領域(49)を特徴とする複合構造。
- 半導体材料の第1の本体(10)、
前記第1の本体の上に配置され、互いに重ねて置かれた絶縁領域(54,63)により互いから部分的に絶縁されている基板領域(53)とエピタキシャル領域(56)を含む半導体材料の第2の本体、および、
請求項7に記載の電気的接続構造を備え、
前記エピタキシャル領域(56)は、当該領域(56)を通って延びる少なくとも1つの区切りトレンチ(60b)によって互いに分離されている固定部分(59,68)と可動部分(58)を含むマイクロエレクトロメカニクスデバイス(57)を収納し、且つ、前記基板領域(53)は、キャップ領域(67)を形成することを特徴とする複合構造。 - 半導体材料の第1の本体(10)、
前記第1の本体の上に配置され、互いに重ねて置かれた絶縁領域(54,63)により互いから絶縁されている基板領域(67)とエピタキシャル領域(56)を備え、前記基板領域(67)が前記エピタキシャル領域(56)よりも小さい面積をもつ半導体材料の第2の本体、および、
請求項8に記載の電気的接続構造を備え、
前記エピタキシャル領域(56)は、当該領域(56)を通って延びる少なくとも1つの区切りトレンチ(65b)によって互いに分離されている固定部分(59)と可動部分(58)を含むマイクロエレクトロメカニクスデバイス(8)を収納し、且つ、前記基板領域は、前記可動部分(58)よりも大きな寸法を有し前記固定部分(59)に固定されているキャップ領域(67)を形成することを特徴とする複合構造。 - 複合構造の製造方法であって、
半導体材料の第1のウエハ(1)を通って延びる絶縁領域(2a,6;60a,72a,76;65a,66)により囲まれ、該第1のウエハ(1)の単結晶半導体材料で作られた少なくとも1つのプラグ領域(3;73,62;64)を形成する段階、
半導体材料の第2のウエハ(10)上に、導電性材料より成る前記プラグ領域と整合される少なくとも1つの電気機械的接続領域(23)を形成する段階、
前記第1のウエハ(1)および前記第2のウエハ(10)を密接させ、前記プラグ領域(3;73,62;64)を前記電気機械的接続(23)と接触させる段階、および、
前記電気機械的接続領域を通して前記第1のウエハおよび前記第2のウエハを固定する段階を特徴とする製造方法。 - 請求項22に記載の製造方法において、前記第1のウエハの表面(7)から前記第1のウエハの内部へ部分的に延び前記1つのプラグ領域(3)の側方を区切る前記絶縁領域(2a,6)を、前記第1のウエハ(1)内に最初に形成する段階、
前記第2のウエハ(10)と対面する位置に前記第1のウエハの前記表面(7)をもってくるように、前記第1のウエハ(1)を逆転させる段階、および、
前記絶縁領域(2a,6)まで前記第1のウエハ(1)を薄くする段階を特徴とする製造方法。 - 請求項23に記載の製造方法において、前記絶縁領域(2a,6)を形成する前記段階は、
前記第1のウエハ(1)内に絶縁トレンチ(2a)を形成する段階、および、
前記絶縁トレンチを絶縁材料(6)で少なくとも部分的に充填する段階を備えることを特徴とする製造方法。 - 請求項24に記載の製造方法において、前記第1のウエハ(1)内でマイクロエレクトロメカニクス構造(8)を区切るトレンチ(2b)を形成し、前記電気機械的接続領域を形成する前に前記ウエハ(10)内に電子回路(13〜19)を形成する段階を特徴とする製造方法。
- 請求項22に記載の製造方法において、
半導体材料の基板(53)内で、当該基板の表面から前記基板の内部に部分的に延び前記プラグ領域の第1のプラグ部分(73)の側方を区切る前記絶縁領域の第1の絶縁部分(72a,76)を形成する段階、
前記基板(53)の前記表面からエピタキシャル層(56)を成長させる段階、
前記エピタキシャル層(56)内で、当該エピタキシャル層の厚みを貫通して延び且つ前記第1のプラグ部分(73)と実質的に整合および電気的接触状態にある前記プラグ領域の第2のプラグ部分(62)を区切る前記絶縁領域の少なくとも1つの第2の絶縁部分(60b)を形成する段階、
前記第2のウエハ(10)に前記第2のプラグ部分(62)を固定する段階、
前記第1の絶縁部分(72a,76)まで前記基板(53)を薄くする段階、および、
前記基板(53)の自由面上に接触領域(29,30)を形成する段階を特徴とする製造方法。 - 請求項22に記載の製造方法において、
基板(53)上で、エピタキシャル層(56)を成長させる段階、
前記エピタキシャル層(56)の厚みを貫通して延び、前記プラグ領域(64)を区切る前記絶縁領域(65a,66)を前記エピタキシャル層(56)内に形成する段階、
前記エピタキシャル層(56)内に保護されるべきデバイス(57)を形成する段階、
前記プラグ領域(64)を通して前記第2のウエハ(10)に対して前記第1のウエハ(1)の前記エピタキシャル層(56)を固定する段階、
前記保護されるべきデバイス(57)をカバーするキャップ領域(67)を形成するように前記基板(53)を選択的に除去し、前記プラグ領域(64)を自由にする段階、および、
前記プラグ領域(64)の上に接触領域(29,30)を形成する段階を特徴とする製造方法。 - 請求項22〜27のいずれか1項に記載の製造方法において、前記第2のウエハ(10)に前記第1のウエハ(1)を固定する前記段階は真空条件で実施され、さらに、前記第1のウエハ(1)と前記第2のウエハ(10)の間に密封領域(49)を形成する段階を備えることを特徴とする製造方法。
- 請求項22〜28のいずれか1項に記載の製造方法において、前記電気機械的接続領域(23)の前記導電性材料は金属であり、前記固定段階は、前記プラグ領域(3;62;64)の前記半導体材料と前記電気機械的接続構造(23)の前記金属を反応させる段階を備えることを特徴とする製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014517912A (ja) * | 2011-04-14 | 2014-07-24 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | アウトオブプレーンスペーサが画成する電極 |
Families Citing this family (67)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002023630A2 (en) * | 2000-09-13 | 2002-03-21 | Applied Materials, Inc. | Micromachined silicon block vias for transferring electrical signals to the backside of a silicon wafer |
US7271489B2 (en) | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
US6867501B2 (en) * | 2001-11-01 | 2005-03-15 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
EP1312580B1 (en) * | 2001-11-16 | 2007-01-24 | STMicroelectronics S.r.l. | Process for sealing devices incorporating microstructures |
US6593651B1 (en) * | 2002-01-30 | 2003-07-15 | Endevco Corporation | Terminals for multi-layer devices |
US6887769B2 (en) * | 2002-02-06 | 2005-05-03 | Intel Corporation | Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same |
US6975016B2 (en) | 2002-02-06 | 2005-12-13 | Intel Corporation | Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof |
US6661085B2 (en) * | 2002-02-06 | 2003-12-09 | Intel Corporation | Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack |
DE10205026C1 (de) * | 2002-02-07 | 2003-05-28 | Bosch Gmbh Robert | Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration |
US6762076B2 (en) * | 2002-02-20 | 2004-07-13 | Intel Corporation | Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices |
EP1351288B1 (en) | 2002-04-05 | 2015-10-28 | STMicroelectronics Srl | Process for manufacturing an insulated interconnection through a body of semiconductor material and corresponding semiconductor device |
US6992399B2 (en) * | 2002-05-24 | 2006-01-31 | Northrop Grumman Corporation | Die connected with integrated circuit component for electrical signal passing therebetween |
DE60223136D1 (de) | 2002-06-20 | 2007-12-06 | St Microelectronics Srl | Mikroelektromechanisches Bauelement, insbesondere Mikroaktor für Festplatteneinheiten, und Verfahren zu dessen Herstellung |
JP3529050B2 (ja) * | 2002-07-12 | 2004-05-24 | 沖電気工業株式会社 | 半導体装置の製造方法 |
US7317232B2 (en) * | 2002-10-22 | 2008-01-08 | Cabot Microelectronics Corporation | MEM switching device |
US6835589B2 (en) | 2002-11-14 | 2004-12-28 | International Business Machines Corporation | Three-dimensional integrated CMOS-MEMS device and process for making the same |
US20040124509A1 (en) * | 2002-12-28 | 2004-07-01 | Kim Sarah E. | Method and structure for vertically-stacked device contact |
US20040124538A1 (en) * | 2002-12-31 | 2004-07-01 | Rafael Reif | Multi-layer integrated semiconductor structure |
US7064055B2 (en) | 2002-12-31 | 2006-06-20 | Massachusetts Institute Of Technology | Method of forming a multi-layer semiconductor structure having a seamless bonding interface |
AU2003297542A1 (en) | 2002-12-31 | 2004-07-29 | Massachusetts Institute Of Technology | Method of forming a multi-layer semiconductor structure incorporating a processing handle member |
ITTO20030269A1 (it) * | 2003-04-08 | 2004-10-09 | St Microelectronics Srl | Procedimento per la fabbricazione di un dispositivo |
FR2856844B1 (fr) * | 2003-06-24 | 2006-02-17 | Commissariat Energie Atomique | Circuit integre sur puce de hautes performances |
US7397968B2 (en) * | 2003-10-29 | 2008-07-08 | Hewlett-Packard Development Company, L.P. | System and method for tone composition |
US7034393B2 (en) * | 2003-12-15 | 2006-04-25 | Analog Devices, Inc. | Semiconductor assembly with conductive rim and method of producing the same |
US20050170609A1 (en) * | 2003-12-15 | 2005-08-04 | Alie Susan A. | Conductive bond for through-wafer interconnect |
JP4353845B2 (ja) * | 2004-03-31 | 2009-10-28 | 富士通株式会社 | 半導体装置の製造方法 |
US7608534B2 (en) * | 2004-06-02 | 2009-10-27 | Analog Devices, Inc. | Interconnection of through-wafer vias using bridge structures |
US7183622B2 (en) * | 2004-06-30 | 2007-02-27 | Intel Corporation | Module integrating MEMS and passive components |
US7087538B2 (en) * | 2004-08-16 | 2006-08-08 | Intel Corporation | Method to fill the gap between coupled wafers |
US7332808B2 (en) * | 2005-03-30 | 2008-02-19 | Sanyo Electric Co., Ltd. | Semiconductor module and method of manufacturing the same |
EP1707931B1 (en) * | 2005-03-31 | 2013-03-27 | STMicroelectronics Srl | Analog data-input device provided with a microelectromechanical pressure sensor |
TW200644165A (en) * | 2005-05-04 | 2006-12-16 | Icemos Technology Corp | Silicon wafer having through-wafer vias |
CN101578686B (zh) * | 2005-05-18 | 2012-07-18 | 科隆科技公司 | 微机电装置的制造方法 |
US8008105B2 (en) | 2005-05-18 | 2011-08-30 | Kolo Technologies, Inc. | Methods for fabricating micro-electro-mechanical devices |
EP1907133A4 (en) | 2005-06-17 | 2012-05-09 | Kolo Technologies Inc | MICROELECTROMECHANICAL TRANSDUCER HAVING AN ISOLATION EXTENSION |
EP1762925B1 (en) | 2005-09-09 | 2016-12-21 | STMicroelectronics Srl | Analog input device with integrated pressure sensor and electronic apparatus equipped with said input device. |
DE602005021796D1 (de) | 2005-11-16 | 2010-07-22 | St Microelectronics Srl | Herstellungsprozess für "deep through vias" in einem Halbleiterbauelement |
US7663232B2 (en) * | 2006-03-07 | 2010-02-16 | Micron Technology, Inc. | Elongated fasteners for securing together electronic components and substrates, semiconductor device assemblies including such fasteners, and accompanying systems |
JP5011820B2 (ja) * | 2006-05-24 | 2012-08-29 | オムロン株式会社 | 積層デバイス、およびその製造方法 |
EP1873822A1 (en) * | 2006-06-27 | 2008-01-02 | STMicroelectronics S.r.l. | Front-rear contacts of electronics devices with induced defects to increase conductivity thereof |
KR100761468B1 (ko) * | 2006-07-13 | 2007-09-27 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
JP2008073818A (ja) * | 2006-09-22 | 2008-04-03 | Murata Mfg Co Ltd | 電子部品および複合電子部品 |
US20080087979A1 (en) * | 2006-10-13 | 2008-04-17 | Analog Devices, Inc. | Integrated Circuit with Back Side Conductive Paths |
WO2008086537A2 (en) * | 2007-01-11 | 2008-07-17 | Analog Devices, Inc. | Aluminum based bonding of semiconductor wafers |
JPWO2008136316A1 (ja) * | 2007-04-26 | 2010-07-29 | アルプス電気株式会社 | 積層基板構造体及びその製造方法 |
DE102009030958B4 (de) * | 2008-07-23 | 2014-01-23 | Infineon Technologies Ag | Halbleiteranordnung mit einem Verbindungselement und Verfahren zur Herstellung einer solchen |
DE102008041721B4 (de) * | 2008-08-29 | 2018-11-15 | Robert Bosch Gmbh | Verfahren zur Herstellung eines mikromechanischen Bauteils |
US8956904B2 (en) | 2008-09-10 | 2015-02-17 | Analog Devices, Inc. | Apparatus and method of wafer bonding using compatible alloy |
US7981765B2 (en) * | 2008-09-10 | 2011-07-19 | Analog Devices, Inc. | Substrate bonding with bonding material having rare earth metal |
JP4766143B2 (ja) * | 2008-09-15 | 2011-09-07 | 株式会社デンソー | 半導体装置およびその製造方法 |
EP2346083B1 (en) * | 2008-09-22 | 2016-03-30 | Alps Electric Co., Ltd. | Mems sensor |
FR2938970A1 (fr) * | 2008-11-26 | 2010-05-28 | St Microelectronics Rousset | Procede pour empiler et interconnecter des circuits integres |
DE102009015306B4 (de) * | 2009-03-27 | 2012-02-23 | Austriamicrosystems Ag | Verfahren zur Herstellung von MEMS-Bauelementen |
JP5304536B2 (ja) | 2009-08-24 | 2013-10-02 | ソニー株式会社 | 半導体装置 |
US7927919B1 (en) * | 2009-12-03 | 2011-04-19 | Powertech Technology Inc. | Semiconductor packaging method to save interposer |
US8322022B1 (en) | 2010-06-28 | 2012-12-04 | Western Digital (Fremont), Llc | Method for providing an energy assisted magnetic recording head in a wafer packaging configuration |
FR2964793B1 (fr) * | 2010-09-09 | 2014-04-11 | Ipdia | Dispositif d'interposition |
US8220140B1 (en) | 2010-09-13 | 2012-07-17 | Western Digital (Fremont), Llc | System for performing bonding a first substrate to a second substrate |
US9409763B2 (en) | 2012-04-04 | 2016-08-09 | Infineon Technologies Ag | MEMS device and method of making a MEMS device |
US9556016B2 (en) | 2012-08-20 | 2017-01-31 | Robert Bosch Gmbh | Capacitive MEMS sensor and method |
US10183857B2 (en) | 2012-08-21 | 2019-01-22 | Robert Bosch Gmbh | MEMS pressure sensor with multiple membrane electrodes |
US10160632B2 (en) | 2012-08-21 | 2018-12-25 | Robert Bosch Gmbh | System and method for forming a buried lower electrode in conjunction with an encapsulated MEMS device |
US9469522B2 (en) | 2013-03-15 | 2016-10-18 | Robert Bosch Gmbh | Epi-poly etch stop for out of plane spacer defined electrode |
US10549982B2 (en) | 2016-02-15 | 2020-02-04 | Stmicroelectronics S.R.L. | Pressure sensor encapsulated in elastomeric material, and system including the pressure sensor |
FR3058830B1 (fr) * | 2016-11-14 | 2018-11-30 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de realisation collective d’une pluralite de puces optoelectroniques |
IT201900000917A1 (it) * | 2019-01-22 | 2020-07-22 | St Microelectronics Srl | Metodo di fabbricazione di un componente integrato con occupazione spaziale migliorata, e componente integrato |
WO2023195132A1 (ja) * | 2022-04-07 | 2023-10-12 | 富士通株式会社 | 電子装置、電子システム及び電子装置の製造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4239312A (en) * | 1978-11-29 | 1980-12-16 | Hughes Aircraft Company | Parallel interconnect for planar arrays |
US4660066A (en) * | 1982-09-08 | 1987-04-21 | Texas Instruments Incorporated | Structure for packaging focal plane imagers and signal processing circuits |
US4807021A (en) * | 1986-03-10 | 1989-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device having stacking structure |
KR900008647B1 (ko) * | 1986-03-20 | 1990-11-26 | 후지쓰 가부시끼가이샤 | 3차원 집적회로와 그의 제조방법 |
US4784970A (en) * | 1987-11-18 | 1988-11-15 | Grumman Aerospace Corporation | Process for making a double wafer moated signal processor |
US5270261A (en) * | 1991-09-13 | 1993-12-14 | International Business Machines Corporation | Three dimensional multichip package methods of fabrication |
US5691248A (en) * | 1995-07-26 | 1997-11-25 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
US5756395A (en) * | 1995-08-18 | 1998-05-26 | Lsi Logic Corporation | Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit structures |
JP3920399B2 (ja) * | 1997-04-25 | 2007-05-30 | 株式会社東芝 | マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置 |
US6118181A (en) * | 1998-07-29 | 2000-09-12 | Agilent Technologies, Inc. | System and method for bonding wafers |
JP2001053178A (ja) * | 1999-06-02 | 2001-02-23 | Japan Radio Co Ltd | 電子回路装置が封止され回路基板に実装される電子部品及びその製造方法 |
US6265246B1 (en) * | 1999-07-23 | 2001-07-24 | Agilent Technologies, Inc. | Microcap wafer-level package |
US6228675B1 (en) * | 1999-07-23 | 2001-05-08 | Agilent Technologies, Inc. | Microcap wafer-level package with vias |
-
2000
- 2000-04-28 EP EP00830314A patent/EP1151962B1/en not_active Expired - Lifetime
- 2000-04-28 DE DE60035179T patent/DE60035179T2/de not_active Expired - Lifetime
-
2001
- 2001-04-27 US US09/844,180 patent/US6504253B2/en not_active Expired - Lifetime
- 2001-04-27 JP JP2001132199A patent/JP4970662B2/ja not_active Expired - Lifetime
-
2002
- 2002-05-21 US US10/153,473 patent/US6498053B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014517912A (ja) * | 2011-04-14 | 2014-07-24 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | アウトオブプレーンスペーサが画成する電極 |
Also Published As
Publication number | Publication date |
---|---|
US20020135062A1 (en) | 2002-09-26 |
DE60035179T2 (de) | 2008-02-21 |
DE60035179D1 (de) | 2007-07-26 |
EP1151962A1 (en) | 2001-11-07 |
US6504253B2 (en) | 2003-01-07 |
US6498053B2 (en) | 2002-12-24 |
EP1151962B1 (en) | 2007-06-13 |
US20010038148A1 (en) | 2001-11-08 |
JP2002076269A (ja) | 2002-03-15 |
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