JP4966777B2 - A/d変換器 - Google Patents
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Description
図1は、本発明に係るA/D変換器の一例を示すブロック図である。同図の如く当該A/D変換器は、デルタシグマ変調回路DSM、ディジタルフィルタDFにより構成されている。それらの動作タイミングは、クロックドライバCDにより生成されるクロック信号により規定される。デルタシグマ変調回路DSMは、図1の如く、積分器M1〜M3、加算器K1,K2、アンプA1〜A3、量子化器QおよびフィードバックD/A変調回路FBから構成されている。なお図1のブロック図においては、アンプA1〜A3を図示しているが、実際にはそれらに代えて、例えば電圧変化を容量比を用いて増幅する回路など、アンプと等価な機能を有するものに置き換えてもよい。つまり本発明が適用されるA/D変換器は、図1のようにアンプを使用したもの限定されない。
図7は実施の形態2に係る初段積分器MM1の構成を示す図である。当該初段積分器MM1は、図5の回路に対し、第1ノイズキャンセル回路NC1のスイッチSW11,SW12、並びに第1ノイズキャンセル回路NC1のスイッチSW15,SW16をそれぞれ省略したものである。つまり、キャパシタC1の一端(ノードN2)を第1入力端子IN1に直接接続し、またキャパシタC2の一端を第2入力端子IN2に直接接続させている。
図8は実施の形態3に係るA/D変換器の入力部に用いられる初段積分器MM1の構成を示す図である。本実施の形態においては、実施の形態1(図5)の初段積分器MM1の前段すなわちドライバ回路DRと初段積分器MM1との間にローパスフィルタLPFを設ける。
本実施の形態では、本発明に係るA/D変換器を他のディジタル回路と共に1つのチップ上に搭載させる場合に有効な技術について説明する。図10は、本実施の形態に係る半導体装置の構成を示す図である。図10のように当該半導体装置では、同一のチップ100上に、2つのA/D変換器21A,21Bと共に、CPU(Central Processing Unit)およびDSP(Digital Signal Processor)を含むマイコン11がディジタル回路として形成されている。A/D変換器21Bは上で示した本発明に係る初段積分器MM1を備えるものであり、同じくチップ100上に形成されたドライバ回路DRを介してアナログ入力信号が入力される。マイコン11は、当該A/D変換器21Bが、入力されたアナログ入力信号に基づいて生成したディジタル信号を受ける。
以上の各実施の形態においては、デルタシグマ変調回路を用いたA/D変換器について述べたが、本発明の適用はそれに限定されるものではない。例えばサンプルホールド回路を用いたA/D変換器(サンプルホールド型A/D変換器)など、その入力初段部(アナログ入力部)にスイッチドキャパシタ回路を備えたA/D変換器に対して広く適用可能である。
Claims (7)
- 互いに逆相の第1および第2アナログ信号がそれぞれ入力される第1および第2スイッチトキャパシタ回路を含む積分回路またはサンプルホールド回路を備える、差動入力型のA/D変換器であって、
前記第1スイッチトキャパシタ回路は、
第1サンプリングキャパシタと、
前記第1アナログ信号が入力される前記第1入力端子と前記第1サンプリングキャパシタの一端との間に接続され第1のタイミングでオンする第1スイッチと、
前記第1サンプリングキャパシタの前記一端と基準電源との間に接続され第2のタイミングでオンする第2スイッチとを含み、
前記第2スイッチトキャパシタ回路は、
第2サンプリングキャパシタと、
前記第2アナログ信号が入力される前記第2入力端子と前記第2サンプリングキャパシタの一端との間に接続され前記第1のタイミングでオンする第3スイッチと、
前記第2サンプリングキャパシタの前記一端と前記基準電源との間に接続され前記第2のタイミングでオンする第4スイッチとを含み、
当該A/D変換器は、
前記第1スイッチがオンしたときに前記第1入力端子に生じるキックバックノイズを打ち消す信号を、前記第1のタイミングで前記第1入力端子に供給する第1ノイズキャンセル回路と、
前記第3スイッチがオンしたときに前記第2入力端子に生じるキックバックノイズを打ち消す信号を、前記第1のタイミングで前記第2入力端子に供給する第2ノイズキャンセル回路とをさらに備える、
ことを特徴とするA/D変換器。 - 請求項1記載のA/D変換器であって、
前記第1ノイズキャンセル回路は、
第1キャパシタと、
前記第1入力端子と前記第1キャパシタの一端との間に接続され、それぞれ前記第1および第2のタイミングでオンする第5および第6スイッチと、
前記第2入力端子と前記第1キャパシタの他端との間に接続され前記第2のタイミングでオンする第7スイッチと、
前記基準電源と前記第1キャパシタの前記他端との間に接続され前記第1のタイミングでオンする第8スイッチとを含み、
前記第2ノイズキャンセル回路は、
第2キャパシタと、
前記第2入力端子と前記第2キャパシタの一端との間に接続され、それぞれ前記第1および第2のタイミングでオンする第9および第10スイッチと、
前記第1入力端子と前記第2キャパシタの他端との間に接続され前記第2のタイミングでオンする第11スイッチと、
前記基準電源と前記第2キャパシタの前記他端との間に接続され前記第1のタイミングでオンする第12スイッチとを含む
ことを特徴とするA/D変換器。 - 請求項1記載のA/D変換器であって、
前記第1ノイズキャンセル回路は、
前記第1入力端子に接続する一端を有する第1キャパシタと、
前記第2入力端子と前記第1キャパシタの他端との間に接続され前記第2のタイミングでオンする第5スイッチと、
前記基準電源と前記第1キャパシタの前記他端との間に接続され前記第1のタイミングでオンする第6スイッチとを含み、
前記第2ノイズキャンセル回路は、
前記第2入力端子に接続する一端を有する第2キャパシタと、
前記第1入力端子と前記第2キャパシタの他端との間に接続され前記第2のタイミングでオンする第7スイッチと、
前記基準電源と前記第2キャパシタの前記他端との間に接続され前記第1のタイミングでオンする第8スイッチとを含む
ことを特徴とするA/D変換器。 - オーバーサンプリング方式で動作するA/D変換器であることを特徴とする請求項2または請求項3記載のA/D変換器。
- 請求項4記載のA/D変換器であって、
前記第1キャパシタの容量値は、前記第1サンプリングキャパシタの容量値とほぼ同じであり、
前記第2キャパシタの容量値は、前記第2サンプリングキャパシタの容量値とほぼ同じである
ことを特徴とするA/D変換器。 - 請求項1から請求項5のいずれか記載のA/D変換器であって、
前記第1および第2スイッチトキャパシタそれぞれの前段にローパスフィルタをさらに備え、
前記第1および第2アナログ信号はそれぞれ前記ローパスフィルタを介して前記第1および第2入力端子に入力される
ことを特徴とするA/D変換器。 - 請求項1から請求項6のいずれか記載のA/D変換器であって、
当該A/D変換器は、他のディジタル回路と同一のチップ上に形成されており、
前記第1および第2のタイミングは、前記ディジタル回路の動作タイミングを規定するクロック信号のレベル遷移のタイミングからずらして設定されている
ことを特徴とするA/D変換器。
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