JPH08125541A - デルタシグマ変調器 - Google Patents

デルタシグマ変調器

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JPH08125541A
JPH08125541A JP6265147A JP26514794A JPH08125541A JP H08125541 A JPH08125541 A JP H08125541A JP 6265147 A JP6265147 A JP 6265147A JP 26514794 A JP26514794 A JP 26514794A JP H08125541 A JPH08125541 A JP H08125541A
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delta
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淳 十倉
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Abstract

(57)【要約】 【目的】 回路規模の増加や消費電流を増大させること
なく、絶対値が等しくなるように高度に調整された正負
のリファレンス電源の不要なデルタシグマ変調器を提供
する。 【構成】 入力信号と帰還信号とを加算する加算回路８
１と、加算回路８１の出力を積分する積分回路８２と、
積分回路８２の出力をＡ／Ｄ変換するアナログ・デジタ
ル変換回路２８と、アナログ・デジタル変換回路２８の
出力信号を遅延させるフリップ・フロップ２９と、フリ
ップ・フロップ２９の出力に応じた電荷を出力するキャ
パシタ３６、３７と、キャパシタ３６、３７に電源電位
とグランド電位を加えるスイッチ３２、３３と、帰還デ
ジタル信号及びその反転信号によってキャパシタ３６、
３７に加える電圧を切り替えるスイッチ３０、３１、及
びこれらのスイッチによって切り替えられた電圧とキャ
パシタ３５、３６とを接続するスイッチ３４、３５を有
するデジタル・アナログ変換回路８３とが配設されてい
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、デルタシグマ変調器
及びオーバーサンプリングデルタシグマ方式アナログ・
デジタル変換器に関し、特にスイッチドキャパシタを利
用したデルタシグマ変調器に関する。
【０００２】
【従来の技術】サンプリング周波数を高くして、量子化
歪や折り返し歪を、信号帯域外にシフトさせるデルタシ
グマ変調器を用いたオーバーサンプリング方式のアナロ
グ・デジタルコンバータ回路が知られている。
【０００３】従来のスイッチドキャパシタを用いたデル
タシグマ変調器は、図６に示すように、入力信号により
充電されるキャパシタ５と、図７で示す充電期間中にＨ
となるクロックｐｈｉ１でＯＮになり、キャパシタ５を
入力信号電圧で充電させるスイッチ１、２と、その逆相
の演算期間中にＨとなるクロックｐｈｉ２でＯＮにな
り、キャパシタ５に蓄積された電荷を出力させるスイッ
チ３、４と、入力信号の積分を行う積分回路のキャパシ
タ６と演算増幅器７と、前記積分回路の出力電圧とグラ
ンド電位とを比較し、その大小から値を１ビットのデジ
タル値で出力する１ビットアナログ・デジタル変換器８
と、前記アナログ・デジタル変換器８の出力を１クロッ
ク周期の期間だけ遅延させる遅延回路として動作するフ
リップフロップ９と、遅延後のデジタルデータによって
リファレンス電圧源＋Ｖｒｅｆ，−Ｖｒｅｆを切り替え
て出力するスイッチ１０、１１と、前記正負のリファレ
ンス電圧で充電されるキャパシタ１６と、クロックｐｈ
ｉ１でＯＮになり、キャパシタ１６を、スイッチ１０、
１１で切り替えられた前記リファレンス電圧源の電位で
充電させるスイッチ１２、１３と、クロックｐｈｉ２で
ＯＮになり、キャパシタ１６に充電されていた電荷を前
記積分器に出力させるスイッチ１４、１５とから横成さ
れている。スイッチ１０、１１と、キャパシタ１６と、
スイッチ１２、１３と、スイッチ１４、１５とから１ビ
ットデジタル・アナログ変換回路が構成されている。
【０００４】次に、本従来例の動作について説明する。
【０００５】図７に示すように、充電期間になり、ｐｈ
ｉ１がＨレベルとなると、スイッチ１、２がＯＮとな
り、キャパシタ５は、入力信号の電位Ｖｉｎで充電され
る。また、１ビットデジタル・アナログ変換回路からの
出力により、遅延が行われた後のデジタルデータが０か
１かによって、スイッチ１０、１１のいずれかがＯＮと
なる。このとき、ｐｈｉ１によりスイッチ１２、１３も
ＯＮになっている。このため、キャパシタ１６は、前記
デジタルデータが０か１かによって、リファレンス電源
の電位＋Ｖｒｅｆ，−Ｖｒｅｆのいずれかの電位で充電
される。
【０００６】また、演算期間になり、ｐｈｉ２がＨレべ
ルとなると、スィッチ３、４及び１４、１５がＯＮにな
る。よって、キャパシタ５、キャパシタ１６が並列接続
され、それぞれのキャパシタに充電されていた電荷が、
演算増幅器７を通じ、キャパシタ６に保持されてあった
電荷に加算される。このことにより、入力された電圧Ｖ
ｉｎに比例した電荷とリファレンス電源Ｖｒｅｆに比例
した正負のいずれかの電荷との和の信号が積分される。
積分結果は、１ビットアナログ・デジタル変換器８によ
ってグランド電位と比較され、その信号の正負によって
変調出力の１ビットのデジタルデータが出力される。
【０００７】
【発明が解決しようとする課題】上述した従来のデルタ
シグマ変調回路では、演算増幅器７と１ビットアナログ
・デジタル変換器８を横成するコンパレータの動作用の
正負の動作電源、１ビットデジタル・アナログ変換回路
のための正負のリファレンス電源を合わせて４種類の電
源が必要である。また、デジタル・アナログ変換回路の
正負のリファレンス電源の電圧の絶対値にずれがある
と、帰還や正負のステップ出力電荷が異なり、出力信号
のスぺクトラムに大きな影響を与える。図４に正負のス
テップ電圧の絶対値に差がない理想的条件のシミュレー
ショシ結果の出力信号のスぺクトラムと、図５に図４と
同条件でステップ電圧の絶対値が１０％ずれた場合のシ
ミュレーションの出力信号のスペクトラムを示す。この
図より、デルタシグマ変調器の特徴である、信号帯域付
近のノイズの抑圧の割合が減少していることが分かる。
このため、この正負のリファレンス電源は、正負の電源
電圧の絶対値が等しい、高精度のものが必要である。よ
って、電源回路が複雑となり、規模が大きくなってしま
う。
【０００８】そこで、この欠点を解消するものとして、
特開平５−３７３８３号公報に開示されているデルタシ
グマ型ＡＤ変換回路がある。
【０００９】このデルタシグマ型ＡＤ変換回路は、図８
に示すように、１種類のリファレンス電源である−ＶＲ
の電位を基に、帰還用コンデンサ１６によるＧＮＤレベ
ルに対する突き上げもしくは突き下げを利用することに
より、絶対値の等しい正負のリファレンスレベルを得よ
うとするものである。しかし、図８に示すデルタシグマ
型ＡＤ変換回路においても、動作用電源と１種類のリフ
ァレンス電源とを合わせて３種類の電源が必要であり、
このリファレンス電源は容量負荷の充放電に対するノイ
ズ耐性等を確保するため充分にインピーダンスの低い高
精度のものが必要であるため、電源回路が複雑かつ規模
が大きくなり、この回路部分で消費される電流により装
置全体での消費電流も増加するという欠点がある。ま
た、図８（ａ）において帰還用コンデンサ１６を制御す
るタイミング信号（φ１Ａ〜φ２Ｂ）を生成するため８
０のような論理回路が必要となり、これによりさらに回
路規模や消費電流が増大してしまう。
【００１０】本発明は、上記のような課題を解消するた
めになされたもので、回路規模の増加や消費電流を増大
させることなく、絶対値が等しくなるように高度に調整
された正負のリファレンス電源を不要とするデルタシグ
マ変調器を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明によれば、前述の
目的は、入力信号と帰還信号とを加算する加算手段と、
前記加算手段の出力を積分する積分手段と、前記積分手
段の出力を量子化してデジタル信号に変換するアナログ
・デジタル変換手段と、前記アナログ・デジタル変換手
段の出力を遅延する遅延手段と、前記遅延手段の出力を
復号化して前記帰還信号を出力するデジタル・アナログ
変換手段からなるデルタシグマ変調器であって、前記加
算手段は第１の期間において入力電圧により充電される
第１のキャパシタを有しており、第２の期間に前記第１
の期間に第１のキャパシタに充電された電荷と前記デジ
タル・アナログ変換手段からの帰還信号の電荷とを加算
し、前記積分手段は演算増幅手段と演算増幅手段の出力
と負入力を接続する第２のキャパシタとを有しており、
前記デジタル・アナログ変換手段は第３のキャパシタ
と、前記第３のキャパシタと等しい容量を有する第４の
キャパシタと、前記第１の期間において、第３のキャパ
シタを第１の電圧源で充電し、第４のキャパシタを第２
の電圧源で充電し、第２の期間において、前記遅延手段
の出力が０である場合は、第３のキャパシタに加える電
圧を第２の電圧源に切り替えて第２の電圧源の電位から
第１の電圧源の電位を差し引いた電圧と第３のキャパシ
タの静電容量とを乗じた電荷を出力し、前記遅延手段の
出力が１である場合は、第４のキャパシタに加える電圧
を第１の電圧源に切り替えて第１の電圧源の電位から第
２の電圧源の電位を差し引いた電圧と第４のキャパシタ
の静電容量とを乗じた電荷を出力するよう電圧源を切り
替える切り替え手段とを有することを特徴とする請求項
１に記載のデルタシグマ変調器によって達成される。
【００１２】本発明によれば、前述の目的は、前記切り
替え手段は、前記第１の期間において、第３及び第４の
キャパシタの第２端にグランドを接続し、第３のキャパ
シタの第１端に第１の電圧源を接続し、第４のキャパシ
タの第１端に第２の電圧源を接続し、前記第２の期間に
おいて、第３及び第４のキャパシタの第２端を出力に接
続し、前記遅延手段の出力が０である場合は、第３のキ
ャパシタの第１端に第２の電圧源を接続し、前記遅延手
段の出力が１である場合は、第４のキャパシタの第１端
に第１の電圧源を接続することを特徴とする請求項２に
記載のデルタシグマ変調器によって達成される。
【００１３】本発明によれば、前述の目的は、前記デジ
タル・アナログ変換手段の出力する電荷の量は、第３及
び第４のキャパシタの静電容量の大きさによって設定す
ることを特徴とする請求項３に記載のデルタシグマ変調
器によって達成される。
【００１４】本発明によれば、前述の目的は、前記デジ
タル・アナログ変換手段は、第１及び第２の電圧源を、
前記演算増幅手段、前記アナログ・デジタル変換手段及
び外部接続回路に共通な動作用電源の内の正の電源電
位、動作用電源の内の負の電源電位及び動作用電源の正
の電源と負の電源の中間電位のいずれかに接続すること
を特徴とする請求項４に記載のデルタシグマ変調器によ
って達成される。
【００１５】本発明によれば、前述の目的は、前記加算
手段と、前記積分手段と、前記デジタル・アナログ変換
手段との組を２つ以上組み合わせて構成されることを特
徴とする請求項５に記載のデルタシグマ変調器によって
達成される。
【００１６】本発明によれば、前述の目的は、請求項１
から５のいずれか一項に記載のデルタシグマ変調器を含
む請求項６に記載のオーバーサンプリングデルタシグマ
方式アナログ・デジタル変換器によって達成される。
【００１７】
【作用】本発明のデルタシグマ変調器においては、加算
手段により第１の期間において入力電圧により第１のキ
ャパシタが充電され、第２の期間に第１の期間で第１の
キャパシタに充電された入力電圧に第１のキャパシタの
静電容量を乗じた値の電荷とデジタル・アナログ変換手
段からの帰還信号の電荷とが加算されて出力される。積
分手段により加算手段の出力が積分されて出力され、ア
ナログ・デジタル変換手段により積分手段の出力が量子
化されてデジタル信号に変換されて出力され、遅延手段
によりアナログ・デジタル変換手段の出力のデジタル信
号が所定時間だけ遅延されて出力される。デジタル・ア
ナログ変換手段により第１の期間において、第３のキャ
パシタが第１の電圧源で充電され、第３のキャパシタと
容量の等しい第４のキャパシタが、第２の電圧源で充電
され、第２の期間において、前記遅延手段の出力が０で
ある場合、第３のキャパシタに加える電圧が切り替え手
段にて第２の電圧源に切り替えられることで、第２の電
圧源の電位から第１の電圧源の電位を差し引いた電圧と
第３のキャパシタの静電容量を乗じた電荷が出力され、
前記遅延手段の出力が１である場合、第４のキャパシタ
に加える電圧が第１の電圧源に切り替えられることで、
第１の電圧源の電位から第２の電圧源の電位を差し引い
た電圧と第４のキャパシタの静電容量を乗じた電荷が出
力されることにより遅延手段の出力のデジタル信号が復
号化されて帰還信号が発生される。従って、デジタル・
アナログ変換回路から出力され積分器に移動する電荷
は、リファレンス電源によらず、キャパシタの容量によ
って決定されるため、デジタル・アナログ変換回路の出
力するステップ電荷量を設定するための、正負のリファ
レンス電源は不要となる。また、帰還信号にオフセット
があると、その成分が積分器で積分されるため、オフセ
ット誤差が蓄積され、誤った変調出力が特定の周波数で
出力されるが、この点について、上記電荷を供給するキ
ャパシタを充電するための電圧は、デジタル・アナログ
変換回路への入力がいずれであっても、電源電圧のみで
ある。よって、出力される電荷の量の絶対値は、その極
性によって変化しない。従って、帰還信号のオフセット
に当たる成分がなくなり、雑音が減少し、変調出力のシ
グナル／ノイズ比が向上する。
【００１８】また、加算手段と、積分手段と、デジタル
・アナログ変換手段との組を複数に並列、直列もしくは
その組み合わせで接続し、高次のデルタシグマ変調器と
した場合、上述の作用が複数回繰り返されることにより
ノイズ特性が一層向上する。
【００１９】更に、本発明のデルタシグマ変調器を用い
てオーバーサンプリングデルタシグマ方式アナログ・デ
ジタル変換器を構成した場合、上述の作用と同様の作用
により回路構成の簡略化が可能となると共にノイズ特性
を向上することができる。
【００２０】
【実施例】以下、本発明のデルタシグマ変調器の第１の
実施例を図を参照しながら説明する。
【００２１】本実施例のデルタシグマ変調器は、図１に
示すように、入力電圧に帰還信号を加算する加算手段と
しての加算回路８１と、加算回路８１の出力を積分する
積分手段としての積分回路８２、積分回路８２の出力を
量子化してデジタル信号に変換するアナログ・デジタル
変換手段としての１ビットアナログ・デジタル変換器２
８と、アナログ・デジタル変換器２８の出力のデジタル
信号を１周期だけ遅らせる遅延手段としてのフリップ・
フロップ２９と、フリップ・フロップ２９の出力のデジ
タル信号を復号化して帰還信号を発生するデジタル・ア
ナログ変換手段としてのデジタル・アナログ変換回路８
３とを具備している。
【００２２】加算回路８１は、入力信号により充電され
る容量Ｃｉの第１のキャパシタ２５と、充電期間中にＨ
となるクロックｐｈｉ１でＯＮになり、キャパシタ２５
を入力信号電圧で充電させるスイッチ２１、２２と、そ
の逆相の演算期間中にＨとなるクロックｐｈｉ２でＯＮ
になり、キャパシタ２５に蓄積された電荷を出力させる
スイッチ２３、２４とから構成されている。積分回路８
２は、演算増幅手段としての演算増幅器２７及び演算増
幅器２７の出力と負入力を接続する容量Ｃｓの第２のキ
ャパシタ２６から構成されている。デジタル・アナログ
変換回路８３は、帰還されたデジタルデータに応じた電
荷を出力する容量Ｃｒの第３のキャパシタ３６と、同じ
容量Ｃｒを有する第４のキャパシタ３７と、クロックｐ
ｈｉ１でＯＮになり、キャパシタ３６、３７に電源電位
とグランド電位を加える切り替え手段の一構成要素とし
てのスイッチ３２、３３と、帰還デジタル信号Ｄｚ-1及
びその反転信号Ｄｚ-1＿bによってキャパシタ３６、３
７に加える電圧を切り替える切り替え手段の一構成要素
としてのスイッチ３０、３１と、これらのスイッチによ
って切り替えられた電圧とキャパシタ３５、３６とをク
ロックｐｈｉ２によって接続するスイッチ３４、３５と
から構成されている。
【００２３】次に、本実施例の作用を図２のタイミング
チャートに沿って説明する。
【００２４】充電期間になり、クロックｐｈｉ１がＨに
なると、スイッチ２１、２２がＯＮとなり、キャパシタ
２５は入力電圧Ｖｉｎによって充電される。また、スイ
ッチ３２、３３もＯＮになり、キャパシタ３６はグラン
ド電位に接続され、蓄積されていた電荷は放電される。
更に、キャパシタ３７はマイナスの電源電圧であるＶｃ
ｃで充電される。演算増幅回路２７の入力は、スイッチ
２２によってグランドに接続されているので、出力は変
化しない。
【００２５】演算期間になり、ｐｈｉ１がＬに、ｐｈｉ
２がＨになると、スイッチ２１、２２がＯＦＦ、スイッ
チ２３、２４がＯＮになる。このとき、演算増幅器２７
の入力端子は、キャパシタ２６によるフィードバックに
より、グランド電位に非常に近い値となる。このため、
キャパシタ２５に蓄積された電荷Ｑｉ＝ＣｉＶｉｎは、
キャパシタ２６に移動される。
【００２６】クロックによってスイッチ３２、３３がＯ
ＦＦ、スイッチ３４、３５がＯＮになったとき、前周期
の演算結果から、遅延素子のフリップフロップ２９の出
力Ｄｚ-1＿bがＨであった場合、スイッチ３１がＯＮに
なるため、図２に示すように、キャパシタ３６のスイッ
チ３４側の電極の電位がグランド電位からマイナス電源
電圧の電位Ｖｓｓに切り替えられる。よって、キャパシ
タ３６が負の電源電圧で充電される。このため、キャパ
シタ２６からキャパシタ３６へＱｒ＝ＣｒＶｓｓの電荷
が移動される。
【００２７】一方、フリップフロップ２９の出力Ｄｚ-1
がＨであった場合、スイッチ３０がＯＮになるため、ク
ロックによってスイッチ３２、３３がＯＦＦ、スイッチ
３４、３５がＯＮになると、図２に示すように、キャパ
シタ３７のスイッチ３５側の電極の電位がマイナス電源
電圧の電位Ｖｓｓからグランド電位に切り替わる。よっ
て、キャパシタ３７に蓄積された電荷は放電され、Ｄｚ
-1＿b がＨの時とは逆に、キャパシタ３７ヘ蓄積されて
いた電荷Ｑｒ＝ＣｒＶｓｓがキャパシタ２６に移動され
る。
【００２８】ここで、電荷の移動によるキャパシタ２６
にかかる電圧の変化は、 ΔＶｃｓ＝ｋ1・（Ｖｉｎ±ｋ2Ｖｓｓ） となる。ここで、 ｋ1＝Ｃｉ／Ｃｓ， ｋ2＝Ｃｒ／Ｃｉ であるので、キャパシタ２６にかかる電圧の変化は、 ΔＶｃｓ＝Ｃｉ／ＣｓＶｉｎ±Ｃｒ／ＣｓＶｓｓ となる。これによって、キャパシタ２６の電圧は、以前
の値から、キャパシタ２５の容量Ｃｉとキャパシタ２６
の容量Ｃｓの比Ｃｉ／Ｃｓを乗じた入力信号電圧が加算
され、遅延回路出力に応じてキャパシタ３６、３７の容
量Ｃｒとキャパシタ２６の容量Ｃｓの比Ｃｒ／Ｃｓを乗
じた電源電圧が加算もしくは減算された値±Ｃｒ／Ｃｓ
Ｖｓｓと同じになる。ここで、Ｃｉ／Ｃｓは積分器の係
数に相当し、入力電圧や回路のグイナミックレンジ等に
より決定される定救である。従って、帰還されるステッ
プ電圧は±Ｃｒ／ＣｓＶｓｓとなる。
【００２９】これらのことから、リファレンス電源を使
用しなくても、キャパシタ３６、３７の容量Ｃｒを変え
ることによって、リファレンスとして任意の絶対値の等
しい正負の電圧を使用した従来の回路の場合と同じ積分
結果が得られる。よって、その出力信号のスペクトラム
は、図４に示した理論値と等しくなり、ステップ電圧の
誤差によるノイズの発生がなくなる。
【００３０】また、図１の実旅例では、帰還回路である
１ビットデジタル・アナログ変換回路の電圧源として、
グランドと負の電源電圧を使用したが、正の電源電圧と
グランド、正の電源電圧と負の電源電圧を使用した構成
も考えられる。
【００３１】次に、本発明の第２の実施例を図２に沿っ
て説明する。なお、図１と同一構成部分には同一符号を
付して説明を省略する。
【００３２】本実施例のデルタシグマ変調器は、加算回
路８１、積分回路８２及び１ビットデジタル・アナログ
変換回路８３からなるブロックを２段直列に接続して、
系の中で２回積分を行う２次のデルタシグマ変調器を構
成している。それぞれの部分の動作は第１の実施例の各
部分と同じである。この実施例のように、加算回路８
１、１ビットデジタル・アナログ変換回路８３、積分回
路８２からなるブロックを複数段並列、直列もしくはそ
の組み合わせで接続し、２次以上のデルタシグマ変調器
を構成してもよい。段数を増やしてより高次のデルタシ
グマ変調器とした場合、ノイズ特性が一層向上するの
で、コストを考えなければ、１次よりは２次、２次より
は３次を用いることが好ましい。
【００３３】また、上述したデルタシグマ変調器を用い
てオーバーサンプリングデルタシグマ方式アナログ・デ
ジタル変換器を構成すると、ノイズ特性を向上すること
ができる。
【００３４】
【発明の効果】本発明のデルタシグマ変調器によれば、
デジタル・アナログ変換回路の出力するステップ電荷量
を設定するための、正負のリファレンス電源は不要とな
り、電源回路を簡素化して回路規模を小さくすることが
できる。また、上記電荷の量の絶対値は、その極性によ
って変化せず、帰還信号のオフセットに当たる成分がな
くなり、雑音が減少し、変調出力のシグナル／ノイズ比
が向上する。
【００３５】また、加算手段と、積分手段と、デジタル
・アナログ変換手段との組を複数に並列、直列もしくは
その組み合わせで接続し、高次のデルタシグマ変調器と
した場合、ノイズ特性が一層向上する。
【００３６】更に、本発明のデルタシグマ変調器を用い
てオーバーサンプリングデルタシグマ方式アナログ・デ
ジタル変換器を構成すると、回路構成の簡略化が可能と
なると共にノイズ特性を向上することができる。
【図面の簡単な説明】
【図１】本発明のデルタシグマ変調器の第１の実施例を
示す回路図である。
【図２】図１の実施例の各部分の信号の出力を示すタイ
ミシグチャートである。
【図３】本発明のデルタシグマ変調器の第２の実施例を
示す回路図である。
【図４】デルタシグマ変調器の理想的な出力信号のスペ
クトラムを示す図である。
【図５】デルタシグマ変調器の正負のリファレンス電圧
の絶対値に１０％のずれがある場合の出力信号のスペク
トラムを示す図である。
【図６】従来のデルタシグマ変調器の例を示す回路図で
ある。
【図７】図６の従来例の各部分の信号の出力のタイミシ
グチャートである。
【図８】従来のデルタシグマ変調器の他の例を示す回路
図である。
【符号の説明】
21,22,23,24,30,31,32,33,34,35 スイッチ 25,26,36,37 キャパシタ 27 演算増幅器 28 １ビットアナログ・デジタル変換器 29 フリップフロップ 81 加算回路 82 積分回路 83 デジタル・アナログ変換回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 入力信号と帰還信号とを加算する加算手
    段と、前記加算手段の出力を積分する積分手段と、前記
    積分手段の出力を量子化してデジタル信号に変換するア
    ナログ・デジタル変換手段と、前記アナログ・デジタル
    変換手段の出力を遅延する遅延手段と、前記遅延手段の
    出力を復号化して前記帰還信号を出力するデジタル・ア
    ナログ変換手段からなるデルタシグマ変調器であって、 前記加算手段は第１の期間において入力電圧により充電
    される第１のキャパシタを有しており、第２の期間に前
    記第１の期間に第１のキャパシタに充電された電荷と前
    記デジタル・アナログ変換手段からの帰還信号の電荷と
    を加算し、 前記積分手段は演算増幅手段と演算増幅手段の出力と負
    入力を接続する第２のキャパシタとを有しており、 前記デジタル・アナログ変換手段は第３のキャパシタ
    と、前記第３のキャパシタと等しい容量を有する第４の
    キャパシタと、前記第１の期間において、第３のキャパ
    シタを第１の電圧源で充電し、第４のキャパシタを第２
    の電圧源で充電し、第２の期間において、前記遅延手段
    の出力が０である場合は、第３のキャパシタに加える電
    圧を第２の電圧源に切り替えて第２の電圧源の電位から
    第１の電圧源の電位を差し引いた電圧と第３のキャパシ
    タの静電容量とを乗じた電荷を出力し、前記遅延手段の
    出力が１である場合は、第４のキャパシタに加える電圧
    を第１の電圧源に切り替えて第１の電圧源の電位から第
    ２の電圧源の電位を差し引いた電圧と第４のキャパシタ
    の静電容量とを乗じた電荷を出力するよう電圧源を切り
    替える切り替え手段とを有することを特徴とするデルタ
    シグマ変調器。
  2. 【請求項２】 前記切り替え手段は、前記第１の期間に
    おいて、第３及び第４のキャパシタの第２端にグランド
    を接続し、第３のキャパシタの第１端に第１の電圧源を
    接続し、第４のキャパシタの第１端に第２の電圧源を接
    続し、前記第２の期間において、第３及び第４のキャパ
    シタの第２端を出力に接続し、前記遅延手段の出力が０
    である場合は、第３のキャパシタの第１端に第２の電圧
    源を接続し、前記遅延手段の出力が１である場合は、第
    ４のキャパシタの第１端に第１の電圧源を接続すること
    を特徴とする請求項１に記載のデルタシグマ変調器。
  3. 【請求項３】 前記デジタル・アナログ変換手段の出力
    する電荷の量は、第３及び第４のキャパシタの静電容量
    の大きさによって設定することを特徴とする請求項１ま
    たは２に記載のデルタシグマ変調器。
  4. 【請求項４】 前記デジタル・アナログ変換手段は、第
    １及び第２の電圧源を、前記演算増幅手段、前記アナロ
    グ・デジタル変換手段及び外部接続回路に共通な動作用
    電源の内の正の電源電位、動作用電源の内の負の電源電
    位及び動作用電源の正の電源と負の電源の中間電位のい
    ずれかに接続することを特徴とする請求項１から３のい
    ずれか一項に記載のデルタシグマ変調器。
  5. 【請求項５】 前記加算手段と、前記積分手段と、前記
    デジタル・アナログ変換手段との組を２つ以上組み合わ
    せて構成されることを特徴とする請求項１から４のいず
    れか一項に記載のデルタシグマ変調器。
  6. 【請求項６】 請求項１から５のいずれか一項に記載の
    デルタシグマ変調器を含むオーバーサンプリングデルタ
    シグマ方式アナログ・デジタル変換器。
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