KR102012504B1 - 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로 - Google Patents

적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로 Download PDF

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Abstract

본 발명은 스위치드-커패시터(switched-capacitor) 적분기회로에서 적분기-전달함수의 폴-오차를 보상하는 기술에 관한 것이다.
이와 같은 본 발명은 오토제로 비반전 스위치드-커패시터 적분기회로에 전압이득이 일정치 이상인 증폭기를 추가하여 전력소모량과 회로의 크기를 그다지 증가시키지 않으면서 출력신호의 신호대잡음비를 향상시키는 것을 특징으로 한다.
또한, 본 발명에 따른 적분기를 델타시그마 변조기(delta-sigma modulator)에 적용할 경우, 스위치드-커패시터 적분기회로의 Z-영역 전달함수의 적분기-폴(pole) 값을 일정치보다 크게 하여 전력소모량을 증가시키지 않고도, 출력신호의 신호대잡음비를 향상시키는 것을 특징으로 한다.

Description

적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로{SWITCHED-CAPACITOR INTEGRATOR CIRCUIT FOR COMPENSATING POLE-ERROR OF INTEGRATOR-TRANSFER FUNCTION}
본 발명은 스위치드-커패시터(switched-capacitor) 적분기회로에서 적분기-전달함수의 폴-오차를 보상하는 기술에 관한 것으로, 특히 전력소모량과 회로의 크기를 그다지 증가시키지 않으면서 스위치드-커패시터 적분기회로에 사용되는 증폭기의 유한한 전압이득으로 인해 발생되는 게인에러와 오프셋 전압을 보상할 수 있도록 한 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로에 관한 것이다.
도 1은 종래 기술에 의한 오토제로 비반전 스위치드-커패시터 적분기(auto-zeroed non-inverting switched-capacitor integrator)회로도이다.
도 1을 참조하면, 종래 기술에 의한 오토제로 비반전 스위치드-커패시터 적분기 회로(이하, "스위치드-커패시터 적분기 회로"라 칭함)(10)는 제1스위치(SW1) 및 제2스위치(SW2)를 구비한 제1스위치부(11), 샘플 커패시터(Cs)를 구비한 샘플 커패시터부(12), 제1증폭기(A1)를 구비한 제1증폭부(13), 적분 커패시터(Cf)를 구비한 적분 커패시터부(14) 및 제3스위치(SW3) 및 제4스위치(SW4)를 구비한 제2스위치부(15)를 포함한다.
제1스위치부(11)의 제1스위치(SW1)는 논-오버랩핑(non-overlapping) 형태의 제1클락신호(ph1)가 '하이(로직 1)'일 때 턴온되어 입력전압(Vin)을 제1노드(N1)에 전달한다. 제1스위치부(11)의 제2스위치(SW2)는 논-오버랩핑 형태의 제2클락신호(ph2)가 '하이'일 때 턴온되어 제1기준전압(Vref1)을 제1노드(N1)에 전달한다.
샘플 커패시터부(12)의 샘플 커패시터(Cs)는 양측 노드(N1,N2) 간의 전압을 샘플링한다.
제1증폭부(13)의 제1증폭기(A1)는 상기 제2노드(N2)의 입력노드전압(Vx)을 음(-)의 전압이득으로 증폭하여 출력전압(Vout)으로 출력한다.
적분 커패시터부(14)의 적분 커패시터(Cf)는 상기 제1증폭기(A1)와 연계하여 적분기능을 수행한다.
제2스위치부(15)의 제3스위치(SW3)는 상기 제1클락신호(ph1)에 의해 턴온되어 상기 제2노드(N2)를 상기 출력전압(Vout)에 연결한다. 제2스위치부(15)의 제4스위치(SW4)는 상기 제2클락신호(ph2)가 '하이'일 때 턴온되어 일측 노드가 상기 제1증폭기(A1)의 반전입력노드(-)에 연결된 상기 적분 커패시터(Cf)의 타측 노드를 상기 출력전압(Vout)에 연결한다.
따라서, 상기 출력전압(Vout)은 상기 입력전압(Vin)을 시간에 대해 적분 처리된 전압이 된다.
상기 제1클락신호(ph1)가 '하이'로 유지되는 구간 중 마지막 부분의 시간(t= n - 0.5)에서, 상기 제1증폭기(A1)의 반전입력노드에 공급되는 입력노드 전압(Vx)은 "Vos1/(1+ 1/Av1) + Vref2"이 되고, 상기 샘플 커패시터(Cs)에 저장된 전하는 "Cs*{Vin(n-0.5)- Vos1/(1+1/Av1)-Vref2}"이 되고, 상기 적분 커패시터(Cf)에 저장된 전하는 "Cf*{Vout(n- 1)*(1+1/Av1)-Vos1}"이 된다.
상기 제2클락신호(ph2)가 하이'로 유지되는 구간 중 마지막 부분의 시간(t=n)에서, 상기 제1증폭기(A1)의 반전입력노드에 공급되는 입력노드 전압(Vx)은 "-Vout(n)/ Av1+Vos1+Vref2"이 되므로 상기 샘플 커패시터(Cs)에 저장된 전하는 "Cs*{Vref1+ Vout(n)/Av1-Vos1-Vref2}"이 되고, 상기 적분 커패시터(Cf)에 저장된 전하는 "Cf*{Vout(n)* (1+1/ Av1)-Vos1}"이 되고, 여기서, 출력전압(Vout(n))은 다음의 [수학식 1]과 [수학식 2]로 표현된다.
Figure 112017130880259-pat00001
Figure 112017130880259-pat00002
스위치드-커패시터 적분기회로(10)의 Z-영역 전달함수(Z-domain transfer function)는 Z-영역에서 출력전압(Vout)을 입력전압(Vin)으로 나눈 값으로 정의된다. 이상적인 스위치드-커패시터 적분기회로(10)의 전달함수의 폴(pole)값은 직류전압(DC)에 해당하는 z=1이다. 그런데, 상기 스위치드-커패시터 적분기회로(10)의 전달함수 폴 값은 상기 [수학식 1]로부터 1-
Figure 112017130880259-pat00003
1이 된다. 따라서, 상기 스위치드-커패시터 적분기회로(10)를 델타시그마 변조기(delta-sigma modulator)에 사용할 경우에 저주파 양자화 잡음(quantization noise) 때문에 그 델타시그마 변조기 출력의 신호대잡음비(SNR: signal to noise ratio)가 감소된다. 상기
Figure 112017130880259-pat00004
1값을 폴-오차로 정의하는데, 상기 음(-)의 전압이득을 갖는 제1증폭기(A1)의 전압이득(Av1)이 작아질수록 상기 폴-오차 값이 증가된다. 상기 폴-오차 값을 줄이기 위해서는 상기 전압이득(Av1)을 증가시켜야 하는데, 상기 전압이득(Av1)을 증가시키기 위해서는 전력소모량을 대폭적으로 증가시켜야 한다.
스위치드-커패시터 적분기회로는 입력 오프셋전압의 영향을 없애기 위해 주로 오토제로(auto-zeroed) 방식의 적분기 회로를 사용한다. 스위치드-커패시터 적분기회로를 구성하는 증폭기의 전압이득이 무한대일 경우는 이 스위치드-커패시터 적분기회로의 Z-영역 폴(pole) 값이 DC(z=1)인데 비해, 그 증폭기의 전압이득이 낮을 경우에는 그 스위치드-커패시터 적분기회로의 Z-영역 폴 값이 1보다 작게 된다.
이와 같이 전압이득이 낮은 증폭기를 사용하는 종래 기술에 의한 스위치드-커패시터 적분기를 델타시그마 변조기에 적용하면 델타시그마 변조기 출력의 신호대잡음비(SNR)가 감소한다. 이를 방지하기 위해 증폭기의 전압이득을 증가시키거나 게인에러를 보상할 수 있지만, 이에 의해 전력소모가 크게 증가하는 단점이 있다.
또한, 코릴레이트 더블 샘플링(correlated double sampling) 방식을 이용하면 스위치드-커패시터 적분기회로의 게인에러를 보상할 수 있지만, 이에 의해 회로의 크기가 커지고 전력소모량이 증가되는 단점이 있다.
본 발명이 해결하고자 하는 과제는 오토제로 비반전 스위치드-커패시터 적분기회로에 전압이득이 일정치 이상인 증폭기를 추가하여 전력소모량과 회로의 크기를 그다지 증가시키지 않으면서 출력신호의 신호대잡음비를 향상시키는데 있다.
본 발명이 해결하고자 하는 다른 과제는 스위치드-커패시터 적분기회로의 Z-영역 전달함수의 적분기-폴(pole) 값을 일정치보다 크게 하여 전력소모량을 증가시키지 않고 출력신호의 신호대잡음비를 향상시키는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 제1실시예에 따른 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로는, 제1클락신호에 따라 입력전압을 제1노드전압에 연결하고, 제2클락신호에 따라 제1기준전압을 상기 제1노드전압에 연결하는 제1스위치부; 상기 제1노드전압과 제2노드전압의 사이에 연결된 샘플 커패시터를 구비한 샘플 커패시터부; 상기 제1클락신호에 따라 상기 제2노드전압을 제4노드전압에 연결하고, 상기 제2클락신호에 따라 상기 제2노드전압을 제3노드전압에 연결하는 제2스위치부; 음의 전압이득을 갖는 제1증폭기를 구비하여, 상기 제3노드전압에서 제2기준전압을 뺀 값인 차동입력전압을 증폭하여 출력전압으로 출력하는 제1증폭부; 상기 제3노드전압과 상기 출력전압의 사이에 연결된 적분 커패시터를 구비한 적분 커패시터부; 및 양의 전압이득을 갖는 제2증폭기를 구비하여 상기 제3노드전압에서 상기 제2기준전압과 입력오프셋전압을 뺀 값인 차동입력전압을 증폭한 후 상기 샘플 커패시터부에 저장하는 제2증폭부;를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 제2실시예에 따른 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로는, 제1클락신호에 따라 정극성입력전압을 제1정극성노드전압에 연결함과 아울러 부극성입력전압을 제1부극성노드전압에 연결하고, 제2클락신호에 따라 제1기준전압을 상기 제1정극성노드전압에 연결함과 아울러 상기 제1기준전압을 상기 제1부극성노드전압에 연결하는 제1스위치부; 상기 제1정극성노드전압과 상기 제2정극성노드전압의 사이에 연결된 정극성 샘플 커패시터 및 상기 제1부극성노드전압과 상기 제2부극성노드전압의 사이에 연결된 부극성 샘플 커패시터를 구비한 샘플 커패시터부; 상기 제1클락신호에 따라 상기 제2정극성노드전압을 제4정극성노드전압에 연결함과 아울러 상기 제2부극성노드전압을 제4부극성노드전압에 연결하고, 상기 제2클락신호에 따라 상기 제2정극성노드전압을 제3정극성노드전압에 연결함과 아울러 상기 제2부극성노드전압을 제3부극성노드전압에 연결하는 제2스위치부; 음의 전압이득을 갖는 완전차동출력의 차동증폭기를 구비하여, 상기 제3정극성노드전압에서 상기 제3부극성노드전압을 뺀 값에 음의 전압이득을 곱한 값이 정극성 출력전압에서 부극성 출력전압을 뺀 값과 같고, 상기 정극성 출력전압과 상기 부극성 출력전압을 평균한 값이 제2기준전압과 같아지도록 상기 정극성 출력전압과 부극성 출력전압을 출력하는 제1증폭부; 상기 제3정극성노드전압과 상기 정극성 출력전압의 사이에 연결된 정극성 적분 커패시터 및 상기 제3부극성노드전압과 상기 부극성 출력전압의 사이에 연결된 부극성 적분 커패시터를 구비한 적분 커패시터부; 및 양의 전압이득을 갖는 완전차동출력의 차동증폭기를 구비하여, 상기 제3정극성노드전압에서 상기 제3부극성노드전압을 뺀 값에 양의 전압이득을 곱한 값이 상기 제4정극성노드전압에서 상기 제4부극성노드전압을 뺀 값과 같고, 상기 제4정극성노드전압과 상기 제4부극성노드전압을 평균한 값이 상기 제2기준전압과 같아지도록 상기 제4정극성노드전압과 상기 제4부극성노드전압을 출력하는 제2증폭부;를 포함하는 것을 특징으로 한다.
본 발명은 오토제로 비반전 스위치드-커패시터 적분기회로에 전압이득이 일정치 이상인 증폭기를 추가함으로써, 전력소모량과 회로의 크기를 그다지 증가시키지 않으면서 출력신호의 신호대잡음비를 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 스위치드-커패시터 적분기회로의 Z-영역 전달함수의 적분기-폴(pole) 값을 일정치보다 크게 함으로써, 전력소모량을 증가시키지 않고 출력신호의 신호대잡음비를 향상시킬 수 있는 효과가 있다.
도 1은 종래 기술에 의한 오토제로 비반전 스위치드-커패시터 적분기 회로도.
도 2는 본 발명에 의한 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로의 블록도.
도 3은 제2증폭부를 단일이득 피드백 구조를 갖는 증폭기를 구비하여 구현한 예시도.
도 4는 폴-오차를 보상하는 스위치드-커패시터 적분기회로의 블록도.
도 5는 4의 구현예를 보인 상세 블록도.
도 6은 제2증폭부의 상세 블록도.
도 7은 제4증폭기의 제1실시예를 보인 상세 블록도.
도 8은 제1증폭기를 완전차동증폭기로 구현한 회로도.
도 9는 제2증폭기의 구현예시도.
도 10은 제4증폭기의 제2실시예를 보인 상세 블록도.
도 11은 본 발명에 따른 스위치드-커패시터 적분기 회로에 대한 시뮬레이션 그래프.
도 12는 본 발명에 따른 스위치드-커패시터 적분기회로를 사용하여 구현한 3차의 델타-시그마 변조기의 블록도.
도 13은 3차 델타-시그마 변조기를 칩으로 제작하여 측정한 차동출력전압의 주파수 스펙트럼.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로의 블록도이다.
도 2를 참조하면, 본 발명에 따른 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로(100)는 제1스위치부(110), 샘플 커패시터부(120), 제2스위치부(130), 제1증폭부(140), 적분 커패시터부(150) 및 제2증폭부(160)를 포함한다.
도 2는 폴-오차를 보상하는 비반전(non-inverting) 스위치드-커패시터 적분기회로이다. 도 2의 스위치드-커패시터 적분기회로는 입력전압(Vin)과 출력전압(Vout)이 모두 단일종단신호(single-ended signal)인 경우에 동작한다.
도 2를 도 1과 비교하면, 양(+)의 전압이득을 갖는 제2증폭부(150)가 추가되고 제2스위치부(130)의 위치가 변경된 차이점이 있다.
음(-)의 전압이득을 갖는 제1증폭기(A1)의 제2 입력노드(반전 입력노드)와 그 제1증폭기(A1)의 출력노드의 사이에 어떤 소자를 연결하여 음(-)의 피드백 회로를 구성하면, 그 제1증폭기(A1)의 제1입력노드(비반전 입력노드)와 제2입력노드(비반전 입력노드) 사이의 전압은 Vos1-Vout/Av1이 된다. 제1증폭기(A1)의 전압이득(Av1)이 유한한 값을 갖아 발생하는 차동입력전압인 상기'-Vout/Av1'항을 게인에러 항이라고 정의한다.
도 1의 스위치드-커패시터 적분기회로(10)는 샘플 커패시터(Cs)에서 입력 오프셋전압(Vos1)만 샘플링하고 상기 게인에러는 샘플링하지 못하는 것에 비하여, 본 발명에 따른 폴-오차를 보상하는 스위치드-커패시터 적분기회로(100)는 상기 샘플 커패시터(Cs)에서 입력 오프셋전압(Vos1)과 상기 게인에러를 함께 샘플링하므로 이 스위치드-커패시터 적분기회로(100)의 출력에는 상기 입력 오프셋전압(Vos1)과 상기 게인에러 항이 나타나지 않는다.
제1스위치부(110)는 제1클락신호(ph1)에 따라 입력전압(Vin)을 제1노드전압(V1)에 연결하는 제1스위치(SW1) 및 제2클락신호(ph2)에 따라 제1기준전압(Vref1)을 제1노드전압(V1)에 연결하는 제2스위치(SW2)를 구비한다. 상기 제1클락신호(ph1)와 제2클락신호(ph2)는 서로'하이'구간이 겹치지 않는 위상을 갖는다. 스위치드-커패시터 적분기회로(100)가 비반전(non-inverting) 적분기 모드로 동작하는 경우, 제1스위치(SW1)는 논-오버랩핑(non-overlapping) 형태의 제1클락신호(ph1)가 '하이(로직 1)'일 때 턴온되어 입력전압(Vin)을 제1노드전압(V1)에 전달하고, 제2스위치(SW2)는 논-오버랩핑 형태의 제2클락신호(ph2)가 '하이'일 때 턴온되어 제1기준전압(Vref1)을 제1노드전압(V1)에 전달한다. 스위치드-커패시터 적분기회로(100)가 반전(inverting) 적분기 모드로 동작하는 경우, 제1스위치(SW1)는 제2클락신호(ph2)가 '하이'일 때 턴온되어 입력전압(Vin)을 제1노드전압(V1)에 전달하고, 제2스위치(SW2)는 제1클락신호(ph1)가 '하이'일 될 때 턴온되어 제1기준전압(Vref1)을 제1노드전압(V1)에 전달한다.
샘플 커패시터부(120)는 제1노드전압(V1)과 제2노드전압(V2)의 사이에 연결된 샘플 커패시터(Cs)를 구비한다. 샘플 커패시터(Cs)는 양측 노드전압(V1,V2)간의 전압을 샘플링한다.
제2스위치부(130)는 제1클락신호(ph1)에 따라 제2노드전압(V2)을 제4노드전압(V4)에 연결하는 제3스위치(SW3) 및 제2클락신호(ph2)에 따라 제2노드전압(V2)을 제3노드전압(V3)에 연결하는 제4스위치(SW4)를 구비한다. 제3스위치(SW3)는 상기 제1클락신호(ph1)가 '하이'일 될 때 턴온되어 제2노드전압(V2)을 제4노드전압(V4)에 연결한다. 제4스위치(SW4)는 상기 제2클락신호(ph2)가 '하이'일 될 때 턴온되어 상기 제2노드전압(V2)을 제3노드전압(V3)에 연결한다.
제1증폭부(140)는 반전입력노드(-)인 제2입력노드가 상기 제3노드전압(V3)에 연결되고 비반전입력노드(+)인 제1입력노드가 상기 제2기준전압(Vref2)에 연결되며 출력노드가 출력전압(Vout)에 연결된 제1증폭기(A1)를 구비한다. 제1증폭기(A1)는 음(-)의 전압이득을 갖는 증폭기로서, 제3노드전압(V3)에서 제2기준전압(Vref2)을 뺀 값인 차동입력전압을 증폭하여 상기 출력전압(Vout)으로 출력하는데 이의 증폭원리는 다음의 [수학식 3]과 같다.
Figure 112017130880259-pat00005
적분 커패시터부(150)는 상기 제3노드전압(V3)과 출력전압(Vout)의 사이에 연결된 적분 커패시터(Cf)를 구비한다.
제2증폭부(160)는 비반전입력노드(+)인 제1입력노드가 제2기준전압(Vref2)에 연결되고, 또 다른 비반전입력노드(+)인 제2입력노드가 상기 제3노드전압(V3)에 연결되며, 출력노드가 상기 제4노드전압(V4)에 연결된 제2증폭기(A2)를 구비한다. 제2증폭기(A2)는 1에 가까운 양(+)의 전압이득(Av2)을 갖는 증폭기로서, 제3노드전압(V3)에서 제2기준전압(Vref2)과 입력오프셋전압(Vos2)을 뺀 값인 차동입력전압을 증폭하여 상기 제4노드전압(V4)에 출력하는데 이의 증폭원리는 다음의 [수학식 4]와 같다.
Figure 112017130880259-pat00006
스위치드-커패시터 적분기회로(100)가 비반전 적분기 모드로 동작하는 경우, 제2증폭기(A2)의 전압이득(Av2)이 +1.0이면, 제1클락신호(ph1)가 '하이'로 유지되는 구간 중 마지막 부분의 시간(t= n-0.5)에서, 제1증폭기(A1)의 제2입력노드에 공급되는 제3노드전압(V3)은 -Vout(n-1)/Av1+ Vos1+Vref2가 되고, 이때 상기 샘플 커패시터(Cs)에 저장된 전하는 Cs*{Vin(n-0.5)+Vout (n-1)/Av1- Vos1-Vos2- Vref2}가 되며, 상기 적분 커패시터(Cf)에 저장된 전하는 Cf*{Vout(n-1)*(1+1 /Av1)-Vos1}이 된다.
그리고, 제2클락신호(ph2)가 하이'로 유지되는 구간 중 마지막 부분의 시간(t=n)에서, 제1증폭기(A1)의 제2입력노드에 공급되는 제3노드전압(V3)은 -Vout(n)/Av1+ Vos1+Vref2가 되므로 상기 샘플 커패시터(Cs)에 저장된 전하는 Cs*{Vref1-Vout(n) /Av1-Vos1-Vref2}이 되고, 상기 적분 커패시터(Cf)에 저장된 전하는 Cf*{Vout(n)* (1+1/Av1)-Vos1}이 되며, 이때, 출력전압(Vout(n))은 다음의 [수학식 5]와 [수학식 6]으로 표현된다.
Figure 112017130880259-pat00007
Figure 112017130880259-pat00008
예를 들어, 샘플 커패시터(Cs)의 용량이 2.5pF이고, 적분 커패시터(Cf)의 용량이 12.5pF이고, 제1증폭기(A1)의 전압이득(Av1)이 10, 제2증폭기(A2)의 전압이득(Av2)이 0.9인 경우, 상기 [수학식 2]의
Figure 112017130880259-pat00009
1 = 0.02이고 상기 [수학식 6]의
Figure 112017130880259-pat00010
2 = 0.0022이 되어, 스위치드-커패시터 적분기회로(100)의 Z영역-폴(pole)값이 도 1의 스위치드-커패시터 적분기회로(10)에서는 0.98이 되고, 도 2의 스위치드-커패시터 적분기회로(100)에서는 0.99보다 큰 0.9979가 된다.
델타시그마 변조기에 종래 기술에 의한 스위치드-커패시터 적분기회로(10)와 본 발명에 따른 폴-오차를 보상하는 스위치드-커패시터 적분기회로(100)를 각각 적용하는 경우, 스위치드-커패시터 적분기회로(100)가 적용된 그 델타시그마 변조기의 신호대잡음비(SNR)가 스위치드-커패시터 적분기회로(10)가 적용 그 델타시그마 변조기의 신호대잡음비(SNR)에 비하여 대략적으로 10dB 크게 나타난 것을 실험을 통해 확인하였다.
종래 기술에 의한 스위치드-커패시터 적분기회로(10)는 [수학식 2]에서와 같이 제1폴-오차(
Figure 112017130880259-pat00011
1)를 줄이기 위해 음(-)의 전압이득을 가지는 제1증폭기(A1)의 전압이득(Av1)을 증가시켜야 하는데 이를 위해서는 전력소모량을 증가시켜야 한다.
이에 비하여, 본 발명에 따른 스위치드-커패시터 적분기회로(100)는 상기 [수학식 6]에서와 같이 전압이득(Av1)이 작아도 제2폴-오차(
Figure 112017130880259-pat00012
2)를 작게 할 수 있으므로 스위치드-커패시터 적분기회로(10)에 비하여 음(-)의 전압이득을 가지는 제1증폭기(A1)의 전력소모량을 감소시킬 수 있다.
본 발명에 따른 스위치드-커패시터 적분기회로(100)는 종래 기술에 의한 스위치드-커패시터 적분기회로(10)와 비교하여 양(+)의 전압이득을 가지는 제2증폭기(A2)를 구비한 제2증폭부(160)가 추가되었다. 이와 같은 스위치드-커패시터 적분기회로(100)를 델타시그마 변조기에 적용할 경우, 제2증폭기(A2)의 전력소모량을 작게 하면서도 상기 제2 폴-오차(
Figure 112017130880259-pat00013
2)를 크게 줄일 수 있다.
도 3은 도 2의 제2증폭부(160)를 단일이득 피드백(unity-gain feedback) 구조를 갖는 제3증폭기(A3)를 구비하여 구현한 예를 나타낸 것이다. 제3증폭기(A3)는 비반전입력노드(+)인 제1입력노드(IN1)가 제3노드전압(V3)에 연결되고, 반전입력노드(-)인 제2입력노드(IN2)가 출력노드에 연결되고, 상기 출력노드(OUT)가 제4노드전압(V4)에 연결된 구조를 갖으며, 양(+)의 전압이득을 갖는 증폭기로 동작한다.
상기 제3증폭기(A3)의 전압이득인 제3전압이득(Av3)은 출력노드(OUT)의 전압에서 제2기준전압(Vref2)을 뺀 값을 제1입력노드(IN1)의 전압(V3)에서 제2입력노드(IN2)의 전압을 뺀 값으로 나눈 값으로 정의된다. 이와 같이 정의되는 상기 제3전압이득(Av3)은 1보다 큰 양의 값이다. 상기 양(+)의 전압이득을 가지는 제2증폭기(A2)의 전압이득(Av2)은 상기 제3전압이득(Av3)으로 표현하면 다음의 [수학식 7]과 같다.
Figure 112017130880259-pat00014
한편, 도 4는 폴-오차를 보상하는 스위치드-커패시터 적분기회로의 블록도이고, 도 5는 4의 구현예를 보인 상세 블록도이다.
상기 도 2의 스위치드-커패시터 적분기회로는 입력전압(Vin)과 출력전압(Vout)이 단일종단신호(single-ended signal)인 경우에 동작하는 것에 비하여, 도 4 및 도 5는 입력전압(Vin)과 출력전압(Vout) 모두 차동신호(differential signal)인 경우에 동작하는 차이점이 있다. 도 4 및 도 5는 스위치드-커패시터 적분기회로를 완전차동(fully-differential) 형태로 구현한 예시도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로(100)는 제1스위치부(210), 샘플 커패시터부(220), 제2스위치부(230), 제1증폭부(240), 적분 커패시터부(250) 및 제2증폭부(260)를 포함한다.
본 발명의 다른 실시예에 따른 스위치드-커패시터 적분기회로(100)는 정극성입력전압(Vinp),부극성입력전압(Vinm),제1,2클락신호(ph1),(ph2) 및 제1,2기준전압(Vref1),(Vref2)을 공급받아 그 정극성입력전압(Vinp)에서 부극성입력전압(Vinm)을 뺀 값을 시간에 대해 적분한 값이 정극성출력전압(Voutp)에서 부극성출력전압(Voutm)을 뺀 값에 비례하도록 정극성출력전압(Voutp)과 부극성출력전압(Voutm)을 출력한다.
제1스위치부(210)는 제1클락신호(ph1)에 따라 정극성입력전압(Vinp)을 제1정극성노드전압(V1p)에 연결하는 제11스위치(SW11), 제2클락신호(ph2)에 따라 제1기준전압(Vref1)을 제1정극성노드전압(V1p)에 연결하는 제12스위치(SW12), 제1클락신호(ph1)에 따라 부극성입력전압(Vinm)을 제1부극성노드전압(V1m)에 연결하는 제13스위치(SW13) 및 제2클락신호(ph2)에 따라 제1기준전압(Vref1)을 제1부극성노드전압(V1m)에 연결하는 제14스위치(SW14)를 구비한다. 상기 제1클락신호(ph1)와 제2클락신호(ph2)는 서로'하이'구간이 겹치지 않는 위상을 갖는다.
스위치드-커패시터 적분기회로(100)가 비반전(non-inverting) 적분기 모드로 동작하는 경우, 제1클락신호(ph1)가 '하이(로직 1)'일 때 제11스위치(SW11)가 턴온되어 정극성입력전압(Vinp)을 제1정극성노드전압(V1p)에 연결하고, 제13스위치(SW13)가 턴온되어 부극성입력전압(Vinm)을 제1부극성노드전압(V1m)에 연결한다. 그리고, 상기 비반전 적분기 모드에서, 제2클락신호(ph2)가 '하이(로직 1)'일 될 때 제12스위치(SW12)가 턴온되어 제1기준전압(Vref1)을 제1정극성노드전압(V1p)에 연결하고, 제14스위치(SW14)가 턴온되어 제1기준전압(Vref1)을 제1부극성노드전압(V1m)에 연결한다.
스위치드-커패시터 적분기회로(100)가 반전(inverting) 적분기 모드로 동작하는 경우에는, 제2클락신호(ph2)가 '하이'일 때 제11스위치(SW11)가 턴온되어 정극성입력전압(Vinp)을 제1정극성노드전압(V1p)에 연결하고, 제13스위치(SW13)가 턴온되어 부극성입력전압(Vinm)을 제1부극성노드전압(V1m)에 연결한다. 그리고, 상기 반전 적분기 모드에서, 제1클락신호(ph1)가 '하이'일 때 제12스위치(SW12)가 턴온되어 제1기준전압(Vref1)을 제1정극성노드전압(V1p)에 연결하고, 제14스위치(SW14)가 턴온되어 제1기준전압(Vref1)을 제1부극성노드전압(V1m)에 연결한다.
샘플 커패시터부(220)는 제1정극성노드전압(V1p)과 제2정극성노드전압(V2p)의 사이에 연결된 정극성 샘플 커패시터(Csp) 및 제1부극성노드전압(V1m)과 제2부극성노드전압(V2m)의 사이에 연결된 부극성 샘플 커패시터(Csm)를 구비한다. 상기 정극성 샘플 커패시터(Csp)의 용량값과 부극성 샘플 커패시터(Csm)의 용량값은 서로 동일하다. 정극성 샘플 커패시터(Csp)는 제1정극성노드전압(V1p)과 제2정극성노드전압(V2p) 간의 전압을 샘플링한다. 부극성 샘플 커패시터(Csm)는 제1부극성노드전압(V1m)과 제2부극성노드전압(V2m) 간의 전압을 샘플링한다.
제2스위치부(230)는 제1클락신호(ph1)에 따라 제2정극성노드전압(V2p)을 제4정극성노드전압(V4p)에 연결하는 제15스위치(SW15), 제2클락신호(ph2)에 따라 상기 제2정극성노드전압(V2p)을 제3정극성노드전압(V3p)에 연결하는 제16스위치(SW16), 제1클락신호(ph1)에 따라 제2부극성노드전압(V2m)을 제4부극성노드전압(V4m)에 연결하는 제17스위치(SW17) 및 제2클락신호(ph2)에 따라 제2부극성노드전압(V2m)을 제3부극성노드전압(V3m)에 연결하는 제18스위치(SW18)를 구비한다.
제1클락신호(ph1)가 '하이'일 때 제15스위치(SW15)가 턴온되어 제2정극성노드전압(V2p)이 제4정극성노드전압(V4p)에 연결되고, 제17스위치(SW17)가 턴온되어 제2부극성노드전압(V2m)이 제4부극성노드전압(V4m)에 연결된다. 제2클락신호(ph2)가 '하이'일 때에는 제16스위치(SW16)가 턴온되어 제2정극성노드전압(V2p)이 제3정극성노드전압(V3p)에 연결되고, 제18스위치(SW18)가 턴온되어 제2부극성노드전압(V2m)이 제4부극성노드전압(V4m)에 연결된다.
제1증폭부(240)는 비반전입력노드(+)인 제1입력노드(IN1)가 상기 제3부극성노드전압(V3m)에 연결되고, 반전입력노드(-)인 제2입력노드(IN2)가 상기 제3정극성노드전압(V3p)에 연결되고, 제3입력노드(IN3)가 공통모드 기준전압(common mode reference voltage)인 제2기준전압(Vref2)에 연결되고, 정극성 출력전압(Voutp)과 부극성 출력전압(Voutm)의 차동출력전압을 출력하는 제1증폭기(A1)를 구비한다.
제1증폭기(A1)는 음(-)의 전압이득을 갖는 완전차동출력(fully- differential output)의 차동증폭기로서, 제3정극성노드전압(V3p)에서 제3부극성노드전압(V3m)을 뺀 값에 음의 전압이득(-Av1)을 곱한 값이 정극성 출력전압(Voutp)에서 부극성 출력전압(Voutm)을 뺀 값과 같고, 내장된 공통모드피드백(CMFB: common mode feedback)회로가 동작하여 정극성 출력전압(Voutp)과 부극성 출력전압(Voutm)을 평균한 값이 상기 제2기준전압(Vref2)과 같아지도록 상기 정극성 출력전압(Voutp)과 부극성 출력전압(Voutm)을 출력한다.
적분 커패시터부(250)는 상기 제3정극성노드전압(V3p)과 정극성 출력전압(Voutp)의 사이에 연결된 정극성 적분 커패시터(Cfp) 및 상기 제3부극성노드전압(V3m)과 부극성 출력전압(Voutm)의 사이에 연결된 부극성 적분 커패시터(Cfm)를 구비한다. 상기 정극성 적분 커패시터(Cfp)의 용량값과 부극성 적분 커패시터(Cfm)의 용량값은 서로 동일하다.
제2증폭부(260)는 반전입력노드(-)인 제1입력노드(IN1)가 상기 제3부극성노드전압(V3m)에 연결되고, 비전입력노드(-)인 제2입력노드(IN2)가 상기 제3정극성노드전압(V3p)에 연결되고, 제3입력노드(IN3)가 공통모드 기준전압인 제2기준전압(Vref2)에 연결되고, 상기 제4정극성노드전압(V4p)과 상기 제4부극성노드전압(V4m)을 출력하는 제2증폭기(A2)를 구비한다.
제2증폭기(A2)는 양(+)의 전압이득을 갖는 완전차동출력(fully-differential output)의 차동증폭기로서, 제3정극성노드전압(V3p)에서 제3부극성노드전압(V3m)을 뺀 값에 양의 전압이득(Av2)을 곱한 값이 제4정극성노드전압(V4p)에서 제4부극성노드전압(V4m)을 뺀 값과 같고, 상기 제4정극성노드전압(V4p)과 제4부극성노드전압(V4m)을 평균한 값이 상기 제2기준전압(Vref2)과 같아지도록 제4정극성노드전압(V4p)과 제4부극성노드전압(V4m)을 출력한다.
상기 [수학식 1] 및 [수학식 2]의 유도과정을 도 5에 적용하면 n번째 시각(t=nT, T: 제1클락신호(ph1)와 제2클락신호(ph2)의 주기)에서의 스위치드-커패시터 적분기회로(100)의 차동출력전압(Voutp(n)-Voutm(n))은 다음의 [수학식 8]로 표현되며, 이의 폴-오차(
Figure 112017130880259-pat00015
2)는 상기 [수학식 6]과 같다.
Figure 112017130880259-pat00016
[수학식 5]와 [수학식 8]을 비교해 보면, 입력신호와 출력신호가 [수학식 5]에서는 단일종단신호(single-ended signal)인데 비하여, [수학식 8]에서는 차동신호(differential signal)인 점만 서로 다르고 그 외에는 서로 같다.
[수학식 8]을 참조하면, 상기 양(+)의 전압이득을 가지는 제2증폭기(A2)의 전압이득(Av2)은 1에 가까운 값을 가지므로 음(-)의 전압이득을 갖는 제1증폭기(A1)의 입력오프셋전압(Vos1)은 출력전압(Voutp(n)-Voutm(n))에 나타나지 않는다. 이에 비하여, 양(+)의 전압이득을 갖는 제2증폭기(A2)의 입력오프셋전압(Vos2)은 차동입력전압(Vinp(n-0.5)-Vinm(n-0.5))과 같은 값으로 증폭되어 출력전압(Voutp(n)-Voutm(n))에 나타난다.
제2증폭부(260)에서 입력오프셋전압(Vos2)이 크게 증폭되어 스위치드-커패시터 적분기회로(100)의 차동출력전압(Voutp(n)-Voutm(n))에 나타날 수 있는데, 도 6은 이를 방지하는 기능을 구비한 제2증폭부(260)의 상세 블록도이다.
도 6을 참조하면, 제2증폭부(260)는 2분주기(261), 입력단 차퍼(262), 제4증폭기(A4) 및 출력단 차퍼(263)를 구비한다.
2분주기(261)는 제1클락신호(ph1) 또는 제2클락신호(ph2)를 2분주하여 제3클락신호(ph3)를 출력한다.
입력단 차퍼(262)는 상기 제3클락신호(ph3)가 '하이'일 때 제3정극성노드전압(V3p)을 제5정극성노드전압(V5p)에 연결함과 아울러 제3부극성노드전압(V3m)을 제5부극성노드전압(V5m)에 연결한다. 그리고, 입력단 차퍼(262)는 상기 제3클락신호(ph3)가 '로우'일 때 제3정극성노드전압(V3p)을 제5부극성노드전압(V5m)에 연결함과 아울러 제3부극성노드전압(V3m)을 제5정극성노드전압(V5p)에 연결한다.
제4증폭기(A4)는 완전차동증폭기로서, 반전입력노드인 제1입력노드(IN1)가 제5부극성노드전압(V5m)에 연결되고, 비반전입력노드인 제2입력노드(IN2)가 제5정극성노드전압(V5p)에 연결되고, 제3입력노드(IN3)가 공통모드기준전압(common mode reference voltage)인 제2기준전압(Vref2)에 연결되고, 제1출력노드(OUT1)가 제6부극성노드전압(V6m)에 연결되고, 제2출력노드(OUT2)가 제6정극성노드전압(V6p)에 연결되는 구조를 갖는다.
제4증폭기(A4)의 차동모드전압이득은 1보다 조금 작지만 1에 가까운 양(+)의 값을 갖는다. 제4증폭기(A4)의 제1입력노드(IN1)에 입력오프셋전압(Vos2m)이 존재하고, 제2입력노드(IN2)에 입력오프셋전압(Vos2p)이 존재한다.
제4증폭기(A4)의 제1출력노드(OUT1)로부터 제6부극성노드전압(V6m)에 출력되는 전압과 제2출력노드(OUT2)로부터 제6정극성노드전압(V6p)에 출력되는 전압의 평균값(공통모드출력전압)은 상기 제2기준전압(Vref2)과 같다.
상기 출력단 차퍼(263)는 상기 제3클락신호(ph3)가 '하이'일 때 제6정극성노드전압(V6p)을 제4정극성노드전압(V4p)에 연결함과 아울러 제6부극성노드전압(V6m)을 제4부극성노드전압(V4m)에 연결한다. 그리고, 출력단 차퍼(263)는 상기 제3클락신호(ph3)가 '로우'일 때 제6정극성노드전압(V6p)을 제4부극성노드전압(V4m)에 연결함과 아울러 제6부극성노드전압(V6m)을 제4정극성노드전압(V4p)에 연결한다.
상기 제4증폭기(A4)의 입력오프셋전압(Vos2p,Vos2m)의 평균값((Vos2p+Vos2m)/2)은 이 제4증폭기(A4)의 전압이득(Av2)만큼 곱해져 제4부극성노드전압(V4m)과 제4정극성노드전압(V4p)의 평균값인 직류(DC)성분으로 출력된다.
제4증폭기(A4)의 입력오프셋전압(Vos2p,Vos2m)에 의해 발생하는 제4정극성노드전압(V4p)과 제4부극성노드전압(V4m)의 차이 값인 고주파 교류(AC)성분은 도 5의 적분 커패시터(Cfp),(Cfm)에 의해 상쇄되어 상기 스위치드-커패시터 적분기회로(100)의 차동출력전압(Voutp),(Voutm)에 무시할 수 있는 정도의 미세한 리플전압 파형으로 나타난다. 또한, 제4증폭기(A4)의 입력오프셋전압(Vos2p, Vos2m)에 의해 발생하는 제4정극성노드전압(V4p)과 제4부극성노드전압(V4m)의 평균값인 상기 직류(DC)성분은 음(-)의 전압이득(-Av1)을 가지는 제1증폭기(A1)의 공통모드피드백회로에 의해 제거되어 상기 차동출력전압(Voutp),(Voutm)에 나타나지 않는다.
상기 입력단 차퍼(262)와 상기 출력단 차퍼(263)의 동작에 의해, 상기 제3 증폭기(A3)의 입력오프셋전압(Vos2p),(Vos2m)의 차이값(Vos2p-Vos2m)은 상기 제3 클락신호(ph3)의 주파수인 고주파 신호로 변조(modulation)되어 상기 제4정극성노드전압(V4p)과 제4부극성노드전압(V4m)의 차이 값인 고주파 교류(AC)성분으로 출력된다.
도 7은 도 6의 제4증폭부(264)에 구비된 제4증폭기(A4)의 제1실시예를 보인 상세 블록도로서 완전차동증폭기(fully-differential amplifier)로 구현한 예를 나타낸 것이다. 도 7을 참조하면, 제4증폭기(A4)는 단일종단출력(single-ended output) 증폭기인 제5증폭기(A5)와 제6증폭기(A6)를 구비한다. 상기 제5증폭기(A5)와 제6증폭기(A6)는 회로적으로 도 3의 제3증폭기(A3)와 동일한 구조를 갖는다.
제5증폭기(A5)는 비반전입력노드인 제1입력노드(IN1)가 상기 제5정극성노드전압(V5p)에 연결되고, 반전입력노드인 제2입력노드(IN2)가 출력노드(OUT)인 상기 제6정극성노드전압(V6p)에 연결된 구조를 갖는다.
제6증폭기(A6)는 비반전입력노드인 제1입력노드(IN1)가 상기 제5부극성노드전압(V5m)에 연결되고, 반전입력노드인 제2입력노드(IN2)가 출력노드(OUT)인 상기 제6부극성노드전압(V6m)에 연결된 구조를 갖는다.
상기 제5증폭기(A5)와 제6증폭기(A6)는 1보다 조금 작지만 1에 가까운 양(+)의 값의 전압이득을 갖는다. 따라서, 제4증폭부(264)의 제4증폭기(A4)는 1보다 조금 작지만 1에 가까운 양(+)의 차동모드 전압이득을 가진다.
제5정극성노드전압(V5p)과 제5부극성노드전압(V5m)의 공통모드 전압은 상기 제2기준전압(Vref2)과 동일하므로, 제6정극성노드전압(V6p)과 제6부극성노드전압(V6m)의 공통모드 전압도 상기 제2기준전압(Vref2)과 동일하게 된다.
상기 제5정극성노드전압(V5p)과 제5부극성노드전압(V5m)의 공통모드 전압이 상기 제2기준전압(Vref2)과 동일한 이유는, 제5정극성노드전압(V5p)과 제5부극성노드전압(V5m)의 공통모드 전압은 도 6의 상기 제3정극성노드전압(V3p)과 제3부극성노드전압(V3m)의 공통모드 전압과 같고, 상기 제3정극성노드전압(V3p)과 제3부극성노드전압(V3m)의 공통모드 전압은 도 5의 상기 음(-)의 전압이득을 가지는 제2증폭기(A2)의 공통모드피드백 회로에 의해 상기 제2기준전압(Vref2)과 같아지기 때문이다.
도 8은, 도 5의 제1증폭기(A1)를 본 발명의 실시예에 따라 완전차동증폭기로 구현한 회로도이다.
도 5의 스위치드-커패시터 적분기회로(100)에서 상기 음(-)의 전압이득을 갖는 제1증폭기(A1)는 적분기로 동작하여 상기 제1클락신호(ph1)와 상기 제2클락신호(ph2)의 한 주기 동안 변화되는 차동출력전압(Voutp-Voutm) 값이 비교적 작으므로 슬루율(slew-rate)이 작아도 되고 안정화시간(settling time)이 짧으면 된다.
이를 위해, 제1증폭기(A1)는 전력소모량을 최소화하면서 안정화시간을 짧게 하기위해 단일-스테이지 증폭기회로 중에서 가장 간단한 CMOS 인버터 두 개를 병렬로 배치하고 스위치드-커패시터 형태의 공통모드 피드백 회로를 사용하였다.
도 8을 참조하면, 제1증폭기(A1)는 제3정극성노드전압(V3p)과 정극성 출력전압(Voutp)의 사이에 연결된 제21인버터(I21), 제3부극성노드전압(V3m)과 부극성 출력전압(Voutm)의 사이에 연결된 제22인버터(I22) 및 제3정극성노드전압(V3p)과 정극성 출력전압(Voutp)의 사이에 연결된 스위치드-커패시터 형태의 제1공통모드 피드백 회로(241), 제3부극성노드전압(V3m)과 부극성 출력전압(Voutm)의 사이에 연결된 스위치드-커패시터 형태의 제2공통모드 피드백 회로(242)를 구비한다. 상기 인버터(I21),(I22)의 종류는 특별하게 한정되지 않지만 여기에서는 CMOS형 인버터로 구현한 것을 예로 한다.
상기 제1공통모드 피드백회로(241)는 일측 노드가 상기 제3정극성노드전압(V3p)에 공통 연결된 제21,22커패시터(C21),(C22), 상기 제1클락신호(ph1)에 의해 턴온되어 상기 제21커패시터(C21)의 타측 노드를 상기 정극성 출력전압(Voutp)에 연결하는 제21스위치(SW21), 상기 제2클락신호(ph2)에 의해 턴온되어 상기 제21커패시터(C21)의 타측 노드를 상기 제2기준전압(Vref2)에 연결하는 제22스위치(SW22), 상기 제1클락신호(ph1)에 의해 턴온되어 상기 제22커패시터(C22)의 타측 노드를 상기 부극성 출력전압(Voutm)에 연결하는 제23스위치(SW23) 및 상기 제2클락신호(ph2)에 의해 턴온되어 상기 제22커패시터(C22)의 타측 노드를 상기 제2기준전압(Vref2)에 연결하는 제24스위치(SW24)를 구비한다.
상기 제2공통모드 피드백회로(242)는 일측 노드가 상기 제3부극성노드전압(V3m)에 공통 연결된 제23,24커패시터(C23),(C24), 상기 제1클락신호(ph1)에 의해 턴온되어 상기 제23커패시터(C23)의 타측 노드를 상기 정극성 출력전압(Voutp)에 연결하는 제25스위치(SW25), 상기 제2클락신호(ph2)에 의해 턴온되어 상기 제23커패시터(C23)의 타측 노드를 상기 제2기준전압(Vref2)에 연결하는 제26스위치(SW26), 상기 제1클락신호(ph1)에 의해 턴온되어 상기 제24커패시터(C24)의 타측 노드를 상기 부극성 출력전압(Voutm)에 연결하는 제27스위치(SW27) 및 상기 제2클락신호(ph2)에 의해 턴온되어 상기 제24커패시터(C24)의 타측 노드를 상기 제2기준전압(Vref2)에 연결하는 제28스위치(SW28)를 구비한다.
이와 같은 제1증폭기(A1)가 음(-)의 피드백회로에 사용되는 경우, 상기 제1공통모드 피드백회로(241) 및 제2공통모드 피드백회로(242)는 출력공통모드전압(0.5* (Voutp+Voutm))이 상기 제2 기준전압(Vref2)과 같아지게 동작하고, 정극성 출력전압(Voutp)과 제3부극성노드전압(V3m)이 각각 상기 인버터(I21),(I22)의 논리문턱전압(logic threshold voltage)과 같아지게 동작한다.
도 9는 제2증폭기(A2)의 구현예를 보인 도 4의 제3증폭기(A3), 도 7의 제5증폭기(A5) 및 제6증폭기(A6)에 적용된 클래스(class)-AB 형태의 단일종단출력(single-ended output) 차동증폭기의 회로도이다. 여기서는 상기 제5증폭기(A5)에 적용된 클래스-AB 형태의 단일종단출력 차동증폭기의 회로도인 것을 예로 하여 설명한다.
제2증폭기(A2)는 제1클락신호(ph1)가 '하이'인 구간에서 스위치드-커패시터 적분기회로(100)의 정극성입력전압(Vinp)을 정극성 샘플 커패시터(Csp)에 샘플링하고, 부극성입력전압(Vinm)을 부극성 샘플 커패시터(Csm)에 샘플링한다.
정극성 샘플 커패시터(Csp) 및 부극성 샘플 커패시터(Csm)는 스위치드-커패시터로서 상기 제2클락신호(ph2)가 '하이'인 구간에서, 이전에 충전된 전압이 제1기준전압(Vref1)과 제2기준전압(Vref2)으로 방전된다. 제1클락신호(ph1)가 '하이'인 구간에서는 상기 정극성 샘플 커패시터(Csp) 및 부극성 샘플 커패시터(Csm)가 신호전압(Vinp-Vref2),(Vinm-Vref2)으로 충전된다.
따라서, 상기 제2클락신호(ph2)가 '하이'로 되는 구간과 상기 제1클락신호(ph1)가 '하이'로 되는 구간 사이에 전하량의 변화가 크다.
제2증폭기(A2)는 상기 제2클락신호(ph2)가 '하이'로 되는 구간과 상기 제1클락신호(ph1)가 '하이'로 되는 구간 사이에 변화되는 상기 샘플 커패시터(Csp),(Csm)의 전하량을 빠른 시간 내에 공급하는데, 그 이유는 차동입력전압이 시간에 대해 급격하게 증가하는 것에 대응하여 큰 값의 출력전류를 공급하기 위함이다.
즉, 상기 제2증폭기(A2)는 큰 값의 슬루율(slew-rate)을 가져야 한다. 제2증폭기(A2)가 전력소모량을 작게 하면서 슬루율을 크게 하기 위해서는 클래스-AB 형태의 증폭기를 사용하는 것이 유리하다.
제2증폭기(A2)는 비교적 전력소모량이 적고 슬루율이 높은 완전차동 증폭기로 구현하기 위하여, 병렬로 배치된 음(-)의 슬루율이 높은 클래스-AB 형태의 제1단일종단출력(single-ended output) 증폭기(261)와 양(+)의 슬루율이 높은 클래스-AB 형태의 제2단일종단출력 증폭기(262)를 구비하고, 상기 제1단일종단출력 증폭기(261) 및 제2단일종단출력 증폭기(262)의 일측 입력노드를 비반전(+)입력노드인 제1입력노드(IN1)에 공통으로 연결함과 아울러, 타측 입력노드를 반전(-)입력노드인 제2입력노드(IN2)에 공통으로 연결하고, 출력노드(OUT)를 제6정극성노드전압(V6p)에 연결한다.
상기 설명에서와 같이 제5증폭기(A5)에 병렬로 배치된 상기 제1단일종단출력 증폭기(261)와 제2단일종단출력 증폭기(262)를 구비함으로써, 제5증폭기(A5)의 양(+)의 슬루율과 음(-)의 슬루율이 모두 큰 값을 갖게 된다.
제1단일종단출력 증폭기(261)는 전원단자(VDD)와 제1공통노드(CN1)의 사이에 병렬 연결된 제1인버터 및 제2인버터, 상기 제1공통노드(CN1)와 접지단자(VSS)의 사이에 연결된 제1전류원을 포함한다.
상기 제1인버터는 전원단자(VDD)와 제1공통노드(CN1)의 사이에 직렬 연결된 피모스 트랜지스터(P 채널 MOS 트랜지스터)(MP11) 및 엔모스 트랜지스터(N 채널 MOS 트랜지스터)(MN11)를 포함한다.
상기 제2인버터는 전원단자(VDD)와 제1공통노드(CN1)의 사이에 직렬 연결된 피모스 트랜지스터(MP12) 및 엔모스 트랜지스터(MN12)를 포함한다.
상기 제1전류원은 제1공통노드(CN1)와 접지단자(VSS)의 사이에 연결된 엔모스 트랜지스터(MN13)를 포함한다.
상기 제1입력노드(IN1)가 상기 피모스 트랜지스터(MP11) 및 엔모스 트랜지스터(MN11)의 게이트에 공통으로 연결되고, 상기 제1인버터의 출력노드가 상기 엔모스 트랜지스터(MN13)의 게이트에 연결된다.
상기 제2입력노드(IN2)가 피모스 트랜지스터(MP12) 및 엔모스 트랜지스터(MN12)의 게이트에 공통으로 연결되고, 상기 제2인버터의 출력노드가 상기 출력노드(OUT)에 연결된다.
제2단일종단출력 증폭기(262)는 전원단자(VDD)와 상기 제2공통노드(CN2)의 사이에 연결된 제2전류원, 상기 제2공통노드(CN2)와 접지단자(VSS)의 사이에 병렬 연결된 제3인버터 및 제4인버터를 포함한다.
상기 제2전류원은 전원단자(VDD)와 상기 제2공통노드(CN2)의 사이에 연결된 피모스 트랜지스터(MP21)를 포함한다.
상기 제3인버터는 상기 제2공통노드(CN2)와 접지단자(VSS)의 사이에 직렬 연결된 피모스 트랜지스터(MP22) 및 엔모스 트랜지스터(MN21)를 포함한다.
상기 제4인버터는 상기 제2공통노드(CN2)와 접지단자(VSS)의 사이에 직렬 연결된 피모스 트랜지스터(MP23) 및 엔모스 트랜지스터(MN23)를 포함한다.
상기 제1입력노드(IN1)가 상기 피모스 트랜지스터(MP22) 및 엔모스 트랜지스터(MN21)의 게이트에 공통으로 연결되고, 상기 제3인버터의 출력노드가 상기 피모스 트랜지스터(MP21)의 게이트에 연결된다.
상기 제2입력노드(IN2)가 피모스 트랜지스터(MP23) 및 엔모스 트랜지스터(MN22)의 게이트에 공통으로 연결되고, 상기 제4인버터의 출력노드가 상기 출력노드(OUT)에 연결된다.
본 발명의 실시예에 따른 제1단일종단출력 증폭기(261) 및 제2단일종단출력 증폭기(262)를 구현하기 위해 65nm CMOS 공정을 사용하였다.
상기 제1,2단일종단출력 증폭기(261),(262)에 대한 실험에서, 상기 전원전압(VDD)으로 0.7V를 사용하고, 상기 제2기준전압(Vref2)으로 0.35V를 사용하였다. 이때, 상기 제1입력노드(IN1)의 전압, 상기 제2입력노드(IN2)의 전압 및 상기 출력노드(OUT)의 전압이 모두 0.35V에 가까운 안정된 상태에서는 상기 출력노드(OUT)를 통하여 흐르는 전류는 0[A]이고, 상기 제1전류원의 엔모스 트랜지스터(MN13)와 제2전류원의 피모스 트랜지스터(MP21)를 통해 흐르는 전류는 각각 10uA로 나타났다.
상기 제2입력노드(IN2)의 전압과 출력노드(OUT)의 전압이 모두 0.35V이고, 상기 제1입력노드(IN1)의 전압이 갑자기 0.5V로 변하는 슬루 상태에서는 상기 엔모스 트랜지스터(MN13)와 상기 피모스 트랜지스터(MP21)의 게이트 노드 전압은 각각 0.15V와 0.1V가 되어 상기 엔모스 트랜지스터(MN13)와 상기 피모스 트랜지스터(MP21)를 통해 흐르는 전류는 각각 32uA와 0.5uA로 나타나고, 상기 출력노드(OUT)를 통하여 흐르는 전류는 38uA로 나타났다.
따라서, 도 9의 클래스-AB 형태의 단일종단출력 차동증폭기인 제5증폭기(A5)는 안정된 상태에서는 비교적 적은 량의 전류를 흘려서 평균전력소모량을 감소시키고, 슬루 상태에서는 비교적 많은 량의 전류를 흘려서 동작속도를 빠르게 할 수 있다.
도 10은 도 6의 제4증폭기(A4)의 제2실시예를 보인 상세 블록도로서 완전차동증폭기로 구현한 예를 나타낸 것이다.
도 7의 완전차동증폭기의 제1실시예에서는 두 개의 단일종단출력 증폭기(A5),(A6)를 사용하여 완전차동증폭기를 구현한 것에 비하여, 도 10의 완전차동증폭기의 제2실시예에서는 두 개의 차동입력을 갖는 한 개의 완전차동증폭기인 제7증폭기(A7)를 사용하여, 차동출력 전압에서 짝수 하모닉스(even harmonics) 성분을 제거하여 선형성이 향상되게 한 차이점이 있다.
상기 제7증폭기(A7)는 두 쌍의 차동입력(IN_p1,IN_m1),(IN_p2,IN_m2)을 공급받고 제2기준전압(Vref2)을 공통모드 기준전압으로 공급받아 한 쌍의 출력노드(OUT_p,OUT_m)를 통해 차동전압을 출력한다.
도 10의 제7증폭기(A7)를 이용하여 전압이득이 1보다 작지만 1에 가까운 단일이득 완전차동증폭기(unity-gain fully-differential amplifier)인 도 6의 제4 증폭기(A4)를 구현하기 위하여, 상기 제7증폭기(A7)의 정극성 출력노드(OUT_p)와 부극성 출력노드(OUT_m)를 각각 제1부극성 입력노드(IN_m1)와 제1정극성 입력노드(IN_p1)에 연결하고, 상기 제4증폭기(A4)의 차동입력인 제6부극성노드전압(V6m)과 제6정극성노드전압(V6p)을 각각 제2부극성 입력노드(IN_m2)와 제2정극성 입력노드(IN_p2)에 연결하고, 상기 제4증폭기(A4)의 차동출력인 제6정극성노드전압(V6p)과 제6부극성노드전압(V6m)을 정극성 출력노드(OUT_p)와 부극성 출력노드(OUT_m)에 연결한다.
도 11은 도 1의 상기 기존의 오토제로(auto-zeroed) 비반전(non-inverting) 스위치드-커패시터 적분기회로(10)와 도 2의 본 발명에 따른 폴-오차를 보상하는 스위치드-커패시터 적분기회로(100)를 각각 65nm CMOS 공정으로 설계한 회로의 임펄스 응답(impulse response)에 대한 시뮬레이션 결과를 나타낸 그래프이다.
상기 두 개의 적분기 회로(10),(100)를 설계할 때의 설계조건은 다음과 같이 서로 동일하다. 상기 제1 기준전압(Vref1), 상기 제2 기준전압(Vref2)과 상기 공급전압(VDD)은 각각 0.35V, 0.35V, 0.7V이고, 상기 샘플 커패시터(Cs)의 용량과 상기 적분 커패시터(Cf)의 용량은 각각 2.5pF, 12.5pF이고, 상기 제1클락신호(ph1)와 상기 제2클락신호(ph2)의 주파수는 둘 다 4MHz이고, 상기 제1클락신호(ph1)가 '하이'인 구간과 상기 제2클락신호(ph2)가 '하이'인 구간에 대하여 모두 0.1% 안정화시간(settling time)의 최대값이 100ns 이다. 상기 제1클락신호(ph1)가 '하이'인 구간과 상기 제2클락신호(ph1)가 '하이'인 구간에 대한 상기 0.1% 안정화시간은 각각 상기 제1클락신호(ph1) 또는 상기 제2클락신호(ph2)의 상승엣지(rising edge)부터 상기 스위치드-커패시터 적분기회로(10),(100)의 출력전압 값이 최종출력전압 값의 99.95%와 100.05% 사이의 값으로 유지되기 시작하는 시각까지의 시간으로 정의한다. 상기 두 개의 스위치드-커패시터 적분기회로(10),(100)에서 상기 음(-)의 전압이득을 가지는 증폭기를 모두 전압이득 값이 25인 CMOS 인버터로 구현하였고, 상기 0.1% 안정화시간 조건을 만족시키기 위해 상기 CMOS 인버터의 동작점 전류를 종래 기술에 의한 스위치드-커패시터 적분기회로(10)에서 본 발명에 따른 스위치드-커패시터 적분기회로(100)보다 2.5배로 하였다. 도 2의 양(+)의 전압이득을 가지는 제2증폭기(A2)는 전압이득(Av2)이 0.97인데, 이는 상기 제3 증폭기를 도 3에서와 같이 단일이득 피드백(unity-gain feedback) 형태로 연결하여 구현되었다.
도 11의 결과를 구하기 위해 소정의 프로그램(H-spice 프로그램)을 사용하여 시간영역에서 과도특성 시뮬레이션(transient simulation)을 수행하였다. 상기 임펄스 응답을 구하기 위해 상기 두 개의 스위치드-커패시터 적분기회로(10),(100)의 입력단자에 각각 350mV에서 500mV로 변하고 250ns 시간 동안 500mV로 유지되고 다시 350mV로 변하여 계속해서 350mV로 유지되는 단일 펄스(single pulse)를 인가하고, 상기 제2클락신호(ph2)가 '하이'로 유지되는 구간의 마지막 시각(t=nT)에 상기 두 개의 스위치드-커패시터 적분기회로(10),(100)의 출력전압 값을 각각 샘플하여 x(n)으로 나타내면, 0과 양(+)의 정수 n에 대해 상기 x(n) 급수(series)가 상기 임펄스 응답이 된다. 여기서, 상기 t는 시간을 나타내고 상기 T는 상기 제1 클락신호(ph1)와 상기 제2클락신호(ph2)의 주기(period)를 나타낸다. 상기 두 개의 스위치드-커패시터 적분기회로(10),(100)를 구성하는 상기 음(-)의 전압이득을 가지는 증폭기의 전압이득 값이 무한대(infinite)이면 상기 x(n) 급수 값은 0과 모든 양(+)의 정수 n에 대하여 0이 아닌 상수(constant) 값(
Figure 112017130880259-pat00017
)을 가진다.
본 발명의 실시 예에서는 상기 두 개의 스위치드-커패시터 적분기회로(10),(100)를 구성하는 상기 음(-)의 전압이득을 가지는 증폭기의 전압이득 값이 25로서 유한(finite)한데, 이 경우에는 상기 x(n) 급수 값이 0과 모든 양(+)의 정수 n에 대해서 다음의 [수학식 9]로 표현된다.
Figure 112017130880259-pat00018
상기 [수학식 9]의
Figure 112017130880259-pat00019
는 상기 폴-오차(pole-error)로서, 적분기를 구성하는 상기 음(-)의 전압이득을 가지는 증폭기의 전압이득이 무한대인 이상적인 적분기 회로에서는 상기
Figure 112017130880259-pat00020
는 0이고, 적분기를 구성하는 상기 음(-)의 전압이득을 가지는 증폭기의 전압이득이 유한한 기존의 적분기 회로에서는 [수학식 2]의
Figure 112017130880259-pat00021
1과 같고, 본 발명에 따른 스위치드-커패시터 적분기회로(100)에서는 상기 [수학식 6]의
Figure 112017130880259-pat00022
2와 같다.
상기 폴-오차(
Figure 112017130880259-pat00023
) 값을 구하기 위해, 도 11에서 상기 x(n) 급수 값을 모든 n에 대하여 x(0)값으로 나누어 정규화하고 정규화된 x(n) 급수 값의 dB(20log10 (x(n)/x(0)))값을 세로축으로 하고 정규화된 시간(n)을 가로축으로 표시하였다. 도 11에서 종래 기술에 의한 스위치드-커패시터 적분기회로(10)와 본 발명에 따른 스위치드-커패시터 적분기회로(100)의 폴-오차인
Figure 112017130880259-pat00024
1과
Figure 112017130880259-pat00025
2는 각각 0.01111과 0.00038로 구해진다. 상기 [수학식 2]와 [수학식 6]에 의하면
Figure 112017130880259-pat00026
1과
Figure 112017130880259-pat00027
2는 각각 0.008과 0.00025로 계산되는데, 시뮬레이션으로 구한 폴-오차 값이 계산값보다 큰 이유는 기생-커패시터 성분(parasitic capacitance) 때문이다.
도 11의 두 개의 스위치드-커패시터 적분기회로(10),(100)에 대한 시뮬레이션 결과에서, 본 발명에 따른 스위치드-커패시터 적분기회로(100)의 폴-오차(
Figure 112017130880259-pat00028
2)는 종래 기술에 의한 스위치드-커패시터 적분기회로(10)의 폴-오차(
Figure 112017130880259-pat00029
1)보다 약 29배로 줄어들므로 상기 본 발명에 따른 스위치드-커패시터 적분기회로(100)가 종래 기술에 따른 스위치드-커패시터 적분기회로(10)에 비하여 이상적인 적분기회로(ideal integrator)에 가까운 것으로 볼 수 있다.
도 11의 시뮬레이션에 사용된 상기 두 개의 스위치드-커패시터 적분기회로(10), (100)는 각각 13uW와 15uW의 전력을 소모한다. 따라서, 상기 본 발명에 따른 스위치드-커패시터 적분기회로(100)는 종래 기술에 의한 스위치드-커패시터 적분기회로(10)에 비하여 전력소모량은 비슷하면서도 폴-오차 값은 약 29배 작다.
한편, 도 12는 본 발명에 따른 스위치드-커패시터 적분기회로(100)를 사용하여 구현한 3차의 델타-시그마 변조기의 블록도이다.
도 12를 참조하면 3차 델타-시그마 변조기(300)는, 피드-포워드(feedforward) 구조로 연결된 감산기(310), 제1 내지 제3 적분기회로(320A-320C),합산기(330) 및 퀀타이저(340)를 포함한다.
도 13은 도 12의 상기 3차 델타-시그마 변조기(300)를 칩으로 제작하여 측정한 차동출력전압(Vop-Vom)의 주파수 스펙트럼이다. 상기 3차 델타-시그마 변조기(300)의 차동입력전압(Vip,Vim)은 각각 다음의 [수학식 10]과 [수학식 11]과 같이 표현할 수 있다.
Figure 112017130880259-pat00030
Figure 112017130880259-pat00031
상기 3차 델타-시그마 변조기(300)의 전력소모는 47uW로 측정되었다. 도 13의 주파수 스펙트럼에서 신호대역폭(signal bandwidth)이 20kHz일 때, 왜곡이 포함된 신호대잡음비(SNDR: signal to noise and distortion ratio)와 유효비트수(ENOB: effective number of bits)는 각각 89dB와 14.5비트로 측정되었다.
종래 기술에 의한 스위치드-커패시터 적분기회로(10)를 사용하여 델타-시그마 변조기를 구현할 경우에, 도 12와 도 13에 보인 본 발명의 실시 예에서와 같이 전력소모량은 47uW이고, 신호대역폭이 20kHz이고 제1클락신호(ph1)와 제2클락신호(ph2)의 주파수를 4MHz로 설계하면, 왜곡이 포함된 신호대잡음비(SNDR)가 75dB정도가 된다. 따라서, 전력소모, 신호대역폭과 제1클락신호(ph1)와 제2클락신호(ph2)의 주파수가 동일하면, 상기 본 발명에 따른 스위치드-커패시터 적분기회로(100)를 사용한 3차 델타-시그마 변조기(300)가 종래 기술에 의한 스위치드-커패시터 적분기회로(10)를 사용한 델타-시그마 변조기에 비해 10dB 이상 높은 왜곡이 포함된 신호대잡음비(SNDR)를 갖는다.
본 발명에서는, 스위치드-커패시터 적분기회로(100)에 관해 도 1의 기존의 오토제로(auto-zeroed) 스위치드-커패시터 적분기회로에 전압이득이 +1인 상기 양(+)의 전압이득을 가지는 증폭기를 추가하여 상기 음(-)의 전압이득을 가지는 증폭기의 게인에러를 보상한다.
이에 따라, Z-영역 적분기-폴(pole)값이 0.99보다 크게 되므로, 종래 기술에 의한 스위치드-커패시터 적분기회로(10)에 비하여 전력소모량은 동일하고, 델타시그마 변조기(delta-sigma modulator)에 적용하였을 경우에, 출력신호의 신호대잡음비가 10dB 이상 향상되는 것을 실험을 통해 확인하였다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
100 : 스위치드-커패시터 적분기회로 110 : 제1스위치부
120 : 샘플 커패시터부 130 : 제2스위치부
140 : 제1증폭부 150 : 적분 커패시터부
160 : 제2증폭부

Claims (17)

  1. 제1클락신호에 따라 입력전압을 제1노드전압에 연결하고, 제2클락신호에 따라 제1기준전압을 상기 제1노드전압에 연결하는 제1스위치부;
    상기 제1노드전압과 제2노드전압의 사이에 연결된 샘플 커패시터를 구비한 샘플 커패시터부;
    상기 제1클락신호에 따라 상기 제2노드전압을 제4노드전압에 연결하고, 상기 제2클락신호에 따라 상기 제2노드전압을 제3노드전압에 연결하는 제2스위치부;
    음의 전압이득을 갖는 제1증폭기를 구비하여, 상기 제3노드전압에서 제2기준전압을 뺀 값인 차동입력전압을 증폭하여 출력전압으로 출력하는 제1증폭부;
    상기 제3노드전압과 상기 출력전압의 사이에 연결된 적분 커패시터를 구비한 적분 커패시터부; 및
    양의 전압이득을 갖는 제2증폭기를 구비하여 상기 제3노드전압에서 상기 제2기준전압과 입력오프셋전압을 뺀 값인 차동입력전압을 증폭한 후 상기 샘플 커패시터부에 저장하는 제2증폭부;를 포함하는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  2. 제1항에 있어서, 상기 스위치드-커패시터 적분기회로는 상기 입력전압과 상기 출력전압이 모두 단일종단신호(single-ended signal)인 경우에 동작하는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  3. 제1항에 있어서, 상기 샘플 커패시터부는
    전압이득이 +1인 상기 제2증폭기에 의하여, 상기 제1증폭기의 입력 오프셋 전압과 게인에러를 함께 샘플링하여 폴 오차를 보상하는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  4. 제3항에 있어서, 상기 샘플 커패시터부는
    상기 제2증폭기에 의하여, 상기 제1증폭기의 입력 오프셋 전압과 상기 게인에러를 함께 샘플링하여 Z-영역 적분기-폴(pole)값을 0.99보다 크게 하는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  5. 제1항에 있어서, 상기 제2증폭기는
    상기 제3노드 전압에서 상기 제2기준전압을 뺀 값에 자신의 전압이득을 곱한 값이 상기 제4노드전압에서 상기 제2기준전압을 뺀 값과 같아지도록 상기 제4노드전압을 출력하는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  6. 제1항에 있어서, 상기 제2증폭부는
    단일이득 피드백 구조를 갖는 제3증폭기를 구비하되, 상기 제3증폭기는 비반전입력노드인 제1입력노드가 상기 제3노드전압에 연결되고, 반전입력노드인 제2입력노드가 출력노드에 연결되고,
    상기 출력노드가 상기 제4노드전압에 연결된 구조를 갖는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  7. 제1항에 있어서, 상기 스위치드-커패시터 적분기회로는
    상기 입력전압 값에서 상기 제1기준전압 값을 뺀 값을 시간에 대해 적분한 값이 상기 출력전압 값에서 상기 제2기준전압 값을 뺀 값에 비례하도록 상기 출력전압을 출력하는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  8. 제1클락신호에 따라 정극성입력전압을 제1정극성노드전압에 연결함과 아울러 부극성입력전압을 제1부극성노드전압에 연결하고, 제2클락신호에 따라 제1기준전압을 상기 제1정극성노드전압에 연결함과 아울러 상기 제1기준전압을 상기 제1부극성노드전압에 연결하는 제1스위치부;
    상기 제1정극성노드전압과 제2정극성노드전압의 사이에 연결된 정극성 샘플 커패시터 및 상기 제1부극성노드전압과 제2부극성노드전압의 사이에 연결된 부극성 샘플 커패시터를 구비한 샘플 커패시터부;
    상기 제1클락신호에 따라 상기 제2정극성노드전압을 제4정극성노드전압에 연결함과 아울러 상기 제2부극성노드전압을 제4부극성노드전압에 연결하고, 상기 제2클락신호에 따라 상기 제2정극성노드전압을 제3정극성노드전압에 연결함과 아울러 상기 제2부극성노드전압을 제3부극성노드전압에 연결하는 제2스위치부;
    음의 전압이득을 갖는 완전차동출력의 차동증폭기를 구비하여, 상기 제3정극성노드전압에서 상기 제3부극성노드전압을 뺀 값에 음의 전압이득을 곱한 값이 정극성 출력전압에서 부극성 출력전압을 뺀 값과 같고, 상기 정극성 출력전압과 상기 부극성 출력전압을 평균한 값이 제2기준전압과 같아지도록 상기 정극성 출력전압과 부극성 출력전압을 출력하는 제1증폭부;
    상기 제3정극성노드전압과 상기 정극성 출력전압의 사이에 연결된 정극성 적분 커패시터 및 상기 제3부극성노드전압과 상기 부극성 출력전압의 사이에 연결된 부극성 적분 커패시터를 구비한 적분 커패시터부; 및
    양의 전압이득을 갖는 완전차동출력의 차동증폭기를 구비하여, 상기 제3정극성노드전압에서 상기 제3부극성노드전압을 뺀 값에 양의 전압이득을 곱한 값이 상기 제4정극성노드전압에서 상기 제4부극성노드전압을 뺀 값과 같고, 상기 제4정극성노드전압과 상기 제4부극성노드전압을 평균한 값이 상기 제2기준전압과 같아지도록 상기 제4정극성노드전압과 상기 제4부극성노드전압을 출력하는 제2증폭부;를 포함하는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  9. 제8항에 있어서, 상기 스위치드-커패시터 적분기회로는
    상기 정극성입력전압, 상기 부극성입력전압, 상기 정극성 출력전압 및 상기 부극성 출력전압이 모두 차동신호(differential signal)인 경우에 동작하는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  10. 제8항에 있어서, 상기 음의 전압이득을 갖는 완전차동출력의 차동증폭기는
    상기 제3정극성노드전압과 상기 정극성 출력전압의 사이에 연결된 제21인버터;
    상기 제3부극성노드전압과 상기 부극성 출력전압의 사이에 연결된 제22인버터;
    상기 제3정극성노드전압과 상기 정극성 출력전압의 사이에 연결된 스위치드-커패시터 형태의 제1공통모드 피드백 회로; 및
    상기 제3부극성노드전압과 상기 부극성 출력전압의 사이에 연결된 스위치드-커패시터 형태의 제2공통모드 피드백 회로를 구비한 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  11. 제8항에 있어서, 상기 제2증폭부는
    상기 제1클락신호 또는 상기 제2클락신호를 2 분주하여 제3클락신호를 출력하는 2분주기;
    상기 제3클락신호에 따라 상기 제3정극성노드전압을 제5정극성노드전압에 연결함과 아울러 상기 제3부극성노드전압을 제5부극성노드전압에 연결하거나, 상기 제3정극성노드전압을 상기 제5부극성노드전압에 연결함과 아울러 상기 제3부극성노드전압을 상기 제5정극성노드전압에 연결하는 입력단 차퍼;
    두 개의 입력오프셋전압의 평균값이 전압이득만큼 곱해져 상기 제4부극성노드전압과 상기 제4정극성노드전압의 평균값인 직류(DC) 성분으로 출력되게 하는 제4증폭기; 및
    상기 제3클락신호에 따라 제6정극성노드전압을 상기 제4정극성노드전압에 연결함과 아울러 제6부극성노드전압을 상기 제4부극성노드전압에 연결하거나, 상기 제6정극성노드전압을 상기 제4부극성노드전압에 연결함과 아울러 상기 제6부극성노드전압을 상기 제4정극성노드전압에 연결하는 출력단 차퍼;를 포함하는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  12. 제11항에 있어서, 상기 제4증폭기는
    두 개의 차동입력을 갖는 한 개의 완전차동증폭기를 구비하여, 차동출력 전압에서 짝수 하모닉스(even harmonics) 성분을 제거하여 선형성을 향상시키는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  13. 제11항에 있어서, 상기 제4증폭기는
    단일종단출력 증폭기인 제5증폭기와 제6증폭기를 구비하되,
    상기 제5증폭기는
    제1입력노드가 상기 제5정극성노드전압에 연결되고, 제2입력노드가 출력노드인 상기 제6정극성노드전압에 연결된 구조를 갖으며,
    상기 제6증폭기는
    제1입력노드가 상기 제5부극성노드전압에 연결되고, 제2입력노드가 또 다른 출력노드인 상기 제6부극성노드전압에 연결된 구조를 갖는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  14. 제 13항에 있어서, 상기 제5증폭기 및 제6증폭기는
    병렬로 배치된 음의 슬루율이 미리 설정된 값 이상인 클래스-AB 형태의 제1단일종단출력 증폭기 및 양의 슬루율이 미리 설정된 값 이상인 클래스-AB 형태의 제2단일종단출력 증폭기를 구비하되,
    상기 제1단일종단출력 증폭기 및 상기 제2단일종단출력 증폭기의 일측 입력노드가 제1입력노드에 공통으로 연결됨과 아울러, 타측 입력노드가 제2입력노드에 공통으로 연결되고, 출력노드가 상기 제6정극성노드전압에 연결된 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  15. 제14항에 있어서, 상기 제1단일종단출력 증폭기는
    전원단자와 제1공통노드의 사이에 병렬 연결된 제1인버터 및 제2인버터; 및
    상기 제1공통노드와 접지단자의 사이에 연결된 제1전류원;을 포함하는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  16. 제14항에 있어서, 상기 제2단일종단출력 증폭기는
    전원단자(VDD)와 제2공통노드의 사이에 연결된 제2전류원; 및
    상기 제2공통노드와 접지단자의 사이에 병렬 연결된 제3인버터 및 제4인버터;를 포함하는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
  17. 제8항에 있어서, 상기 샘플 커패시터부는
    상기 제2증폭부에 의하여, 상기 제1증폭부의 입력 오프셋 전압과 게인에러를 함께 샘플링하여 Z-영역 적분기-폴(pole)값을 0.99보다 크게 하는 것을 특징으로 하는 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로.
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