JP5836020B2 - A/d変換器 - Google Patents
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Description
NTF(z)=(1−z-1)2
STF(z)=z-2
である。これは、入力Uはそのまま出力Vへ現れ、量子化雑音Eは高域へ拡散され出力されることを示している。ΔΣA/D変換器は、前述したようなΔΣ変調器の後段にデシメーションフィルタを設け、高域に拡散された量子化雑音を除去してA/D変換結果を得る。
Q1=−C1・V1
Q2=−C2・V2
であり、容量C1、C2に入力電圧V1、V2に応じた電荷がサンプリングされる。また、このときの出力電圧Voutの電圧値がVout1であるとすれば、容量C3に蓄えられる電荷Q3は、
Q3=−C3・Vout1
である。
−C3・Vout2=Q1+Q2+Q3
が成り立つので、電圧値Vout2は、
Vout2=Vout1+(C1/C3)V1+(C2/C3)V2
となる。つまり、一連の動作によって、出力電圧VoutとしてVout1に(C1/C3)V1と(C2/C3)V2とを加えたものが出力される。その後、信号φ1によりスイッチSW1、SW3、SW5がオンし、信号φ2によりスイッチSW2、SW4、SW6がオフするようにして、前述の動作を繰り返し行うことによって、入力信号V1とV2を加算し、その加算結果を積分する演算が実現される。
Vout(z)=[(C1/C3)V1(z)+(C2/C3)V2(z)]/(z−1)
である。図9(B)に示した演算回路では、入力信号(入力電圧)V1は(C1/C3)倍にスケールされて演算され、入力信号(入力電圧)V2は(C2/C3)倍にスケールされて演算される。回路における信号の飽和を防ぐ目的や、その他信号経路設計の都合等に応じて(C1/C3)や(C2/C3)の比率は適宜変化される。
Q1P=(VCM−VIP)C1
Q1M=(VCM−VIM)C1
であり、容量C1P、C1Mにコモンモード電位VCMと入力電圧VIP、VIMとの差に応じた電荷がサンプリングされる。また、このときの出力信号VOPの電圧値がVOP1であるとし、出力信号VOMの電圧値がVOM1であるとすれば、容量C2P及びC2Mに蓄えられている電荷の和は、
(VOP1−VCM)C2+(VCM−VOM1)C2=(VOP1−VOM1)C2
である。
(VOP2−VOM2)C2=(VOP1−VOM1)C2+Q1P−Q1M
であるので、
(VOP2−VOM2)=(VOP1−VOM1)+(VIP−VIM)C1/C2
である。すなわち、差動出力電圧(VOP2−VOM2)は、1つ前の差動出力電圧(VOP1−VOM1)に差動入力電圧と容量比との積((VIP−VIM)C1/C2)を加えたものになる。これは1回分の積分演算に相当する。
(VCM−VIP)C1+(VCM−VIM)C1=2(VA−VCM)C1
が成り立つ。VAについて整理すると、
VA=2VCM−(VIP+VIM)/2=2VCM−VICM
となる。つまり、オペアンプOPAの入力ノードVAの電位は、2VCMからVICMを減じた電位に収束することになる。例えば、コモンモード電位VCMが1.5(V)、入力信号のコモンモード電位VICMが2.5(V)のときには、オペアンプOPAの入力ノードVAの電位は0.5(V)に収束する。しかし、前述したようにオペアンプOPAのコモンモード入力電圧範囲には制約があり、例えば図10に示した回路ではオペアンプの入力ノードIM及びIPの電位が0.5(V)であると、差動対が遮断してしまい、所望の動作が行われない。図11に示した演算回路のオペアンプOPAの内部が図10に示した構成と同様であったとすれば、正常に動作させるためには、入力信号のコモンモード電位VICMは、0(V)<VICM<2.0(V)の電圧範囲でなければならない。
図1は、本発明の一実施形態によるΔΣA/D変換器の(1ビットDAC+加算+積分)演算回路の回路構成例を示す図である。なお、本実施形態によるΔΣA/D変換器の構成は、図6に示したΔΣA/D変換器の構成と同様である。すなわち、本実施形態によるΔΣA/D変換器は、入力される差動アナログ信号をΔΣ変調するΔΣ変調器、及びΔΣ変調信号を基にA/D変換結果(デジタルデータ)を生成するデシメーションフィルタを有する。
(VCM−0)C3+(VCM−Vref)C3=(VA−Vref)C3+(VA−0)C3
が成り立つ。よって、
VA=VCM
となる。つまり、入力ノードVAの電位は、リファレンス電圧Vrefや入力される差動アナログ信号のコモンモード電位VICMにかかわらず、回路におけるコモンモード電位VCMとなる。
図4において、C1P及びC1Mは第1積分器のサンプリング容量、C2P及びC2Mは第1積分器の積分容量、C3PA、C3PB、C3MA、及びC3MBは、第1積分器のリファレンス容量である。また、C4P及びC4Mは第2積分器のサンプリング容量、C6P及びC6Mは第2積分器の積分容量、C5PA、C5PB、C5MA、及びC5MBは、第2積分器のリファレンス容量である。容量C1P及びC1Mの容量値は同一とし、容量C2P及びC2Mの容量値は同一とし、容量C3PA、C3PB、C3MA、及びC3MBの容量値は同一とする。また、容量C4P及びC4Mの容量値は同一とし、容量C5PA、C5PB、C5MA、及びC5MBの容量値は同一とし、容量C6P及びC6Mの容量値は同一とする。
図5において、CK1、CK1D、CK2、CK2Dはクロック信号を示し、SICA及びSIOAは第1積分器の動作及び出力を示し、SICB及びSIOBは第2積分器の動作及び出力を示している。また、CMPOは比較器の出力を示し、DFFはDフリップフロップの出力を示し、FBBは第2積分器へのフィードバック信号を示し、FBAは第1積分器へのフィードバック信号を示している。前述したように図4に示したΔΣ変調器では、クロック信号CK1(CK1D)が“1”の期間に、第1積分器は信号のサンプリングを行っており、第2積分器は信号の加算及び積分を行っている。また、クロック信号CK2(CK2D)が“1”の期間に、第1積分器は信号の加算及び積分を行っており、第2積分器は信号のサンプリングを行っている。
C2P、C2M 積分容量
C3PA、C3PB、C3MA、C3MB リファレンス容量
C4P、C4M サンプリング容量
C5PA、C5PB、C5MA、C5MB リファレンス容量
C6P、C6M 積分容量
OPA 全差動オペアンプ
SW1〜SW15 スイッチ
VCM 回路のコモンモード電位
Vref リファレンス電圧
MOD ΔΣ変調器
FLT デシメーションフィルタ
Claims (8)
- 入力される差動アナログ信号をデジタルデータに変換するデルタシグマ型のA/D変換器であって、
前記差動アナログ信号をデルタシグマ変調する変調器と、
前記変調器の出力を基に前記デジタルデータを生成するデシメーションフィルタとを備え、
前記変調器は、
入力信号をサンプリングする第1の容量及び第2の容量と、
それぞれの第1の電極が前記第1の容量の第1の電極に接続され、第1の基準電圧又は前記第1の基準電圧とは異なる第2の基準電圧をサンプリングする第3の容量及び第4の容量と、
それぞれの第1の電極が前記第2の容量の第1の電極に接続され、前記第1の基準電圧又は前記第2の基準電圧をサンプリングする第5の容量及び第6の容量と、
前記第1の容量にサンプリングされた電荷と前記第3の容量及び前記第4の容量にサンプリングされた電荷とを加算又は減算して第1の加算又は減算結果を得るとともに、前記第2の容量にサンプリングされた電荷と前記第5の容量及び前記第6の容量にサンプリングされた電荷とを加算又は減算して第2の加算又は減算結果を得て、前記第1の加算又は減算結果を積分し出力するとともに、前記第2の加算又は減算結果を積分し出力する演算器と
を有し、サンプリング状態と演算状態を交互に繰り返す演算回路を1つ以上含み、
前記演算状態の加算状態において、前記第3の容量及び前記第4の容量の各々の第2の電極は前記第1の基準電圧に接続され、前記第5の容量及び前記第6の容量の各々の第2の電極は前記第2の基準電圧に接続され、
前記演算状態の減算状態において、前記第3の容量及び前記第4の容量の各々の前記第2の電極は前記第2の基準電圧に接続され、前記第5の容量及び前記第6の容量の各々の前記第2の電極は前記第1の基準電圧に接続され、
前記サンプリング状態では、前記第3の容量及び前記第6の容量の各々の前記第2の電極は前記第1の基準電圧に接続され、前記第4の容量及び前記第5の容量の各々の前記第2の電極は前記第2の基準電圧に接続される、
ことを特徴とするA/D変換器。 - 前記第3の容量及び前記第4の容量の内の一方の容量の前記第2の電極が前記第1の基準電圧に接続され、他方の容量の前記第2の電極が前記第2の基準電圧に接続されるとともに、前記第5の容量及び前記第6の容量の内の一方の容量の前記第2の電極が前記第1の基準電圧に接続され、他方の容量の前記第2の電極が前記第2の基準電圧に接続される第1の状態と、
前記変調器の出力に基づくフィードバック信号に応じて、前記第3の容量及び前記第4の容量の各々の前記第2の電極が前記第1の基準電圧に接続されるとともに前記第5の容量及び前記第6の容量の各々の前記第2の電極が前記第2の基準電圧に接続されるか、又は前記第3の容量及び前記第4の容量の各々の前記第2の電極が前記第2の基準電圧に接続されるとともに前記第5の容量及び前記第6の容量の各々の前記第2の電極が前記第1の基準電圧に接続される第2の状態とを交互に繰り返すことを特徴とする請求項1記載のA/D変換器。 - 前記変調器は複数の前記演算回路を有し、
前後に配置された前記複数の演算回路の一方の前記演算回路が前記第1の状態とされるとき、他方の前記演算回路は前記第2の状態とされることを特徴とする請求項2記載のA/D変換器。 - 前記演算器は、
前記第1の容量、前記第3の容量、及び前記第4の容量の各々の前記第1の電極に第1のスイッチを介して負側入力ノードが接続され、前記第2の容量、前記第5の容量、及び前記第6の容量の各々の前記第1の電極に第2のスイッチを介して正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に接続される第7の容量と、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に接続される第8の容量とを有することを特徴とする請求項1に記載のA/D変換器。 - 前記演算器は、
前記第1の容量、前記第3の容量、及び前記第4の容量の各々の前記第1の電極に負側入力ノードが接続され、前記第2の容量、前記第5の容量、及び前記第6の容量の各々の前記第1の電極に正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に直列接続される第1のスイッチ及び第7の容量と、
前記全差動オペアンプの前記負側入力ノードと前記正側出力ノードとの間に接続される第2のスイッチと、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に直列接続される第3のスイッチ及び第8の容量と、
前記全差動オペアンプの前記正側入力ノードと前記負側出力ノードとの間に接続される第4のスイッチとを有することを特徴とする請求項1に記載のA/D変換器。 - 前記変調器は複数の前記演算回路を有し、少なくとも1つの演算回路の演算器は、
前記第1の容量、前記第3の容量、及び前記第4の容量の各々の前記第1の電極に負側入力ノードが接続され、前記第2の容量、前記第5の容量、及び前記第6の容量の各々の前記第1の電極に正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に直列接続される第3のスイッチ及び第9の容量と、
前記全差動オペアンプの前記負側入力ノードと前記正側出力ノードとの間に接続される第4のスイッチと、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に直列接続される第5のスイッチ及び第10の容量と、
前記全差動オペアンプの前記正側入力ノードと前記負側出力ノードとの間に接続される第6のスイッチとを有することを特徴とする請求項4記載のA/D変換器。 - 前記変調器は複数の前記演算回路を有し、
一段目の演算回路の演算器は、
前記第1の容量、前記第3の容量、及び前記第4の容量の各々の前記第1の電極に負側入力ノードが接続され、前記第2の容量、前記第5の容量、及び前記第6の容量の各々の前記第1の電極に正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に直列接続される第1のスイッチ及び第7の容量と、
前記全差動オペアンプの前記負側入力ノードと前記正側出力ノードとの間に接続される第2のスイッチと、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に直列接続される第3のスイッチ及び第8の容量と、
前記全差動オペアンプの前記正側入力ノードと前記負側出力ノードとの間に接続される第4のスイッチとを有し、
一段目より後段の演算回路の演算器は、
前記第1の容量、前記第3の容量、及び前記第4の容量の各々の前記第1の電極に第5のスイッチを介して負側入力ノードが接続され、前記第2の容量、前記第5の容量、及び前記第6の容量の各々の前記第1の電極に第6のスイッチを介して正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に接続される第9の容量と、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に接続される第10の容量とを有することを特徴とする請求項1に記載のA/D変換器。 - 前記第1の基準電圧は接地電圧であり、前記第2の基準電圧は参照電圧であることを特徴とする請求項1に記載のA/D変換器。
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