JP4952807B2

JP4952807B2 - アクティブスナバ回路及び電源回路

Info

Publication number: JP4952807B2
Application number: JP2010027982A
Authority: JP
Inventors: 充達吉永
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2010-02-10
Filing date: 2010-02-10
Publication date: 2012-06-13
Anticipated expiration: 2030-02-10
Also published as: CN102195459B; KR101213459B1; US20110194313A1; CN102195459A; KR20110093595A; US8964430B2; JP2011166965A

Description

本発明は、アクティブスナバ回路及び電源回路に関し、特に、スイッチング電源装置等に使用されるスイッチング素子のサージ電圧を吸収・低減させるアクティブスナバ回路及び電源回路に関するものである。

従来、フライバック・コンバータ（ＲＣＣ）電源では、主スイッチング素子のサージ電圧を吸収・低減させるため、フライバックトランスの一次巻線間にスナバ回路を接続する。スナバ回路には、ＲＣＤスナバや電荷蓄積ダイオードを用いたパッシブ方式のスナバ回路と、パワー半導体素子を用いたアクティブクランプ方式のスナバ回路（アクティブスナバ回路）がある。

図６は、ＲＣＤスナバ回路を用いた従来技術である。この回路は、フライバックコンバータと呼ばれる回路１００にＲＣＤスナバ回路１０１を接続したものである。主スイッチング素子１０２がオン、オフを繰り返し、主スイッチング素子１０２のオン時にトランス１０３に蓄積された励磁エネルギーを主スイッチング素子１０２のオフ時に放出して負荷に直流電力を供給するものである。

図６において、フライバックコンバータ回路１００は、ＭＯＳＦＥＴ等の主スイッチング素子１０２とダイオード１０４とキャパシタ１０６と主制御回路１０９を備えている。また、ＲＣＤスナバ回路１０１は、ダイオード１０５とキャパシタ１０７と抵抗１０８を備えている。さらに、トランス１０３は、巻線１０３ａ〜１０３ｃを有している。主制御回路１０９には、巻線１０３ｂの電圧をダイオード１０４とキャパシタ１０６にて整流平滑した電圧が入力され（２３ａ）、この電圧は出力電圧に比例した電圧であるため、その値を一定値に保つように主スイッチング素子１０２をオンオフ制御する。

この従来技術の動作を略述すると、起動時には、入力電源から主制御回路１０９内の起動用の抵抗（図示せず）を利用して、主制御回路１０９に起動時のエネルギーが供給され、主スイッチング素子１０２のゲート駆動が開始される。まず、主スイッチング素子１０２がターンオンすると、これに伴い、トランス１０３の巻線１０３ａに入力電源の電圧が印加され、主スイッチング素子１０２がオン状態になると共に、巻線１０３ａに励磁エネルギーが蓄積される。また、主制御回路１０９によって主スイッチング素子１０２がオフすると、巻線１０３ａに蓄積されていた励磁エネルギーが巻線１０３ｃを介して電気エネルギーとして放出され、ダイオード１１０及び平滑用キャパシタ１１１により整流平滑されて負荷１１２に供給される。

巻線１０３ａに蓄積された励磁エネルギーが巻線１０３ｃを介して全て放出されると、巻線１０３ａには、トランスの励磁インダクタンスとトランス及び半導体素子の浮遊容量による自由振動した電圧波形が発生する。以降、このオンオフ動作を繰り返す。このように、主スイッチング素子１０２のオン、オフ動作に伴い、電気エネルギーが負荷１１２に供給される。

主スイッチング素子１０２のターンオフに伴い、トランス１０３の巻線１０３ａの漏洩インダクタンスに蓄積されていたエネルギーはＲＣＤスナバ１０１のキャパシタ１０７で吸収され、抵抗１０８で消費されるため、主スイッチング素子１０２に印加されるサージ電圧は抑制される。

なお、図７は図６の従来技術における主スイッチング素子１０２のソースドレイン間にかかる電圧の波形を模式的に示したものである。

図７で示すように、上記のＲＣＤスナバ回路１０１を用いた場合では、サージ電圧は十分抑制することができず、ＥＭＩ（電磁妨害）は大きくなってしまう。

また、アクティブスナバ回路を用いた従来の電源回路として特許文献１で開示されるものがある。特許文献１の電源回路は、電流共振を利用して電力伝達を行う電源回路であって、直流電源の両端に接続された主スイッチング素子と副スイッチング素子との直列回路とトランスと主副の制御回路と、主スイッチング素子と副スイッチング素子の相互接続点との間にコンデンサとインダクタンスとの直列回路を備え、各制御回路により主スイッチング素子、副スイッチング素子を交互にオン、オフして２次巻線に発生する電圧を整流平滑し負荷に供給する。トランスの一次側の巻線と、主制御回路は、一次補助巻線の電圧を信号電圧として、負荷に供給される直流電圧が一定になるように主スイッチング素子をオンオフさせ、副制御回路は、副スイッチング素子の両端電圧が基準電圧より低下したときに副スイッチング素子をオンさせる。

特開２００６−１２９５４８号公報

しかしながら、スナバ回路をパッシブ方式で構成した場合は、サージ電圧を熱エネルギーに変えて消費するため、各部品の大型化や電源効率の低下となる。またスナバ回路をアクティブクランプ方式で構成した場合は、サージ電圧を電力回生できるため、効率の低下はしないが、パワー素子の最適なオンオフタイミングを得ることが難しい。
特許文献１においては、副スイッチング素子の両端電圧を検出して、基準電圧より低下したときに副スイッチング素子をオンさせるため、常時副スイッチング素子の両端電圧を検出する抵抗により損失が生じるので、無負荷或いは軽負荷等の待機時における消費電力が増えるという問題があった。また、特許文献１には、トランスに信号用の巻線を追加して副スイッチング素子のオンオフタイミング信号を得る方法が開示されているが、トランスに余分なタップが必要になるので、各巻線間の空間距離が必要となり、トランスの構造も複雑となり、トランスの外形を大きくしなければならない。

本発明の目的は、上記の課題に鑑み、副スイッチング素子の最適なオンオフタイミングを容易に得ることを可能にし、トランスに信号用巻線を設けずトランス構造が複雑にならない、かつ、電源待機時の消費電力を増やさないアクティブスナバ回路及び電源回路を提供することにある。

本発明に係るアクティブスナバ回路及び電源回路は、上記の目的を達成するため、次のように構成される。
第１のアクティブスナバ回路（請求項１に対応）は、トランスと、該トランス内の１次側主巻線と直列接続された主スイッチング素子と、該主スイッチング素子のオンオフ制御に用いる制御電源とを有し、前記主スイッチング素子がオン状態とオフ状態とを繰り返し、前記１次側主巻線に断続的に電流が流れるように構成されたスイッチング電源に使用されるアクティブスナバ回路であって、サージ電圧吸収用キャパシタと、副スイッチング素子と、前記副スイッチング素子を制御する副制御回路と、該副制御回路に前記制御電源の電圧を供給するブートストラップ回路とを有し、前記サージ電圧吸収用キャパシタと前記副スイッチング素子とが直列接続された回路が前記１次側主巻線と並列接続され、前記副制御回路は、前記主スイッチング素子のオンオフタイミングを前記ブートストラップ回路から供給される前記制御電源の有無で検出し、前記主スイッチング素子がオフした直後に所定時間だけ前記副スイッチング素子をオン状態にすることを特徴とする。
第２のアクティブスナバ回路（請求項２に対応）は、上記の構成において、前記ブートストラップ回路は、ダイオードを介して前記副制御回路の電源用のブートストラップ回路と共用することを特徴とすることを特徴とする。
第１の電源回路（請求項３に対応）は、トランスと、該トランス内の１次側主巻線と直列接続された主スイッチング素子と、該主スイッチング素子のオンオフ制御に用いる制御電源とを有し、前記主スイッチング素子がオン状態とオフ状態とを繰り返し、前記１次側主巻線に断続的に電流が流れるように構成されたスイッチング電源であって、サージ電圧吸収用キャパシタと、副スイッチング素子と、前記副スイッチング素子を制御する副制御回路と、該副制御回路に前記制御電源の電圧を供給するブートストラップ回路とを有するアクティブスナバ回路を具備し、前記サージ電圧吸収用キャパシタと前記副スイッチング素子とが直列接続された回路が前記１次側主巻線と並列接続され、前記副制御回路は、前記主スイッチング素子のオンオフタイミングを前記ブートストラップ回路から供給される前記制御電源の有無で検出し、前記主スイッチング素子がオフした直後に所定時間だけ前記副スイッチング素子をオン状態にすることを特徴とする。
第２の電源回路（請求項４に対応）は、上記の構成において、前記ブートストラップ回路は、ダイオードを介して前記副制御回路の電源用のブートストラップ回路と共用することを特徴とする。

本発明によれば、スイッチング素子の最適なオンオフタイミングを容易に得ることができ、トランスが複雑でなく、サージ電流やノイズを低減することができるアクティブスナバ回路及び電源回路を提供することができる。

本発明の本実施形態に係るアクティブスナバ回路を用いたスイッチング電源回路を示す回路図である。本発明の本実施形態に係るアクティブスナバ回路の副制御回路のブロック図である。本発明の本実施形態に係るアクティブスナバ回路の各部の波形を示す図である。主スイッチング素子のソースドレイン間電圧の波形を示す図である。変形例を示す回路図の一部である。ＲＣＤスナバ回路を用いた従来技術の回路図である。ＲＣＤスナバ回路を用いたときのサージ電圧を示す図である。

以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。

図１は、本発明の本実施形態に係るアクティブスナバ回路を用いたスイッチング電源回路を示す回路図である。図１で示すスイッチング電源回路１０において、入力電源１１からの交流電圧がダイオード整流ブリッジ１３に供給され、整流された電圧が平滑用のキャパシタ１５で平滑され、平滑直流電圧として取り出される。そして、平滑直流電圧の供給される線路１６が、電力伝達用主トランス１７の励磁用の１次側主巻線１８の一端１８ａに接続される。また、この１次側主巻線１８の他端１８ｂは線路１９に接続される。

また、１次側主巻線１８の他端１８ｂは、線路１９によって主スイッチング素子２０のドレイン端子に接続され、この主スイッチング素子２０のドレイン端子とソース端子間にキャパシタ２１が設けられる。主スイッチング素子２０は、主制御回路２３によってオンオフ制御される。そして、主スイッチング素子２０のソース端子は過電流検出抵抗３８を介して接地される。

１次側主巻線１８の一端１８ａと他端１８ｂ間には、キャパシタ２４と副スイッチング素子２５が直列接続されている。なお、ダイオード２６は副スイッチング素子２５に内蔵される寄生ダイオードである。副スイッチング素子２５は、副制御回路２７によってオンオフ制御される。

また、電力伝達用主トランス１７には、一次側巻線２８が設けられている。一次側巻線２８の端子２８ａには、線路２９が接続され、一次側巻線２８の端子２８ｂには、線路３３が接続されている。線路２９には、抵抗３０の一端が接続され、抵抗３０の他端は、ダイオード３１のアノード端子が接続されている。ダイオード３１のカソード端子は、線路３６に接続されている。線路３６には、主制御回路２３の端子２３ａが接続され、線路３６と線路３３間にはキャパシタ３２が接続されている。また、線路３６には、スイッチ２２ａの一端が接続され、スイッチ２２ａの他端には、電流源２２ｂが接続されている。このスイッチ２２ａは、起動時にはオンしており、電流源２２ｂの電流がキャパシタ３２に流れ込み充電される。主スイッチング素子のオンオフ制御の開始後には、スイッチ２２ａは、主制御回路２３によってオフされる。

線路３３には、キャパシタ３４の一端が接続され、キャパシタ３４の他端は、主制御回路２３の端子２３ｂに接続されている。また、キャパシタ３４と並列にフォトカップラ３５の受光側端子（ホトトランジスタのコレクタ端子とエミッタ端子）が接続されている。さらに、線路３３には、主制御回路２３の端子２３ｃと抵抗３８の一端が接続されるとともに接地されている。

また、線路３６には、ダイオード３９のアノード端子が接続され、ダイオード３９のカソード端子は、線路４０に接続されている。そして、線路４０は、副制御回路２７のＶｃｃ端子に接続されている。また、線路４０には、キャパシタ４１の一端が接続され、キャパシタ４１の他端は線路４２及び線路４３を介して線路１９に接続されている。

また、線路３６には、ダイオード４５のアノード端子が接続され、ダイオード４５のカソード端子は、線路４４に接続されている。線路４４には、抵抗４６の一端が接続されており、抵抗４６の他端は、副制御回路２７のＳＤ端子に接続されている。線路４４と線路４２間には、キャパシタ４７が接続されている。また、線路４２には抵抗４８の一端が接続され、抵抗４８の他端は、副制御回路２７のＡＤＪ端子に接続されている。副制御回路２７のＤｒｉｖｅ端子は、副スイッチング素子２５のゲート端子２５ａに接続されており、副スイッチング素子２５は、副制御回路２７によってオンオフ制御される。

電力伝達用主トランス１７の２次側巻線５０の一端５０ａには、整流用のダイオード５１のアノード端子が接続され、ダイオード５１のカソード端子は、線路６２に接続されている。２次側巻線５０の他端５０ｂには、線路６３が接続されている。線路６２には、平滑用のキャパシタ５２の一端が接続され、キャパシタ５２の他端は、線路６３に接続されている。線路６２には出力端子（正極側）５３が設けられ、線路６３には出力端子（負極側）５４が設けられている。また、線路６２と線路６３の間には、抵抗５５とフォトカップラ３５の発光側端子とエラーアンプ５７の出力端子とが直列に接続されている。さらに、線路５８と線路５９間にはキャパシタ６０と抵抗６１が直列に接続されている。また、線路６２，６３間には、抵抗６４，６５が直列接続され、それらの接続点が線路５９として、エラーアンプ５７の入力端子に接続されている。フォトカップラ３５には並列に抵抗６６が接続されている。抵抗６６の端子間電圧がフォトカップラ３５を介して主制御回路２３に信号として供給され、この信号電圧の値に応じて主スイッチング素子２０のオンオフを任意に制御する駆動信号が形成される。これにより、出力端子５３，５４に取り出される出力電圧の安定化が行われる。

すなわち、主制御回路２３では、出力電圧が一定となるように例えば主スイッチング素子２０のオフ時間Ｔｏｆｆを固定として動作発振周波数を可変とする駆動信号が形成される。そして、この駆動信号が主スイッチング素子２０に供給されることにより、電力伝達用主トランス１７の１次側主巻線２８に交番する電流が流されて励磁が行われ、２次側巻線５０に電力が伝達されて１次側主巻線１８と２次側巻線５０の巻数比に応じた電圧が２次側巻線５０に形成される。さらにこの出力電圧が安定化するように駆動信号が制御される。

また、このスイッチング電源回路１０において、キャパシタ２４と、このキャパシタ２４に直列に接続された副スイッチング素子２５と、さらにこの副スイッチング素子２５に内蔵された寄生ダイオード２６と、副スイッチング素子２５を駆動する副制御回路２７と、線路３６からダイオード３９，４５を介して、副制御回路２７に入力される線路４０，４４と、キャパシタ４１と、キャパシタ４７と抵抗４６によってアクティブスナバ回路７０が構成される。

また、線路３６に接続されたダイオード３９，４５と、キャパシタ４１，４７とによってブートストラップ回路を構成している。

そして、このアクティブスナバ回路７０が、１次側主巻線１８と並列に接続されている。

上記のように、この回路では、アクティブクランプ用パワー素子である副スイッチング素子２５のオンオフ信号を得るために、ブートストラップ回路を用いている。主スイッチング素子２０のオンオフ制御に用いる制御電源であるキャパシタ３２の電圧をブートストラップ回路で副制御回路２７に供給し、かつ、主スイッチング素子２０のオンオフタイミングをキャパシタ３２からの電圧の有無で検出する。これにより、トランスに信号用巻線のタップを用意することなく、また、副スイッチング素子の両端電圧を検出することなく、副スイッチング素子２５のオンオフ信号を簡単に得ることができる。

上記の回路では、副スイッチング素子２５のオンタイミングは、主スイッチング素子２０がオフした直後に一定時間だけオンさせることである。従来は、トランス一次巻線にタップや補助巻線を設ける、或いは副スイッチング素子２５の両端電圧を検出することで、副スイッチング素子２５のオンオフタイミング信号、またはゲート信号を得ていた。これに対し、本発明では、副スイッチング素子２５のオンオフタイミングを主スイッチング素子２０のオンからオフへのタイミングによりブートストラップ回路への電源供給の有無を用いて生成している。

図２は、副制御回路２７の構成を示す詳細なブロック図である。ＡＤＪ端子には、電流ミラー回路７３の入力側が接続され、電流ミラー回路７３の出力側には線路７２が接続されている。線路７２には、キャパシタ７３、ツェナーダイオード７４、トランジスタ７５のそれぞれの一端が接続され、そして、線路７２は、コンパレータ７６の反転入力端子に接続されている。また、コンパレータ７６の非反転入力端子には、しきい値電圧Ｖｔｈ２用電源７７が接続されている。コンパレータ７６の出力は、ドライバ回路７８に入力され、ドライバ回路７８からの出力は、Ｄｒｉｖｅ端子から出力される。そして、電流ミラー７１、キャパシタ７３、ツェナーダイオード７４、トランジスタ７５によってタイマーが形成されている。

ＳＤ端子は、線路７９によってコンパレータ８０の反転入力端子に入力され、また、線路７９には、電圧電流変換部８１の入力側端子が接続され、電圧電流変換部８１の出力側端子には電流ミラー回路８２の入力側端子が接続され、電流ミラー回路８２の出力側端子は、線路８３に接続されている。線路８３は、電流源８４が接続されており、キャパシタ８５、ツェナーダイオード８６、トランジスタ８７のそれぞれの一端が接続され、そして、線路８３は、コンパレータ８８の非反転入力端子に接続されている。コンパレータ８８の反転入力端子は、電源８９に接続されている。また、コンパレータ８８の出力は、１ショット回路９０に入力され、１ショット回路９０の出力は、トランジスタ７５のゲートに入力される。また、コンパレータ８０の非反転入力端子は電源９１に接続され、その出力は、トランジスタ８７のゲートに入力される。電流源８４、キャパシタ８５、ツェナーダイオード８６、トランジスタ８７によってタイマーが形成されている。

Ｖｃｃ端子には、低電圧保護部９２の入力端子が接続され、この低電圧保護部９２からの出力端子は、ドライバ回路７８の制御端子に接続されている。この低電圧保護部９２は、Ｖｃｃ端子から入力される電圧が所定の電圧以上のとき、ドライバ回路が動作できるための信号を送る。Ｖｃｃ端子から入力される電圧が所定の電圧より小さいときは、駆動回路７８が動作しないようにする信号を送る。

次に、本発明の本実施形態に係るアクティブスナバ回路７０の動作を、図３の動作タイミングチャートを参照して説明する。図３（ａ）は、主スイッチング素子の両端間の電圧ＶＤＳ波形を示し、図３（ｂ）は、ＳＤ端子の電圧波形、図３（ｃ）は、キャパシタ８５、ツェナーダイオード８６、トランジスタ８７からなるタイマーに入力されるライン７２の電圧、図３（ｄ）は、キャパシタ８５、ツェナーダイオード８６、トランジスタ８７からなるタイマーのタイムアウト出力（タイムアウト値ｔｏｕｔは、例えば、３μｓなどの所定値に設定される）、図３（ｅ）は、１ショット回路からの出力信号、図３（ｆ）は、キャパシタ７３、ツェナーダイオード７４、トランジスタ７５からなるタイマーの信号ｆ−２（線路７２の信号）、図３（ｇ）は、ドライバ回路７８からの出力信号を示している。

まず、主スイッチング素子２０がオンになると、主スイッチング素子２０のドレインソース間電圧ＶＤＳはゼロになる（図３（ａ−１））。そのとき、副制御回路２７のＳＤ端子の電圧ＶＳＤは、ハイレベルとなる（図３（ｂ−１））。そして、図２で示す副制御装置２７の電圧電流変換８１で電流に変換され、電流ミラー８２を介してキャパシタ８５が充電されハイレベルになる（図３（ｃ−１））。また、キャパシタ８５、ツェナーダイオード８６、トランジスタ８７からなるタイマーの出力の電位（線路８３の電位）はハイレベルとなる（図３（ｄ−１））。さらに、線路７２の電圧もハイレベルとなっている（図３（ｆ−１））。

次に、主スイッチング素子２０がオンになると、副制御回路２７の経路４０の電位よりも端子２９ａ、２９ｂの電位が上がる。それにより、ダイオード３９を介してキャパシタ４１が充電される。そして、副制御回路２７のＶｃｃの電位がハイレベルになる。Ｖｃｃの電位がハイレベルとなることで、低電圧保護部９２が動作し、ドライバ回路７８に動作許可信号を送り、ドライバ回路７８が動作可能状態となる。また、主スイッチング素子２０がオフになると、主スイッチング素子２０のドレインソース間電圧ＶＤＳにはサージが生じる（図３（ａ−２））。このとき、ＳＤ端子の電圧ＶＳＤは、ゼロに減少する（図３（ｂ−２））。コンパレータ８０は、しきい値電圧９１以下になったとき、トランジスタ８７をオンする信号をトランジスタ８７のゲートに供給する。それにより、キャパシタ８５の電荷が放電され、線路８３の電位がゼロに下がる（図３（ｃ−２））。コンパレータ８８は、反転入力端子の電圧がしきい値電圧８９以下になったら、ハイレベル信号を１ショット回路９０に出力し、１ショット回路９０は、トランジスタ７５のゲートに、例えば、５００ｎｓｅｃのパルス信号を出力する（図３（ｅ−１））。それにより、キャパシタ７３が放電し、また、この１ショットパルス信号がなくなってから再び充電される（図３（ｆ−２））。そのとき、コンパレータ７６は、反転入力端子の電圧がしきい値電圧（電源７７の電圧）以下のとき、駆動回路７８に信号を送る。それにより、駆動回路が図３（ｇ−１）で示す期間だけ動作し、副スイッチング素子２５をオンにする。ここで、主スイッチング素子２０がオフの期間に、サージ電圧としてＶＤＳが変動し、所定値以下に下がると、Ａ，Ｂで示したように短い時間だけＳＤ端子の電圧が立ち上がる。しかし、この期間はタイムアウトとして設定されたｔｏｕｔより短いので無視され、（ｄ）の波形には表れてこない。

上記のように、ＳＤ端子の電圧ＶＤＳが０Ｖからしきい値電圧７７まで立ち上がるまでの期間に、副スイッチング素子２７がオンされる。これは、サージ電圧が発生するタイミングで副スイッチング素子２７がオンされることを意味し、このとき、キャパシタ２４により１次側主巻線１８に発生したサージエネルギーが吸収される。すなわち、主スイッチング素子２０が導通状態から開放状態になると、電力伝達用トランスの１次側主巻線１８の漏洩インダクタンスに蓄積されたエネルギーは、キャパシタ２４と副スイッチング素子２５を通じた電流として流れ、サージ電圧がより抑制される。図４は、本実施形態での主スイッチング素子２０のソースドレイン間にかかる電圧の波形を模式的に示したものである。図４から分かるように本実施形態のアクティブスナバ回路により、サージ電流やノイズを低減することができる。

以上のように、スイッチング素子の最適なオンオフタイミングを容易に得ることができ、トランスが複雑でなく、サージ電流やノイズを低減することができるアクティブスナバ回路を提供することができる。

なお、本実施形態では、ダイオード３９を端子２９ａに接続し、ダイオード４５を端子２９ｂに接続したが、図５に示すように、端子２９ａに２つのダイオード４５，３９ａを直列に接続し、端子４５ｂから線路４５ｃを設け、端子４４ａに接続するようにしてもよい。このようにすると、ダイオード３９ａは耐圧の低いものを使用することができる。また、本実施形態では、アクティブスナバ回路をフライバックコンバータ電源に適用して説明したが、それに限らず、一般的な電源にも適用することができる。

以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。

本発明に係るアクティブスナバ回路及び電源回路は、スイッチング電源用のスナバ回路と電源回路として利用される。

１０スイッチング電源回路
１１入力電源
１３ダイオード整流ブリッジ
１５平滑用キャパシタ
１７電力伝達用主トランス
１８１次側主巻線
２０主スイッチング素子
２１キャパシタ
２３主制御回路
２４キャパシタ
２５副スイッチング素子
２６寄生ダイオード
２７副制御回路
２８一次側巻線
３０抵抗
３１ダイオード
３２キャパシタ
３４キャパシタ
３５フォトカップラ
３９ダイオード
４１キャパシタ
４５ダイオード
４６抵抗
４７キャパシタ
４８抵抗
５０２次側巻線
７０アクティブスナバ回路

Claims

トランスと、該トランス内の１次側主巻線と直列接続された主スイッチング素子と、該主スイッチング素子のオンオフ制御に用いる制御電源とを有し、
前記主スイッチング素子がオン状態とオフ状態とを繰り返し、前記１次側主巻線に断続的に電流が流れるように構成されたスイッチング電源に使用されるアクティブスナバ回路であって、
サージ電圧吸収用キャパシタと、副スイッチング素子と、前記副スイッチング素子を制御する副制御回路と、該副制御回路に前記制御電源の電圧を供給するブートストラップ回路とを有し、
前記サージ電圧吸収用キャパシタと前記副スイッチング素子とが直列接続された回路が前記１次側主巻線と並列接続され、
前記副制御回路は、前記主スイッチング素子のオンオフタイミングを前記ブートストラップ回路から供給される前記制御電源の有無で検出し、前記主スイッチング素子がオフした直後に所定時間だけ前記副スイッチング素子をオン状態にすることを特徴とするアクティブスナバ回路。
前記ブートストラップ回路は、ダイオードを介して前記副制御回路の電源用のブートストラップ回路と共用することを特徴とすることを特徴とする請求項１記載のアクティブスナバ回路。
トランスと、該トランス内の１次側主巻線と直列接続された主スイッチング素子と、該主スイッチング素子のオンオフ制御に用いる制御電源とを有し、
前記主スイッチング素子がオン状態とオフ状態とを繰り返し、前記１次側主巻線に断続的に電流が流れるように構成されたスイッチング電源であって、
サージ電圧吸収用キャパシタと、副スイッチング素子と、前記副スイッチング素子を制御する副制御回路と、該副制御回路に前記制御電源の電圧を供給するブートストラップ回路とを有するアクティブスナバ回路を具備し、
前記サージ電圧吸収用キャパシタと前記副スイッチング素子とが直列接続された回路が前記１次側主巻線と並列接続され、
前記副制御回路は、前記主スイッチング素子のオンオフタイミングを前記ブートストラップ回路から供給される前記制御電源の有無で検出し、前記主スイッチング素子がオフした直後に所定時間だけ前記副スイッチング素子をオン状態にすることを特徴とする電源回路。
前記ブートストラップ回路は、ダイオードを介して前記副制御回路の電源用のブートストラップ回路と共用することを特徴とする請求項３記載の電源回路。