JP2007242730A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】簡便な方法で、キャパシタ下部電極の配向強度を従来よりも高くすることができる半導体装置の製造方法を提供する。
【解決手段】基板1上に層間絶縁膜10及び下部電極用導電膜の下側層11a等を形成した後、下側層11a上に下部電極用導電膜の上側層11bとして厚さが50nm〜500nm、例えば約175nmのPt膜をDCマグネトロンスパッタ法により形成する。下側層11aとしては、例えばTi膜を形成する。また、上側層11bを形成する際の基板温度は、250℃〜450℃、例えば350℃とする。このような基板温度において上側層11bを形成することにより、[222]方向への配向性が強い上側層11bが得られる。このため、その直上に形成される強誘電体膜12の[111]方向への配向性も極めて良好なものとなる。
【選択図】図1D
【解決手段】基板1上に層間絶縁膜10及び下部電極用導電膜の下側層11a等を形成した後、下側層11a上に下部電極用導電膜の上側層11bとして厚さが50nm〜500nm、例えば約175nmのPt膜をDCマグネトロンスパッタ法により形成する。下側層11aとしては、例えばTi膜を形成する。また、上側層11bを形成する際の基板温度は、250℃〜450℃、例えば350℃とする。このような基板温度において上側層11bを形成することにより、[222]方向への配向性が強い上側層11bが得られる。このため、その直上に形成される強誘電体膜12の[111]方向への配向性も極めて良好なものとなる。
【選択図】図1D
Description
本発明は、強誘電体キャパシタを備えた半導体装置の製造方法に関する。
電源を切っても情報が残存する不揮発性メモリには幾つかのタイプがある。その中でもFeRAM(Ferroelectric Random Access Memory)はその高速動作と低電圧動作とにより、近年、特に注目されている。
FeRAMは、下部電極、キャパシタ強誘電体膜、及び上部電極をこの順に積層して構成された強誘電体キャパシタを備え、キャパシタ強誘電体膜の二つの分極方向をそれぞれ「0」、「1」に対応させることで情報を記憶する。「0」、「1」の識別は、キャパシタ強誘電体膜の分極量が大きい程容易となるが、そのためには良好な結晶性がキャパシタ強誘電体膜に要求される。
一般的に使用されるキャパシタ強誘電体膜としてはPZT(Pb(Zrx,Ti1-x)O3)膜があり、このPZT膜は[001]方向に分極する。従って、PZT膜では、その配向を[001]方向に揃えることにより自発分極を最大にできる。しかし、通常は[001]方向へ配向を揃えることができず、代わりに[111]方向へ配向を揃えることにより自発分極を稼ぐのが一般的である。
PZT膜の配向は下部電極の配向と同じ方向となり、更にその配向強度も下部電極の配向が強くなるほど大きくなる。よって、PZT膜の自発分極を大きくするには、PZT[111]と同じ方向に強く配向した材料で下部電極を構成すればよく、通常は、[111]方向と同方向である[222]方向に配向したPt膜を下部電極に採用している。
ところが、Pt膜を絶縁膜上に直接形成するとPt膜がその絶縁膜から剥がれ易くなる。そこで、特許文献1のように、Ti(チタン)膜等の密着膜の上にPt膜を形成し、これらTi膜とPt膜とで下部電極を構成することが提案されている。
その場合、Ti膜の配向性は、その上のPt膜の配向に影響を与え、最終的にはキャパシタ強誘電体膜の配向性を左右することになるので、[002]方向に強い配向を持ったTi膜を成膜することが望まれる。
例えば、非特許文献1には、基板を350℃に加熱し、Tiのスパッタ雰囲気中にH2Oを添加することにより、Ti膜の[002]方向の配向を高める方法とその実験結果とが開示されている。
特許文献1には、チタン酸鉛系強誘電体薄膜の下地となるPt膜を[200]方向に配向させることにより、その上の強誘電体薄膜をその分極方向であるc軸方向に配向させ、該強誘電体薄膜の自発分極を最大にする方法が提案されている。
しかしながら、特許文献1に記載の方法では、Pt膜を[200])方向に配向させるために、(i)Pt−Pb合金薄膜の形成、(ii)Pt−Pb合金薄膜の酸化、(iii)該酸化で形成されたPbO層の除去、という複雑なステップが必要とされる。このため、FeRAMのプロセスが煩雑になってしまう。
よって、プロセスの煩雑化の防止と、PZT膜の自発分極の増大とを両立させるには、配向し難い[200]方向にPt膜を無理に配向させるよりも、配向し易い[222]方向にPt膜を強く配向させるのが好ましいといえる。そのためには、下地のTi膜の配向も強くする必要がある。
本発明の目的は、簡便な方法で、キャパシタ下部電極の配向強度を従来よりも高くすることができる半導体装置の製造方法を提供することにある。
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
本発明に係る半導体装置の製造方法では、半導体基板の上方に絶縁膜を形成した後、前記絶縁膜上に下部電極用導電膜を形成する。次に、前記下部電極用導電膜上に強誘電体膜を形成する。次いで、前記強誘電体膜上に上部電極用導電膜を形成する。その後、前記上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングして強誘電体キャパシタを形成する。そして、前記下部電極用導電膜を形成する際に、前記絶縁膜上に下部電極用導電膜の下側層を形成した後、前記下側層上に、基板温度を250℃乃至450℃に保持しながら、前記下部電極用導電膜の上側層を形成する。
本発明によれば、下部電極用導電膜の上側層を形成する際の基板温度を適切に規定しているため、より配向の強い上側層を形成することができる。このため、その上に形成される強誘電体膜の配向もより強いものとすることができ、自発分極量の大きな強誘電体キャパシタを安定して製造することができる。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図1A乃至図1Pは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図1Aに示すように、n型又はp型のシリコン(半導体)基板1の表面に、LOCOS(Local Oxidation of Silicon)法により素子分離絶縁膜2を形成する。素子分離絶縁膜2としてSTI(Shallow Trench Isolation)を採用してもよい。
素子分離絶縁膜2を形成した後に、シリコン基板1のメモリセル領域における所定の活性領域(トランジスタ形成領域)にpウェル3を形成する。
その後、シリコン基板1の活性領域表面を熱酸化してシリコン酸化膜をゲート絶縁膜4として形成する。
次に、シリコン基板1の上側全面に多結晶シリコン又は高融点金属シリサイドからなる導電膜を形成する。その後に、導電膜をフォトリソグラフィー法により所定の形状にパターニングして、ゲート絶縁膜4上にゲート電極5a,5bを形成する。メモリセル領域における1つのpウェル3上には2つのゲート電極5a,5bがほぼ平行に配置される。ゲート電極5a,5bはワード線の一部を構成する。
続いて、ゲート電極5a,5bの両側のpウェル3内にn型不純物をイオン注入して、nチャネルMOSトランジスタのソース/ドレインを構成するn型不純物拡散領域6a,6bを形成する。更に、シリコン基板1の全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極5a,5bの両側部分に側壁絶縁膜7として残す。このような絶縁膜としては、例えばCVD法により酸化シリコン(SiO2)膜を形成することができる。
更に、ゲート電極5a,5bと側壁絶縁膜7をマスクに使用して、ウェル3内に再びn型不純物イオンを注入することにより、n型不拡散領域6a,6bをLDD(Lightly Doped Drain)構造にする。なお、1つのpウェル3において、2つのゲート電極5aの間に挟まれるn型不純物拡散領域6bは後述するビット線に電気的に接続され、pウェル3の両側の2つの不純物拡散領域6aは後述するキャパシタ上部電極に電気的に接続される。
以上のように、メモリセル領域のpウェル3では、ゲート電極5a,5bとn型不純物拡散領域6a,6b等によって2つのn型MOSFETが構成される。
次に、全面に高融点金属膜を形成し、この高融点金属膜を加熱してp型不純物拡散領域6a,6bの表面にそれぞれ高融点金属シリサイド層8a,8bを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
更に、プラズマCVD法により、MOSトランジスタを覆うカバー膜9として酸窒化シリコン(SiON)膜をシリコン基板1の全面に約200nmの厚さで形成する。更に、TEOSガスを用いるプラズマCVD法により、第1の層間絶縁膜10として二酸化シリコン(SiO2)をカバー膜9上に約1.0μmの厚さで形成する。続いて、第1の層間絶縁膜10を化学的機械研磨(CMP:Chemical Mechanical Polishing)法により研磨してその上面を平坦化する。
次に、図1Bに示すように、不図示のTiスパッタチャンバ内のヒーターステージ上にシリコン基板1を載置し、基板温度を室温(20℃)よりも高い温度、例えば150℃に加熱して安定させる。基板温度の上限は、特に限定されないが、300℃よりも低い温度であることが好ましい。
更に、不図示の真空ポンプでチャンバ内を排気しながら、スパッタガスとしてArを50sccmの流量でチャンバ内に供給し、チャンバ内の圧力を例えば3.4×10-1Paに保持する。
そして、チャンバ内の雰囲気が安定したところで、パワーが2.0kWのDC電力をTiターゲットに印加し、DCマグネトロンスパッタ法によるTiのスパッタリングを開始する。この状態を例えば15秒間維持することにより、Ti膜を第1の層間絶縁膜10上に5nm〜50nm、例えば約20nmの厚さで形成する。このTi膜は下部電極用導電膜の下側層11aとして用いられる。
下側層11aは、後述の下部電極と第1の層間絶縁膜10との密着性を向上させ、下部電極の第1の層間絶縁膜10からの剥がれを防止する。
なお、下側層11aとしては、Ti膜に代えて、Tiと貴金属との合金よりなる合金膜を形成してもよい。そのような合金膜としては、例えば、Pt−Ti合金膜、Ir−Ti合金膜、及びRu−Ti合金膜等が挙げられる。
その後、図1Cに示すように、下部電極用導電膜の上側層11bとして厚さが50nm〜500nm、例えば約175nmのPt膜をDCマグネトロンスパッタ法により形成する。Pt膜の成膜条件は、例えば、DCパワー:1.0kW、Ar流量:100sccm、圧力:5.0×10-1Paである。また、基板温度は、250℃〜450℃、例えば350℃とする。上側層11bの厚さが50nm未満であると、十分な配向性が得られないことがある。一方、上側層11bの厚さが500nmを超えると、加工が困難になることがある。また、基板温度が250℃未満であるか、450℃を超えると、十分な配向性を得にくい。
これにより、下側層11aと上側層11b層とから構成される下部電極用導電膜11が第1の層間絶縁膜10上に形成されたことになる。
なお、上側層11bとしては、単層のPt膜に代えて、Ir(イリジウム)、Ru(ルテニウム)、Pd(パラジウム)、PtOx(酸化プラチナ)、IrOx(酸化イリジウム)、RuOx(酸化ルテニウム)、及びPdOx(酸化パラジウム)のいずれか、又はこれらの合金よりなる単層膜、又は積層膜を形成してもよい。
次に、図1Dに示すように、PZT((Pb(Zr,Ti)O3)用のスパッタチャンバ(不図示)内に設けられたヒーターステージ上にシリコン基板1を載置し、シリコン基板1を約50℃に加熱する。そして、スパッタ用のArを15〜25sccmの流量でチャンバ内に供給すすると共に、チャンバ内を真空ポンプで排気する。そして、チャンバ内の圧力が安定したところで、周波数が13.56MHzでパワーが1.0kWのRF電力をPZTターゲットに印加することにより、下部電極用導電膜11上に、強誘電体膜12としてPZT膜を、150nm〜200nm、例えば約175nmの厚さでRFスパッタ法により形成する。
この強誘電体膜12中のPbの量は、スパッタに使用されるArの流量を調節することにより制御可能である。また、強誘電体膜12の成膜方法はスパッタ法に限定されず、スピンオン法、ゾル−ゲル法、MOD(Metal Organic Deposition)法、MOCVD(Metal Organic CVD)法であってもよい。更に、求められるキャパシタの特性に応じて、強誘電体膜12を構成するPZTに、Ca(カルシウム)、Sr(ストロンチウム)、La(ランタン)等を微量にドープしてもよい。
なお、強誘電体膜12を構成する材料としては、PZTの他に、SrBi2(TaxNb1-x)2O9(0<x≦1)やBi4Ti2O12のようなBi層状構造化合物や、SrTiO3、(Ba,Sr)TiO3、(Pb,La)(Zr,Ti)O3等が挙げられる。
その後、酸素含有雰囲気中で強誘電体膜12をアニールすることにより、強誘電体膜12を構成するPZTを結晶化する。このアニールでは、例えば2ステップのRTA(Rapid Thermal Annealing)を採用する。第1ステップでは、例えば、酸素濃度:2.5%のAr雰囲気中で、基板温度:600℃、処理時間:90秒の条件でのアニールを行う。第2ステップでは、例えば、酸素濃度:100%で、基板温度:750℃、処理時間:60秒の条件でのアニールを行う。
続いて、2ステップのDCマグネトロンスパッタ法により、強誘電体膜12上に上部電極用導電膜13としてIrOx層を厚さ約200nmに形成する。第1ステップの条件としては、例えば、DCパワー:1.04kW、Ar流量:100sccm、O2流量:100sccm、基板温度:20℃、成膜時間:29秒とする。第2ステップの条件としては、例えば、DCパワー:2.05kW、Ar流量:100sccm、O2流量:100sccm、基板温度:20℃、成膜時間:22秒とする。
なお、上部電極用導電膜13として、プラチナ膜又はルテニウム酸ストロンチウム(SRO)膜をスパッタ法により形成してもよい。
その後に、上部電極用導電膜13上にレジストを塗布し、これを露光、現像することにより、上部電極形状の第1のレジストパターン14を形成する。
次に、図1Eに示すように、第1のレジストパターン14をマスクとして使用し、上部電極用導電膜13をエッチングする。この結果、残った上部電極用導電膜13がキャパシタ上部電極13aとして用いられる。
第1のレジストパターン14を除去し、温度:650℃、60分間の条件で、キャパシタ上部電極13aを透過させて強誘電体膜12を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に入ったダメージから強誘電体膜12を回復させるために行われる。
次に、キャパシタ上部電極13a及び強誘電体膜12の上にレジストを塗布し、これを露光、現像することにより、図1Fに示すように、第2のレジストパターン15を形成する。
その後、図1Gに示すように、第2のレジストパターン15をマスクとして使用し、強誘電体膜12をエッチングする。この結果、残った強誘電体膜12がキャパシタ強誘電体膜12aとして用いられる。
第2のレジストパターン15を除去し、温度:650℃、60分間の条件で、キャパシタ強誘電体膜12aを酸素雰囲気中でアニールする。
更に、図1Hに示すように、キャパシタ上部電極13a、キャパシタ強誘電体膜12a及び下部電極用導電膜11の上に、エンキャップ層17としてAl2O3膜をスパッタリング法により約50nmの厚さで常温で形成する。エンキャップ層17は、還元され易いキャパシタ強誘電体膜12aを水素から保護するために形成される。エンキャップ層17として、PZT膜、PLZT膜又は酸化チタン膜を形成してもよい。
その後、酸素雰囲気中で、700℃、60秒間、昇温速度:125℃/secの条件で、エンキャップ層17の下のキャパシタ強誘電体膜12aを急速熱処理することにより、その膜質を改善する。
次に、図1Iに示すように、エンキャップ層17の上にレジストを塗布し、これを露光、現像することにより、キャパシタ下部電極形状の第3のレジストパターン16をキャパシタ強誘電体膜12aの上に形成する。
その後、図1Jに示すように、第3のレジストパターン16をマスクとして使用し、エンキャップ層17及び上部電極用導電膜11をエッチングする。この結果、残った上部電極用導電膜11がキャパシタ下部電極11cとして用いられる。次いで、第3のレジストパターン16を除去する。
このようにして、キャパシタ下部電極11c、キャパシタ強誘電体膜12a、及びキャパシタ上部電極13aを順に積層して構成された強誘電体キャパシタQが第1の層間絶縁膜10上に形成されたことになる。
続いて、酸素雰囲気中で温度:650℃、60分間の条件で、キャパシタ強誘電体膜12aをアニールしてダメージから回復させる。
次に、図1Kに示すように、強誘電体キャパシタQ及び第1の層間絶縁膜10の上に、第2の層間絶縁膜18として膜厚が約1200nmのSiO2膜をCVD法により形成する。そして、第2の層間絶縁膜18の表面をCMP法により平坦化する。第2の層間絶縁膜18の成長では、反応ガスとしてシラン(SiH4)を用いてもよいし、TEOSを用いて行ってもよい。第2の層間絶縁膜18の表面の平坦化は、例えば、キャパシタ上部電極13aの上面から200nmの厚さとなるまで行われる。
次に、図1Lに示すように、第1及び第2の層間絶縁膜10,18、カバー膜9をパターニングして、n型不純物拡散層6a,6bの上にコンタクトホール18a,18bを形成する。第1及び第2の層間絶縁膜10,18とカバー膜9のエッチングガスとして、CF系ガス、例えばCF4にArを加えた混合ガスを用いる。
次に、第2の層間絶縁膜18の上面とコンタクトホール18a,18bの内面に、スパッタリング法によりチタン(Ti)膜を20nm、窒化チタン(TiN)膜を50nmの厚さで形成し、これらを密着層とする。更に、フッ化タングステンガス(WF6)、アルゴン、水素の混合ガスを使用するCVD法により、密着層の上にタングステン膜を形成し、これにより各コンタクトホール18a,18bを完全に埋め込む。
更に、第2の層間絶縁膜15上のタングステン膜及び密着層をCMP法により除去し、各コンタクトホール18a,18b内にのみ残す。コンタクトホール18a,18b内のタングステン膜及び密着層が導電性プラグ19a,19bとして使用される。
なお、メモリセル領域の1つのpウェル3において、2つのゲート電極5a,5bに挟まれる中央のn型不純物拡散領域6b上の第1の導電性プラグ19bは後述するビット線に電気的に接続される。また、その両側方の2つの第2の導電性導電性プラグ19aは、後述する配線を介してキャパシタ上部電極13aに電気的に接続される。
その後、真空チャンバ内で390℃の温度で第2の層間絶縁膜18を加熱して水を外部に放出させる。
次に、図1Mに示すように、第2の層間絶縁膜18と導電性プラグ19a,19bの上に、酸化防止膜20としてSiON膜をプラズマCVD法により例えば100nmの厚さで形成する。このSiON膜は、シラン(SiH4)及びN2Oの混合ガスを用いて形成される。
続いて、酸化防止膜20の上にフォトレジスト(不図示)を塗布し、これを露光、現像してキャパシタ上部電極13aの上に窓を形成する。そして、フォトレジストをマスクとして使用し、エンキャップ層17、第2の層間絶縁膜18及び酸化防止膜20をエッチングする。この結果、キャパシタ上部電極13a上にコンタクトホール20aが形成される。
そして、フォトレジスト(不図示)を除去した後に、550℃、60分間の条件で、キャパシタ強誘電体膜12aを酸素雰囲気中でアニールして、キャパシタ強誘電体膜12aの膜質を改善する。この場合、導電性プラグ19a,19bの酸化は酸化防止膜20によって防止される。
次に、図1Nに示すように、CF系のガスを用いて酸化防止膜20をドライエッチングして除去する。
その後、第2の層間絶縁膜18の上と導電性プラグ19a,19bの上とコンタクトホール20aの内面上に、下地導電膜21として窒化チタン(TiN)膜をスパッタにより形成する。この下地導電膜21は、後述するアルミニウム膜と密着性のよいバリア膜として機能する。下地導電膜21の構成材料は、窒化チタンに限られるものではなく、窒化チタンとチタンの積層構造であってもよいし、窒化タングステンであってもよい。
そして、下地導電膜21の上にアルミニウム膜22をスパッタにより形成する。アルミニウム膜22は、第2層間絶縁膜18の上で約500nmとなるように形成される。なお、アルミニウム膜22には銅が含有されていてもよい。
続いて、図1Oに示すように、アルミニウム膜22と下地導電膜21をフォトリソグラフィー法によりパターニングして、pウェル3中央の導電性プラグ19bの上にビアコンタクトパッド21cを形成すると共に、その両側方の導電性プラグ19aの上面からコンタクトホール20aを通してキャパシタ上部電極13aの上面に接続される上部電極引出配線21aを形成する。
これにより、キャパシタ上部電極13aは、上部電極引出配線21a、導電性プラグ19a及び高融点金属シリサイド層8aを介してpウェル3の両側寄りのn型不純物拡散領域6aに電気的に接続されることになる。
なお、下地導電膜21やアルミニウム膜22を形成するためのスパッタとしてロングスロースパッタ(Long Through Spattering)を用いてもよい。
次に、図1Pに示すように、TEOSをソースに用いたプラズマCVD法によりSiO2膜を第3の層間絶縁膜23aとして約2300nmの厚さで形成する。この結果、第2の層間絶縁膜18、上部電極引出配線21a、コンタクトパッド21cは第3の層間絶縁膜23aにより覆われる。続いて、第3の層間絶縁膜23aの表面をCMP法により平坦化する。
更に、TEOSを用いてプラズマCVD法によりSiO2よりなる保護絶縁膜23bを第3の層間絶縁膜23aの上に形成する。そして、第3の層間絶縁膜23aと保護絶縁膜23bをパターニングして、メモリセル領域のpウェル3の中央の上方にあるコンタクトパッド21cの上にホール22aを形成する。
次に、保護絶縁膜23bの上面とホール22aの内面の上に、膜厚が90nm〜150nmの窒化チタン(TiN)よりなる密着層24をスパッタ法により形成する。その後、基板温度を約400℃に設定し、ホール22aを埋め込むようにブランケットタングステン膜25をWF6を用いるCVD法により形成する。
次に、ブラケットタングステン膜25をエッチバックしてホール22aの中にのみ残し、ホール22a内のブラケットタングステン膜25を2層目の導電性プラグとして使用する。
その後に、密着層24、ブラケットタングステン膜25の上に金属膜26をスパッタ法により形成する。続いて、金属膜26をフォトリソグラフィー法によりパターニングして、2層目の導電性プラグ25、コンタクトパッド21c、1層目の導電性プラグ19b及び高融点金属シリサイド層8bを介してn型不純物拡散領域6bに電気的に接続されるビット線BLを形成する。
このような実施形態によれば、上側層11bを形成する際の基板温度(成膜温度)を適切に規定しているため、極めて良好な[222]方向への配向性を具えた上側層11bが形成される。このため、その直上に形成される強誘電体膜12の[111]方向への配向性も極めて良好なものとなる。
なお、上述の実施形態では、プレーナ構造の強誘電体キャパシタに本発明が適用されているが、本発明はスタック構造の強誘電体キャパシタ等に適用されてもよい。
以下、本願発明者が行った実験について説明する。
この実験では、Pt膜を形成する際の基板温度を種々のものに設定した上で、DCマグネトロンスパッタ法によりPt膜をTi膜上に175nmの厚さで形成した。そして、各基板温度の試料についてPt膜の[222]方向の配向強度(積分強度)をX線回折法により測定した。この結果を図2に示す。
図2の横軸は基板温度を示し、縦軸は、Ptの[222]方向へのX線の配向強度(積分強度)を表す。
図2に示すように、[222]方向への配向強度は、基板温度が100℃から上昇するに連れて350℃まで単調に増加した。一方、基板温度が350℃を超えると、配向強度は温度の上昇に連れて単調に減少した。そして、250℃〜450℃の基板温度において、高い配向強度が得られた。また、図2に示す結果から、基板温度は、特に250℃〜400℃とすることが好ましいといえる。
この実験結果は、250℃〜450℃の基板温度でPt膜を形成した場合には、その上にPZT膜を形成し、このPZT膜を結晶化したときには、PZT[222]のX線回折による積分強度が完全にPt[222]に引きずられて、良好な配向のPZT膜が得られることを意味している。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記1)
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上に下部電極用導電膜を形成する工程と、
前記下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極用導電膜を形成する工程と、
前記上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングして強誘電体キャパシタを形成する工程と、
を有し、
前記下部電極用導電膜を形成する工程は、
前記絶縁膜上に下部電極用導電膜の下側層を形成する工程と、
前記下側層上に、基板温度を250℃乃至450℃に保持しながら、前記下部電極用導電膜の上側層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上に下部電極用導電膜を形成する工程と、
前記下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極用導電膜を形成する工程と、
前記上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングして強誘電体キャパシタを形成する工程と、
を有し、
前記下部電極用導電膜を形成する工程は、
前記絶縁膜上に下部電極用導電膜の下側層を形成する工程と、
前記下側層上に、基板温度を250℃乃至450℃に保持しながら、前記下部電極用導電膜の上側層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記2)
前記上側層をスパッタ法により形成することを特徴とする付記1に記載の半導体装置の製造方法。
前記上側層をスパッタ法により形成することを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記上側層として、プラチナ層、イリジウム層、ルテニウム層、パラジウム層、酸化プラチナ層、酸化イリジウム層、酸化ルテニウム層及び酸化パラジウム層からなる群から選択された少なくとも1種を含む導電層を形成することを特徴とする付記1又は2に記載の半導体装置の製造方法。
前記上側層として、プラチナ層、イリジウム層、ルテニウム層、パラジウム層、酸化プラチナ層、酸化イリジウム層、酸化ルテニウム層及び酸化パラジウム層からなる群から選択された少なくとも1種を含む導電層を形成することを特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記4)
前記上側層の配向方向は[222]方向であることを特徴とする付記3に記載の半導体装置の製造方法。
前記上側層の配向方向は[222]方向であることを特徴とする付記3に記載の半導体装置の製造方法。
(付記5)
前記下側層として、チタン層又はチタンと貴金属との合金層を形成することを特徴とする付記1乃至4のいずれか1項に記載の半導体装置の製造方法。
前記下側層として、チタン層又はチタンと貴金属との合金層を形成することを特徴とする付記1乃至4のいずれか1項に記載の半導体装置の製造方法。
(付記6)
前記下側層の配向方向は[002]方向であることを特徴とする付記5に記載の半導体装置の製造方法。
前記下側層の配向方向は[002]方向であることを特徴とする付記5に記載の半導体装置の製造方法。
(付記7)
前記強誘電体膜として、Pb(Zr,Ti)O3、(Pb,La)(Zr,Ti)O3、SrTiO3、(Ba,Sr)TiO3、SrBi2(TaxNb1-x)2O9(0<x≦1)及び(Pb,La)(Zr,Ti)O3のからなる群から選択された1種の膜、又はPb(Zr,Ti)O3に、カルシウム、ストロンチウム及びランタンからなる群から選択された少なくとも1種が導入された材料からなる膜を形成することを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
前記強誘電体膜として、Pb(Zr,Ti)O3、(Pb,La)(Zr,Ti)O3、SrTiO3、(Ba,Sr)TiO3、SrBi2(TaxNb1-x)2O9(0<x≦1)及び(Pb,La)(Zr,Ti)O3のからなる群から選択された1種の膜、又はPb(Zr,Ti)O3に、カルシウム、ストロンチウム及びランタンからなる群から選択された少なくとも1種が導入された材料からなる膜を形成することを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
(付記8)
前記強誘電体膜の配向方向は[111]方向であることを特徴とする付記7に記載の半導体装置の製造方法。
前記強誘電体膜の配向方向は[111]方向であることを特徴とする付記7に記載の半導体装置の製造方法。
(付記9)
前記上側層の厚さを50nm乃至500nmとすることを特徴とする付記1乃至8のいずれか1項に記載の半導体装置の製造方法。
前記上側層の厚さを50nm乃至500nmとすることを特徴とする付記1乃至8のいずれか1項に記載の半導体装置の製造方法。
(付記10)
前記上側層を形成する際に、前記基板温度を250℃乃至400℃に保持することを特徴とする付記1乃至9のいずれか1項に記載の半導体装置の製造方法。
前記上側層を形成する際に、前記基板温度を250℃乃至400℃に保持することを特徴とする付記1乃至9のいずれか1項に記載の半導体装置の製造方法。
(付記11)
前記強誘電体膜を形成する工程と前記上部電極用導電膜を形成する工程との間に、前記強誘電体膜のアニールを行うことにより、前記強誘電体膜を結晶化する工程を有することを特徴とする付記1乃至10のいずれか1項に記載の半導体装置の製造方法。
前記強誘電体膜を形成する工程と前記上部電極用導電膜を形成する工程との間に、前記強誘電体膜のアニールを行うことにより、前記強誘電体膜を結晶化する工程を有することを特徴とする付記1乃至10のいずれか1項に記載の半導体装置の製造方法。
(付記12)
前記アニールとして、酸素を含むAr雰囲気中でのアニール及び酸素雰囲気中でのアニールを連続して行うことを特徴とする付記11に記載の半導体装置の製造方法。
前記アニールとして、酸素を含むAr雰囲気中でのアニール及び酸素雰囲気中でのアニールを連続して行うことを特徴とする付記11に記載の半導体装置の製造方法。
1:シリコン基板
2:素子分離絶縁膜
3:pウェル
4:ゲート絶縁膜
5a,5b:ゲート電極
6a,6b:n型不純物拡散領域
7:側壁絶縁膜
8a,8b:高融点金属シリサイド層
9:カバー膜
10:層間絶縁膜
11:下部電極用導電膜
11a:下側層
11b:上側層
11c:下部電極
12:強誘電体膜
12a:キャパシタ強誘電体膜
13:第2の導電膜
13a:上部電極
14,15,16:レジストパターン
17:エンキャップ層
18:層間絶縁膜
19a,19b,19c:導電性プラグ
20:酸化防止膜
20a:コンタクトホール
21:窒化チタン(バリア)膜
21a:上部電極引出配線
21c:コンタクトパッド
22:アルミニウム膜
23a:層間絶縁膜
23b:保護絶縁膜
24:密着層
25:ブラケットタングステン膜
26:金属膜
BL:ビット線
Q:強誘電体キャパシタ
2:素子分離絶縁膜
3:pウェル
4:ゲート絶縁膜
5a,5b:ゲート電極
6a,6b:n型不純物拡散領域
7:側壁絶縁膜
8a,8b:高融点金属シリサイド層
9:カバー膜
10:層間絶縁膜
11:下部電極用導電膜
11a:下側層
11b:上側層
11c:下部電極
12:強誘電体膜
12a:キャパシタ強誘電体膜
13:第2の導電膜
13a:上部電極
14,15,16:レジストパターン
17:エンキャップ層
18:層間絶縁膜
19a,19b,19c:導電性プラグ
20:酸化防止膜
20a:コンタクトホール
21:窒化チタン(バリア)膜
21a:上部電極引出配線
21c:コンタクトパッド
22:アルミニウム膜
23a:層間絶縁膜
23b:保護絶縁膜
24:密着層
25:ブラケットタングステン膜
26:金属膜
BL:ビット線
Q:強誘電体キャパシタ
Claims (10)
- 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上に下部電極用導電膜を形成する工程と、
前記下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極用導電膜を形成する工程と、
前記上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングして強誘電体キャパシタを形成する工程と、
を有し、
前記下部電極用導電膜を形成する工程は、
前記絶縁膜上に下部電極用導電膜の下側層を形成する工程と、
前記下側層上に、基板温度を250℃乃至450℃に保持しながら、前記下部電極用導電膜の上側層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記上側層をスパッタ法により形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記上側層として、プラチナ層、イリジウム層、ルテニウム層、パラジウム層、酸化プラチナ層、酸化イリジウム層、酸化ルテニウム層及び酸化パラジウム層からなる群から選択された少なくとも1種を含む導電層を形成することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記上側層の配向方向は[222]方向であることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記下側層として、チタン層又はチタンと貴金属との合金層を形成することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- 前記下側層の配向方向は[002]方向であることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記強誘電体膜として、Pb(Zr,Ti)O3、(Pb,La)(Zr,Ti)O3、SrTiO3、(Ba,Sr)TiO3、SrBi2(TaxNb1-x)2O9(0<x≦1)及び(Pb,La)(Zr,Ti)O3のからなる群から選択された1種の膜、又はPb(Zr,Ti)O3に、カルシウム、ストロンチウム及びランタンからなる群から選択された少なくとも1種が導入された材料からなる膜を形成することを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。
- 前記強誘電体膜の配向方向は[111]方向であることを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記上側層の厚さを50nm乃至500nmとすることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置の製造方法。
- 前記上側層を形成する際に、前記基板温度を250℃乃至400℃に保持することを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置の製造方法。
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JP2006060152A JP2007242730A (ja) | 2006-03-06 | 2006-03-06 | 半導体装置の製造方法 |
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JP2006060152A JP2007242730A (ja) | 2006-03-06 | 2006-03-06 | 半導体装置の製造方法 |
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JP2006073648A (ja) * | 2004-08-31 | 2006-03-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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2006
- 2006-03-06 JP JP2006060152A patent/JP2007242730A/ja not_active Withdrawn
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