JP4421814B2 - 容量素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、容量素子の製造方法に関し、より詳しくは、強誘電体膜又は高誘電体膜を有する容量素子の製造方法に関する。
【0002】
【従来の技術】
FeRAMは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を1対の電極間のキャパシタ誘電体とする強誘電体キャパシタは、1対の電極への印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば情報を読み出すことができる。
【0003】
FeRAMも、他の半導体デバイスと同様に、今後セル面積の低減が必要となってくる。セル面積を低減するために、スタック構造のキャパシタは有用である。スタック構造とは、MOSトランジスタのドレイン上に形成されたプラグの直上にキャパシタを形成した構造をいう。ここで、キャパシタはタングステン(W)プラグの直上にバリアメタル(酸素拡散バリア層)、下部電極、強誘電体膜、上部電極の各種の材料が積層されてなる。バリアメタルは、Wプラグへの酸素の拡散を抑制する役割をしている。バリアメタルとして下部電極の機能を兼ねる材料を選択することが多いため、バリアメタルと下部電極を明確に区別することはできない。これらの材料として窒化チタン(TiN)、イリジウム(Ir)、酸化イリジウム(IrO2)、プラチナ(Pt)、SRO(SrRuO3)から選択した組み合わせが検討されている。
【0004】
強誘電体キャパシタにおいては、強誘電体層の(111)配向強度の向上を図るため、一般に、強誘電体層を挟む下部電極にはPtが用いられている。しかしながら、Ptは酸素透過性が高いため、スタック構造のキャパシタでプラグ直上に用いると、容易に酸素を透過し、熱処理によってプラグを酸化させてしまうという問題がある。そこで、スタック構造の強誘電体キャパシタでは、下部電極として、キャパシタ誘電体膜側からPt/IrO2/Irと積層された構造を用いることが多い(例えば、特許文献1を参照)。IrやIrO2を用いるのは、IrやIrO2は酸素透過性が非常に小さく、熱処理における酸素拡散バリア層として機能させるためである。
【0005】
【特許文献1】
特開平9−22829号公報
【0006】
【発明が解決しようとする課題】
しかしながら、キャパシタ誘電体膜としてスパッタリング法により堆積したPZT膜を用いる場合において、イリジウム系の酸素拡散バリア層(Ir膜、IrO2膜)を含む構造の下部電極を用いると、キャパシタのリーク電流が増大してしまうことが判明した。この理由は以下のように考えられている。
【0007】
スパッタリングでPZT膜を下部電極の上に堆積した場合、堆積直後のPZT膜はアモルファス状態である。強誘電体特性を十分に発揮させるために、PZT膜の結晶化が必要であり、そのために高温の熱処理が必要である。ところが、イリジウム系の酸素拡散バリア層上にPt膜を形成した構造の下部電極を用いた場合、その下部電極上のPZT膜の結晶化のために高温の熱処理を施すと、イリジウム系の酸素拡散バリア層中のIr元素がPt膜を透過し、PZT膜の中に拡散してPZT結晶中に取り込まれてしまう。このため、PZT結晶の絶縁性を低下させてしまう。
【0008】
このような現象は、下部電極上へ直に結晶状態のPZT膜を成長したり、低温でPZT膜の結晶化を行えば回避することは可能であるが、形成したPZT膜の誘電率が小さくなってしまう。
【0009】
本発明の目的は、キャパシタ誘電体膜の堆積中、及び堆積膜の結晶化過程において、下部電極直下の導電性プラグの酸化を防止するとともに、下部電極からキャパシタ誘電体膜への金属拡散を防止しうる、優れた強誘電体特性を有する容量素子の製造方法を提供することにある。
【0010】
【課題を解決するための手段】
上記した課題は、絶縁膜の上にIr単層構造又はIrとIrO x の2層構造のいずれかよりなる第1金属を含む第1導電膜をスパッタリングにより形成する工程と、チャンバ内で、ダミー基板上に前記第1金属と異なるPtである第2金属よりなる膜を成膜し、該チャンバ内から残留酸素を除去する工程と、前記残留酸素を除去した後に、前記チャンバ内で、後に形成する第3導電膜の配向強度を高める(111)配向を有する前記第2金属よりなるインターフェース導電膜を前記第1導電膜上にスパッタリングにより形成する工程と、前記チャンバ内において、酸素を含む雰囲気中で、前記第1金属の拡散バリア層である、前記第2金属の金属酸化物よりなる第2導電膜を前記インターフェース導電膜上にスパッタリングにより形成する工程と、配向制御層である、前記第1金属と異なるPtである第3金属よりなる前記第3導電膜を前記第2導電膜上にスパッタリングにより形成する工程と、加熱処理を行い、前記第3導電膜を結晶化する工程と、前記第3導電膜上に強誘電体材料よりなる誘電体膜を形成する工程と、加熱処理を行い、前記誘電体膜を結晶化する工程と、前記誘電体膜の上に第4導電膜を形成する工程と、前記第1導電膜、前記インターフェース導電膜、前記第2導電膜及び前記第3導電膜をパターニングして容量素子下部電極とする工程と、前記誘電体膜をパターニングして容量素子誘電体膜とする工程と、前記第4導電膜をパターニングして容量素子上部電極とする工程とを有することを特徴とする容量素子の製造方法によって解決される。
【0011】
上記容量素子の製造方法で、チャンバ内の残留酸素を除去するために、ダミー基板上にインターフェース導電膜を成膜する。
【0013】
さらに、上記容量素子の下には、絶縁膜の下の半導体基板と、絶縁膜を貫通する開口部と、該開口部に埋め込まれた埋込み導電膜とを有し、容量素子の第1導電膜は埋込み導電膜を介して半導体基板と接続する。従って、上記の容量素子の製造方法を、FeRAMその他の半導体装置の製造方法に適用することが可能である。
【0014】
ところで、同じ出願人の出願になる特願2001−213547においては、スタック構造の強誘電体キャパシタの下部電極としてプラチナ/酸化プラチナ/酸化イリジウム/イリジウム(Pt/PtOx/IrOx/Ir)構造、若しくはプラチナ/酸化プラチナ/イリジウム(Pt/PtOx/Ir)構造が提案されており、Irを含まない導電膜とIrを含む導電膜の間に、PtOxなどのIrを含まない導電性酸化物層を介在させている。Ir、IrOxは酸素の拡散を抑制し、PtOxはIrのPZT膜中への拡散を抑制し、IrOxはPtの配向性を高める。
【0015】
このような下部電極構造とすることで、キャパシタ誘電体膜の堆積中、及び堆積膜の結晶化過程において、例えばPtOx膜からなる金属拡散バリア層により下部電極からキャパシタ誘電体膜への金属拡散を防止し、強誘電体膜の特性を確保することが可能である。また、FeRAMなどの半導体装置の製造方法に適用した場合、例えばIr、IrOx からなる酸素拡散バリア層により下部電極直下の導電性プラグの酸化を防止し得る。
【0016】
しかしながら、さらに高性能化が要求されるようになり、Pt/PtOx/Ir構造ではキャパシタの電気的特性の更なる安定性が求められている。また、Pt/PtOx /IrOx/Ir構造では、結晶化後のPZT膜の強誘電性を高めることが求められている。この要求に応えるべく、同じ出願人の特願2002−16083においては、PtOx膜とIrOx 膜の間に、或いはPtOx膜とIr膜の間にPt-インタフェース層を挟むことにより、下部電極の(111)配向強度を高めて、高い強誘電性を有する強誘電体膜を得ることができた。なおかつ、IrOx の酸化度を減らして(メタリック化という)、強誘電性を高めることができた。
【0017】
しかしながら、更なる高性能化の要求に対して、特願2002−16083の方法で作成したスタック構造にはまだ不十分な点がある。第1に、メタリック化したIrOx は不安定なので、強誘電体膜を結晶化させるとき、IrOx が再酸化しやすく、膜が剥がれ易くなる。第2に、PtOx/Ptは連続成膜なので、一つの基板にPt膜とPtOx膜とを連続して成膜した後の次の基板へのPt膜の成膜時にチャンバ内に残留した酸素の影響により、完全なメタルプラチナ膜を形成することができない虞がある。この場合、(111)配向強度を高めるというPt-インタフェース層の機能を発揮できなくなる虞がある。即ち、Pt-インタフェース層の機能が十分に発揮されない場合、スタック構造の下部電極のうちキャパシタ誘電体膜下地の配向制御層(Pt膜)の(111)配向強度が弱くなるため、強誘電体膜の強誘電性は期待通り高まらない。
【0018】
本発明では、第2金属の金属酸化物よりなる第2導電膜(例えば、PtOx膜)と第1金属酸化膜(例えば、IrOx 膜)の間に、或いは第2金属の金属酸化物よりなる第2導電膜(例えば、PtOx膜)と第1金属膜(例えば、Ir膜)の間に第2金属のインタフェース導電膜(例えば、Pt-インタフェース層)を介在させた下部電極構造を作成するにあたって、第2金属のインタフェース導電膜(例えば、Pt−インタフェース層)と第2導電膜(例えば、PtOx膜)とを同一のチャンバ内で成膜する場合、第2金属のインタフェース導電膜を成膜する前にチャンバ内の残留酸素を除去している。
【0019】
例えば、容量素子を作成する正式な基板の他に1枚以上のダミー基板を含むようなロット編成とし、正式な基板上に成膜する前にダミー基板上に同じ膜を成膜する。この場合、第2金属のインタフェース導電膜と第2金属の金属酸化物よりなる第2導電膜とを一枚毎に連続して成膜する方法でもよいが、それよりも、基板上に第2金属のインタフェース導電膜と、第2金属の金属酸化物よりなる第2導電膜をそれぞれロット単位で成膜する方が効率が良い。
【0020】
チャンバ内に、前の基板、又は前のロットに対して第2金属の金属酸化物よりなる第2導電膜(例えば、PtOx膜)を成膜したときの酸素が残留していたとしても、当該基板上に第2金属のインタフェース導電膜(例えば、Pt-インタフェース層)を成膜する前にダミー基板上へ同じ膜を成膜することによって、チャンバ内の残留酸素が消費されてチャンバ内から除去される。従って、当該基板に第2金属のインタフェース導電膜を成膜するときには、酸素混入のない完全な第2金属よりなるインタフェース導電膜を成膜することができる。
【0022】
以上により、酸素混入のないインタフェース導電膜、例えばPt-インタフェース層により配向強化機能が発揮されるため、キャパシタ強誘電体膜下地の第3の導電膜の(111)配向強度を高めることができる。これにより、下部電極上のキャパシタ強誘電体膜の(111)配向強度を高めてその強誘電性を高めることができる。
【0023】
このような方法は、第2金属の金属酸化物よりなる第2導電膜(例えば、PtOx膜)の成膜後に、キャパシタ強誘電体膜下地の第3の金属よりなる第3の導電膜(例えば、Pt膜)を成膜する際にも適用することが好ましい。これによって、基板上に第3の導電膜を成膜するときに、これまでの方法ではロット単位の最初から数枚は酸素混入の虞があったものが、ロット単位の最初の正式な基板から、酸素混入のない完全な第3の金属よりなる第3の導電膜を成膜することができる。
【0024】
さらに、これによって、酸化イリジウム(IrOx)膜を含む酸素拡散バリア層を有する下部電極を用いた場合、酸化イリジウムの酸化度を減らさなくても、即ちメタリック化しなくても、キャパシタ強誘電体膜の強誘電性を十分に高められる。このため、下部電極の積層構造の膜剥がれを防止することができる。
【0025】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【0026】
(第1の実施形態)
(容量素子の構造)
次に、本発明の第1の実施形態に係る製造方法により作成される容量素子の構造について図5を用いて説明する。図5は容量素子の構造を示す断面図である。
【0027】
その容量素子においては、シリコン基板10上に、シリコン酸化膜やシリコン窒化膜などから構成された層間絶縁膜12が形成されている。層間絶縁膜12には、シリコン基板10に達するコンタクトホール14が形成されている。コンタクトホール14内には、シリコン基板10に電気的に接続された導電性のプラグ16が形成されている。プラグ16が埋め込まれた層間絶縁膜12上には、多層の導電膜より構成された下部電極30aと、下部電極30a上に形成されたPZT膜よりなるキャパシタ誘電体膜32aと、キャパシタ誘電体膜32a上に形成されたプラチナ(Pt)膜よりなる上部電極34aとを有する容量素子が形成されている。下部電極30aは、イリジウム(Ir)膜(第1導電膜,酸素拡散バリア層)18、酸化イリジウム(IrOx)膜(第1導電膜,酸素拡散バリア層)20、第1のプラチナ(Pt)膜(インタフェース導電膜,Pt-インタフェース層)21、酸化プラチナ(PtOx)膜(第2導電膜,Ir拡散バリア層)22及び第2のプラチナ(Pt)膜(第3導電膜,配向制御層)24が順次積層されてなる。
【0028】
(変形例による容量素子の構造)
上記では、酸素拡散バリア層としてIrOx/Irの2層構造を用いているが、Ir単層構造のものを用いてもよい。図6は下部電極30bを構成する酸素拡散バリア層としてIr単層構造のものを用いた容量素子の構造を示す断面図である。
【0029】
その容量素子の構造においては、図5と同じ構造の層間絶縁膜12上に、酸素拡散バリア層としてIr単層構造を含む下部電極30bと、下部電極30b上に形成されたPZT膜よりなるキャパシタ誘電体膜32aと、キャパシタ誘電体膜32a上に形成されたPt膜よりなる上部電極34aとを有する容量素子が形成されている。下部電極30bは、Ir膜(第1導電膜,酸素拡散バリア層)18、第1のPt膜(インタフェース導電膜,Pt-インタフェース層)21、PtOx膜(第2導電膜,Ir拡散バリア層)22及び第2のPt膜(第3導電膜,配向制御層)24が順次積層されてなる。
【0030】
このように、図5、図6に示す本実施形態による容量素子は、下部電極30a、30bが、酸素拡散バリア層と、第1のPt膜21と、PtOx膜22と、第2のPt膜24との積層膜によって構成されていることに主たる特徴がある。酸素拡散バリア層は、図5ではIr膜18及びIrOx膜20の2層からなり、図6ではIr膜18単層からなる。
【0031】
以下、本実施形態による容量素子において下部電極30a、30bをこのような積層構造によって構成している理由について説明する。
【0032】
同じ出願人の出願になる特願2001−213547においては、スタック構造の強誘電体キャパシタの下部電極としてPt/PtOx/IrOx/Ir構造、若しくはPt/PtOx/Ir構造が提案されており、Irを含まない導電膜とIrを含む導電膜の間に、PtOxなどのIrを含まない導電性酸化物層を介在させている。Ir、IrOxは酸素の拡散を抑制し、PtOxはIrのPZT膜中への拡散を抑制し、IrOxはPtの配向性を高める。
【0033】
このような下部電極構造とすることで、キャパシタ誘電体膜の堆積中、及び堆積膜の結晶化過程において、例えばPtOx膜からなる金属拡散バリア層により下部電極からキャパシタ誘電体膜への金属拡散を防止し、強誘電体膜の特性を確保することが可能である。また、FeRAMなどの半導体装置の製造方法に適用した場合、例えばIr、IrOx からなる酸素拡散バリア層により下部電極直下の導電性プラグの酸化を防止し得る。
【0034】
上記強誘電体キャパシタに対して、さらに高性能化が要求されるようになり、Pt/PtOx/Ir構造ではキャパシタの電気的特性の更なる安定性が求められている。また、Pt/PtOx /IrOx/Ir構造では、結晶化後のPZT膜の強誘電性を高めることが求められている。
【0035】
この要求に応えるべく、同じ出願人の特願2002−16083においては、PtOx膜とIrOx 膜の間に、或いはPtOx膜とIr膜の間にPt-インタフェース層を挟むことにより、下部電極の(111)配向強度を高めて、高い強誘電性を有する強誘電体膜を得ることができた。なおかつ、IrOx の酸化度を減らして(メタリック化という)、強誘電性を高めることができた。
【0036】
このような構造が本願発明の図5、図6の容量素子に適用されている。従って、図5、図6の容量素子の構成により、Ir膜18及びIrOx膜20、又はIr膜18が酸素拡散バリアとして機能し、PtOx膜22がIrの拡散バリアとして機能するので、キャパシタ誘電体膜32の形成過程における酸素の浸入と、Irのキャパシタ誘電体膜32への拡散とを防止することができる。したがって、プラグ16と下部電極30a、30bとのコンタクト特性を維持しつつ、所望の誘電率を有するキャパシタ誘電体膜32aを形成することができる。さらに、PtOx膜22とIrOx膜20の間に、或いはPtOx膜22とIr膜18の間にPt-インタフェース層21を挟むことにより、下部電極30a、30bの(111)配向強度を高めて、強誘電性の高い強誘電体膜を得ることができる。
【0037】
以上のように、素子構造上、優れた性能を発揮し得る強誘電体キャパシタが得られたが、特願2002−16083に示す方法で作成したスタック構造では、更なる高性能化の要求に対してまだ以下のように不十分な点がある。第1に、メタリック化したIrOxは不安定なので、強誘電体膜を結晶化させるとき、IrOxが再酸化しやすく、膜が剥がれ易くなる虞がある。第2に、PtOx/Ptは連続成膜なので、一つの基板にPt膜とPtOx膜とを連続して成膜した後の次の基板へのPt膜の成膜時にチャンバ内に残留した酸素の影響により、完全なメタルプラチナ膜を形成することができない虞がある。Pt-インタフェース層(第1のPt膜)に酸素が混入した場合、(111)配向を高めるというPt-インタフェース層の機能を発揮できなくなる。このため、キャパシタ誘電体膜下地の配向制御層(第2のPt膜)(111)配向強度が弱くなり、キャパシタ誘電体膜の強誘電性が十分に高められない。
【0038】
そこで、本発明では、上記スタック構造を作成するに際し、以下に説明する製造装置を用い、かつ引き続いて説明する製造方法により成膜するようにしている。
【0039】
(容量素子の製造装置)
図2は、本発明の第1実施形態である容量素子の製造方法に用いられる製造装置を示す側面図である。その製造装置は、一つのマルチチャンバシステムで構成され、容量素子の下部電極を構成する多層の導電膜を形成するための装置である。
【0040】
その装置構成は、図2に示すように、第1、第2のロードロックチャンバ102a、102bと、イリジウム(Ir)含有導電膜の成膜用のチャンバ(以下、Irチャンバと称する。)103と、プラチナ(Pt)含有導電膜の成膜用のチャンバ(以下、Ptチャンバと称する。)104とがそれぞれ開閉バルブを介してトランスファチャンバ101に接続されている。各チャンバ101、102a、102b、103、104は相互に独立して減圧可能となっている。
【0041】
第1、第2のロードロックチャンバ102a、102bは成膜用のチャンバ103,104に基板を搬入/搬出する際の出し入れ口となる。第1、第2のロードロックチャンバ102a、102b内は通常減圧されているが、基板を搬入/搬出する際に、大気の圧力に合わせるため第1、第2のロードロックチャンバ102a、102bを大気圧にする。Ir含有導電膜の成膜の際に第1のロードロックチャンバ102aを用い、Pt含有導電膜の成膜の際に第2のロードロックチャンバ102bを用いる。なお、第1、第2のロードロックチャンバ102a、102bを形成膜の種類毎に分けなくてもよいが、量産において多層を成膜する工程では、形成膜の種類によって成膜時間に長短があるため、形成膜の種類によってチャンバ102a、102bを分けることは成膜を効率良く行うために有益である。
【0042】
Irチャンバ103では、酸素拡散バリア層となるIr膜又はIrOx膜を成膜し、Ptチャンバ104ではPt-インタフェース層となる第1のPt膜及び配向制御層となる第2のPt膜と、Ir拡散バリア層となるPtOx膜を成膜する。トランスファチャンバ101は、チャンバ102a、102b、103、104の間で、一のチャンバから他のチャンバへ基板を移動させる際の中継場所となる。
【0043】
図3は、本発明の第1実施形態である容量素子の製造方法に用いられる、他の製造装置の構成を示す図である。この製造装置は、2つのマルチチャンバシステム(装置1、装置2)で構成され、多層の下部電極用導電層を各層毎にそれぞれ異なるチャンバで成膜するための装置である。
【0044】
第1のマルチチャンバシステム(装置1)202は、図3に示すように、第1、第2のロードロックチャンバ112a、112bと、第1、第2のIrチャンバ113、114と、第1のPtチャンバ115とがそれぞれ開閉バルブを介してトランスファチャンバ111に接続されている。各チャンバ111、112a、112b、113、114、115は相互に独立して減圧可能となっている。
【0045】
第1、第2のロードロックチャンバ112a、112bは成膜用のチャンバ113、114、115に基板を搬入/搬出する際の出し入れ口となる。第1、第2のロードロックチャンバ112a、112b内は通常減圧されているが、第1、第2のロードロックチャンバ112a、112bに基板を搬入/搬出する際に、第1、第2のロードロックチャンバ112a、112b内を大気圧にする。Ir含有導電膜の成膜の際に第1のロードロックチャンバ112aを用い、Pt含有導電膜の成膜の際に第2のロードロックチャンバ112bを用いる。
【0046】
Irチャンバ113、114ではそれぞれ、酸素拡散バリア層となるIr膜及びIrOx膜を成膜し、第1のPtチャンバ115ではPt-インタフェース層となる第1のPt膜を成膜する。トランスファチャンバ111は、チャンバ112a、112b、113、114、115の間で、一のチャンバから他のチャンバへ基板を移動させる際の中継場所となる。
【0047】
また、第2のマルチチャンバシステム(装置2)203は、図3に示すように、第3、第4のロードロックチャンバ122a、122bと、第2、第3のPtチャンバ123、124とがそれぞれ開閉バルブを介してトランスファチャンバ121に接続されている。各チャンバ121、122a、122b、123、124は相互に独立して減圧可能となっている。
【0048】
第2のPtチャンバ123では、Ir拡散バリア層となる酸化プラチナ(PtOx)膜を成膜し、第3のPtチャンバ124では配向制御層となる第2のPt膜を成膜する。
【0049】
第3、第4のロードロックチャンバ122a、122bは成膜用のチャンバ123、124に基板を搬入/搬出する際の出し入れ口となる。第3、第4のロードロックチャンバ122a、122b内は通常減圧されているが、第1、第2のロードロックチャンバ122a、122bに基板を搬入/搬出する際に、第3、第4のロードロックチャンバ122a、122b内を大気圧にする。PtOx膜の成膜の際に第3のロードロックチャンバ122aを用い、第2のPt膜の成膜の際に第4のロードロックチャンバ122bを用いる。
【0050】
トランスファチャンバ121は、チャンバ122a、122b、123、124の間で、一のチャンバから他のチャンバへ基板を移動させる際の中継場所となる。
【0051】
(図2の製造装置を用いた容量素子の製造方法の説明)
次に、本発明の第1実施形態による、図2に示す製造装置を用いた容量素子の製造方法について、図1、図4(a)乃至(c)及び図5を参照して説明する。図1は容量素子の製造方法を示すフローチャートであり、図4(a)乃至(c)、及び図5は容量素子の製造方法について示す工程断面図である。図2の製造装置を用いて、容量素子を構成する要素のうち多層の下部電極用導電層を形成する。
【0052】
図2の製造装置を用いた製造方法では、下部電極用導電層のうち第1のPt膜(Pt-インタフェース層,第2金属よりなるインタフェース導電膜)と、PtOx膜(Ir拡散バリア層,第2金属の金属酸化物よりなる第2の導電膜)と、キャパシタ誘電体膜下地の第2のPt膜(配向制御層,第2金属よりなる第3の導電膜)とを同じPtチャンバ内で成膜し、かつ、少なくとも第1のPt膜の成膜前、及び第2のPt膜の成膜前にチャンバ内の残留酸素を除去することを特徴としている。そして、正式な基板20枚とダミー基板5枚とで一ロットを編成し、複数ロットを処理する。各ロット毎に、チャンバ内の残留酸素を除去するために正式な基板上への成膜に先立って5枚のダミー基板上に成膜することを特徴としている。
【0053】
まず、図4(a)に示す基板(CMOS基板)を形成するまでの工程(図1に示すP1の工程)を説明する。P1の工程において、少なくとも2ロットを構成するシリコン基板に、順次、以下の工程を行う。
【0054】
シリコン基板10上に、例えばCVD法により、例えば膜厚700nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜12を形成する。
【0055】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜12に、シリコン基板10に達するコンタクトホールを形成する。
【0056】
次いで、全面に、例えばCVD法により、例えば膜厚20nmのチタン(Ti)膜と、膜厚10nmの窒化チタン(TiN)膜と、膜厚300nmのタングステン(W)膜とを堆積する。
【0057】
次いで、例えばCMP(Chemical Mechanical Polishing :化学的機械的研磨)法により、層間絶縁膜12の表面が露出するまでW膜、TiN膜、Ti膜を平坦に研磨し、W/TiN/Ti構造の積層構造よりなりコンタクトホール14に埋め込まれたプラグ16を形成する(図4(a))。
【0058】
次いで、図4(b)に示す構造を形成するまでの工程(図1に示す工程P2乃至P6)を説明する。多層の下部電極用導電層を成膜する工程において、図2に示す製造装置を用いる。
【0059】
まず、上記4(a)の構造の複数の基板のうちから25枚を抜き出し、5枚のダミー基板と20枚の正式な基板を設定して一ロットを編成する。このようにして少なくとも2ロットを編成する。
【0060】
まず、P2の工程において、第1のロードロックチャンバ102aを大気圧にし、図4(a)に示す構造のダミー基板を第1のロードロックチャンバ102aに搬入する。次いで、第1のロードロックチャンバ102aを減圧し、所定の圧力に達したら、開閉バルブを開けてダミー基板を第1のロードロックチャンバ102aから搬出し、トランスファチャンバ101に搬入する。次いで、開閉バルブを開けてダミー基板をトランスファチャンバ101から搬出し、Irチャンバ103内に搬入する。Irチャンバ103内で、ダミー基板の層間絶縁膜12上及びプラグ16上の全面に、例えばスパッタ法により、例えば膜厚約200nmのIr膜18を形成する。例えば、基板温度を500℃、パワーを1kW、アルゴン(Ar)ガス流量を100sccmとして、140秒間成膜する。成膜終了後は逆のルートでダミー基板を第1のロードロックチャンバ102aに、或いは装置外部の基板収納カセットに待機させておく。5枚のダミー基板に順次上記のように成膜した後に20枚の正式な基板に順次同じようにして成膜する。なお、図6の構造の場合には、成膜終了後にP3の工程に移る。
【0061】
次いで、再度Irチャンバ103内にダミー基板を搬入し、Irチャンバ103内で、Ir膜18上に、例えばスパッタ法により、例えば膜厚約28nmのIrOx膜20を形成する。例えば、基板温度を50℃、パワーを1kW、Arガス流量を60sccm、酸素ガス流量を60sccmとして、10秒間成膜する。5枚のダミー基板に順次上記のように成膜した後に20枚の正式な基板に順次同じように成膜する。成膜終了ごとに、基板をIrチャンバ103から搬出し、第2のロードロックチャンバ102bに、或いは装置外部の基板収納カセットに待機させておく。
【0062】
次いで、P3の工程において、第2のロードロックチャンバ102bからダミー基板を搬出し、トランスファチャンバ101を経由してPtチャンバ104内に搬入する。Ptチャンバ104内で、IrOx膜20上に例えばスパッタ法により、例えば膜厚約15nmの第1のPt膜21を形成する。なお、図6の容量素子を作成する場合、Ir膜18上に第1のPt膜21を形成する。
【0063】
例えば、基板温度を350℃、パワーを1kWに設定するとともに成長雰囲気内にArガスを100sccmの流量で導入して圧力を0.38Paに調整し、成長時間を8秒間とする。第1のPt膜21は、第2のPt膜24の(111)配向を強化するためのインタフェース導電膜である。5枚のダミー基板に順次上記のように成膜した後に20枚の正式な基板に順次同じように成膜する。成膜終了ごとに、基板をPtチャンバ104から搬出し、第2のロードロックチャンバ102bに、或いは装置外部の基板収納カセットに待機させておく。
【0064】
次いで、P4の工程において、第2のロードロックチャンバ102bからダミー基板を搬出し、トランスファチャンバ101を経由してPtチャンバ104内に搬入する。Ptチャンバ104内で、ダミー基板の第1のPt膜21上に、例えばスパッタ法により、例えば膜厚約25nmのPtOx膜22を形成する。例えば、基板温度を350℃、パワーを1kW、Arガス流量を36sccm、酸素ガス流量を144sccmとし、かつ圧力を6.2Paに調整して、22秒間成膜する。このとき、PtOx膜22の組成比xは、例えば0より大きく、2以下の範囲となる。5枚のダミー基板に順次上記のように成膜した後に20枚の正式な基板に順次同じように成膜する。成膜終了ごとに、基板をPtチャンバ104から搬出し、ロードロックチャンバ102bに、或いは装置外部の基板収納カセットに待機させておく。
【0065】
なお、PtOx膜22を形成する際の基板温度が200℃より低い場合、或いは、400℃以上の場合、残留電荷量の低下が見られる。また、PtOx膜22を形成する際の基板温度が200℃より低い場合、或いは、400℃以上の場合、リーク電流が増大する。また、400℃以上の基板温度では、PtOx膜22の成膜中に酸素が解離してPt膜が成膜されてしまう。したがって、PtOx膜22を形成する際の基板温度は、200℃以上400℃未満に設定することが望ましい。また、残留電荷量は、その温度範囲内で成膜温度が高いほどに大きな値となる。したがって、PtOx膜22を形成する際の基板温度は、上記温度範囲でより高い温度、例えば350℃程度の温度に設定することが望ましい。
【0066】
また、上記成膜条件では、PtOx膜22の膜厚を約25nmとしているが、15nm以上の膜厚を適宜選択することができる。膜厚が15nmよりも薄いとPtOx膜22の密着性が十分ではなく、厚すぎるとその後の加工性が劣化する。したがって、PtOx膜22の膜厚は、15nm以上の膜厚で、適用する装置構造やプロセスに応じて適宜選択することが望ましい。
【0067】
また、上記成膜条件では、PtOx膜22を形成する際のガス流量比をAr:O2 =1:4としているが、ガス流量比をAr:O2 =7:2〜1:9(酸素濃度40〜90%)の範囲で変化しても、形成される容量素子の残留電荷量はほとんど変化しない。つまり、PtOx膜22を成膜する際のガス流量比は残留電荷量に影響を及ぼさないと考えられる。このことから、PtOx膜22を形成する際のガス流量比はいくつでもよく、望ましくは酸素濃度40〜80%である。
【0068】
次いで、P5の工程において、第2のロードロックチャンバ102bからダミー基板を搬出し、トランスファチャンバ101を経由してPtチャンバ104に搬入する。Ptチャンバ104内で、PtOx膜22上に、例えばスパッタ法により、例えば膜厚約50nmの第2のPt膜24を形成する。例えば、基板温度を100℃、パワーを1kW、Arガス流量を100sccmとし、圧力を0.4Paに調整して、32秒間成膜する。5枚のダミー基板に順次上記のように成膜した後に引き続き20枚の正式な基板に順次同じように成膜する。このとき、Ptチャンバ104には前工程のPtOx膜の成膜の際に用いた酸素が残留し、そのため成膜したPt膜に酸素が混入する虞があるが、最初にダミー基板に成膜しているため、ダミー基板への成膜によって残留酸素は消費されて混入の虞が無いくらい希薄になっている。従って、正式な基板には酸素混入の無いPt膜を形成することができる。
【0069】
成膜が終了した基板は、成膜終了ごとに、Ptチャンバ104から搬出し、ロードロックチャンバ102bに、或いは装置外部の基板収納カセットに待機させておく。
【0070】
なお、第2のPt膜24を形成する際の基板温度は、400℃未満に設定する。400℃上の温度で成膜すると、下地のPtOx膜22から酸素が解離してしまい、Ir拡散防止作用が劣化してしまうからである。
【0071】
次いで、P6の工程において、Arガス雰囲気中、600〜750℃で、60秒間の急速加熱処理を行い、第2のPt膜24を結晶化する。この熱処理により、第2のPt膜24が所定の配向方向を有するため、後に形成するPZT膜の配向方向を制御することが可能となる。
【0072】
次いで、図4(c)に示す構造を形成するまでの工程(図1に示すP7乃至P9の工程)を説明する。
【0073】
P7の工程において、第2のPt膜24上に、スパッタ法により、例えば膜厚100nmのPZT(Pb(Zrx, Ti1-x)O3)膜からなる誘電体膜32を形成する。誘電体膜32の形成方法は、そのほかに、MOD(Metal Organic Deposition)法、MOCVD(有機金属CVD)法、ゾル・ゲル法などがある。また、誘電体膜32の材料としては、PZTの他に、PLZT、PLCSZTの様な他のPZT系材料や、SBT (SrBi2Ta2O9)、SrBi2(Ta, Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。また、高誘電体容量素子を形成しようとする場合には、強誘電体膜の代わりに、BazSr1-xTiO3、SrTiO3、PLZTなどの高誘電体膜が形成される。
【0074】
次いで、P8の工程において、酸素雰囲気中で、750℃の急速加熱処理を行い、PZT膜32を結晶化する。このとき、PZT膜32は下地の第2のPt膜24の配向方向を反映して、(111)配向する。また、PZT膜32とIrOx膜20との間にはIr拡散バリア層として機能するPtOx膜22が形成されているので、このような高温熱処理を行ってもIrがPZT膜32中に拡散することはない。
【0075】
次いで、P9の工程において、PZT膜32上に、例えばスパッタ法により、例えば膜厚100nmのIrOx膜(上部電極用導電層)34を形成する。例えば、基板温度を13℃、パワーを1kW、Arガス流量を100sccmとして、54秒間成膜する。
【0076】
次いで、図5に示す構造を形成するまでの工程(図1に示すP10、11の工程)を説明する。
【0077】
P10の工程において、フォトリソグラフィー及びドライエッチングにより、IrOx膜34、PZT膜32、第2のPt膜24、PtOx膜22、第1のPt膜21、IrOx膜20、Ir膜18を同一形状にパターニングして、第2のPt膜24/PtOx膜22/第1のPt膜21/IrOx膜20/Ir膜18からなる下部電極30aと、下部電極30a上に形成されPZT膜よりなるキャパシタ誘電体膜32aと、キャパシタ誘電体膜32a上に形成されIrOx膜よりなる上部電極34aを形成する。
【0078】
こうして、第2のPt膜24/PtOx膜22/第1のPt膜21/IrOx膜20/Ir膜18からなる下部電極30aを有する図5の容量素子を形成することができる。なお、IrOx膜20を省いた場合、第2のPt膜24/PtOx膜22/第1のPt膜21/Ir膜18からなる下部電極30bを有する図6の容量素子を形成することができる。
【0079】
次いで、P11の工程において、必要により、誘電体膜の結晶性を回復させるため、パターニング後のアニールを行う。
【0080】
次に、第2ロットに関し、第1ロットと同様にして容量素子を作成する。第2ロットでは、第1ロットのIrOx膜20の成膜の終了後、第1ロットが第2のロードロックチャンバ102bなどに待機している間に、第1のロードロックチャンバ102aに搬入し、成膜を開始してもよい。この場合、第1ロットのIrOx膜20の成膜の終了後、第1ロットが第2のロードロックチャンバ102bなどに待機している間に、第2ロットのIr膜18を成膜する。また、第1ロットの成膜がすべて完了した後に、第1のロードロックチャンバ102aに搬入し、成膜を開始してもよい。
【0081】
上記の説明で、Ptチャンバ104における第2ロットのPt-インタフェース層21の成膜に際して、同じPtチャンバ104でその直前に、第1ロットに対してキャパシタ誘電体膜下地の第2のPt膜24の成膜が行われた場合、残留酸素に関してはあまり問題にはならないが、例えば、Ptチャンバ104で直前に、第1ロットに対してPtOx膜22の成膜が行われている場合、ダミー基板により残留酸素を除去することで、酸素混入のない完全なメタルプラチナ膜よりなるPt-インタフェース層を形成することができる。
【0082】
このように、本実施形態によれば、Ptチャンバ104内に、前のロットの酸化プラチナ膜を成膜したときの酸素が残留していたとしても、当該ロットの基板上にPt-インタフェース層を成膜する前にダミー基板上へ同じ膜を成膜することによって、Ptチャンバ104内の残留酸素が消費されてPtチャンバ104内から除去される。従って、当該ロットの基板にPt-インタフェース層を成膜するときには、酸素混入のない完全なメタルプラチナ膜からなるPt-インタフェース層を成膜することができる。
【0083】
以上により、酸素混入のないPt-インタフェース層により配向強化機能が発揮されるため、キャパシタ強誘電体膜下地の第2のPt膜の(111)配向強度を高めることができる。これにより、下部電極30a上のキャパシタ誘電体膜32の(111)配向強度を高めてその強誘電性を高めることができる。
【0084】
また、PtOx膜22の成膜後にキャパシタ誘電体膜32下地の第2のPt膜24を成膜する際にもダミー基板による残留酸素の除去方法を適用している。これによって、正式な基板上に第2のPt膜24を成膜するときには、酸素混入のない完全なメタルプラチナ膜24を成膜することができる。これにより、キャパシタ誘電体膜32a下地の第2のPt膜24の(111)配向強度をさらに高めることができるので、キャパシタ誘電体膜32aの強誘電性をさらに高めることができる。
【0085】
これによって、IrOx膜20を含む酸素拡散バリア層を有する下部電極32aを用いた場合、IrOxの酸化度を減らさなくても、即ちメタリック化しなくても、キャパシタ誘電体膜32aの強誘電性を十分に高められるため、下部電極30aの積層構造の膜剥がれを防止することができる。
【0086】
(図3の製造装置を用いた容量素子の製造方法の説明)
次に、本発明の実施形態に係る、図3の製造装置を用いた容量素子の製造方法について説明する。容量素子を構成する要素のうち、下部電極の層構造、及びその層構造の成膜条件は上記と同じとし、下部電極以外の構成要素の製造方法は上記製造方法と同じとする。
【0087】
図3の製造装置を用いる製造方法では、第1のPt膜(Pt-インタフェース層)21と、PtOx膜(Ir拡散バリア層)22と、キャパシタ誘電体膜下地の第2のPt膜(配向制御層)24とを異なるチャンバ内で成膜することを特徴としている。この場合にはPt-インタフェース層、及びキャパシタ強誘電体膜下地の配向制御層への酸素混入の虞がないので、正式の基板だけで一ロットを構成することが可能である。しかし、チャンバ内の残留酸素をより完全に除去したい場合は、正式の基板の他にダミー基板を用いて一ロットを構成してもよい。以下では、正式の基板だけで一ロットを構成した場合を説明する。
【0088】
まず、P1の工程において、上記と同様にして、図4(a)の構造の基板を形成する。
【0089】
次いで、P2の工程において、第1のロードロックチャンバ112a内を大気圧にし、図4(a)の構造の基板を第1のロードロックチャンバ112aに搬入する。次いで、第1のロードロックチャンバ112a内を減圧し、所定の圧力に達したら、開閉バルブを開けて基板を第1のロードロックチャンバ112aから搬出し、トランスファチャンバ111内に搬入する。次いで、開閉バルブを開けて基板をトランスファチャンバ111から搬出し、第1のIrチャンバ113内に搬入する。第1のIrチャンバ113内で、層間絶縁膜12とプラグ16の上の全面に、Ir膜(酸素拡散バリア層)18を形成する。図6の構造の場合、Ir膜18を形成後、P3の工程に移る。
【0090】
次いで、トランスファチャンバ111を通して基板を第1のIrチャンバ113から第2のIrチャンバ114に移動させる。このとき、図4(a)の構造の新たな基板を装置1の第1のIrチャンバ113内に搬入させて、上記と同じようにして成膜工程を行う。第2のIrチャンバ114内に搬入した基板は、Ir膜18上に、例えばスパッタ法により、IrOx膜(酸素拡散バリア層)20を形成する。但し、Ir膜の成膜まで既に終了している前のロットがある場合、Ir膜の成膜には相当の時間を要するため、新たなロットでIr膜の成膜中に、既にIr膜の成膜まで終了しているロットの基板を第2のロードロックチャンバ112bから搬入してIrOx膜以降の成膜を行うようにするとよい。この場合、Ir膜の成膜後の新たなロットの基板は第1のロードロックチャンバ112aから搬出する。このようにすることで、処理効率を高めることができる。
【0091】
次いで、P3の工程において、基板を第2のIrチャンバ114から搬出し、トランスファチャンバ111を経由して第1のPtチャンバ115内に搬入する。第1のPtチャンバ115内で、IrOx膜20上に例えばスパッタ法により、第1のPt膜(Pt-インターフェース層,インターフェース導電膜)21を形成する。なお、図6に示す容量素子を作成する場合、Ir膜18上に第1のPt膜21を成膜する。
【0092】
次いで、基板を第1のPtチャンバ115から搬出し、トランスファチャンバ111を経て第2のロードロックチャンバ112b内に搬入する。続いて、第2のロードロックチャンバ112bを大気圧に戻して、第2のロードロックチャンバ112bから基板を装置外に搬出する。
【0093】
次に、P4の工程において、第1のPt膜21まで成膜した基板を装置2の第3のロードロックチャンバ122a内に搬入させる。さらに、第3のロードロックチャンバ122aから基板を搬出し、トランスファチャンバ121を通して第2のPtチャンバ123内に搬入する。第2のPtチャンバ123内で、第1のPt膜21上に、例えばスパッタ法により、PtOx膜(Ir拡散バリア層)22を形成する。
【0094】
次いで、P5の工程において、基板を第2のPtチャンバ123から搬出し、トランスファチャンバ121を経て、第3のPtチャンバ124内に搬入する。次いで、第3のPtチャンバ124内で、酸化プラチナ膜22上に、例えばスパッタ法により、第2のPt膜(配向制御層)24を形成する。
【0095】
以降、P6乃至P11の工程において、上記と同様にして、誘電体膜32と上部電極用導電層34を積層した後、パターニングして、図5に示す構造を有する容量素子を作成する。なお、IrOx膜20を省略した場合、図6に示す容量素子が作成される。
【0096】
以上のように、第1のPt膜21とPtOx膜22とを異なるチャンバで成膜する場合、同一のチャンバでは同一種類の膜しか成膜しないので、第1のPt膜21に酸素が混入する虞はない。従って、正式な基板上に酸素混入のない完全なPt-インタフェース層を成膜することができる。
【0097】
従って、酸素混入のないPt-インタフェース層21により配向強化機能が発揮されるため、キャパシタ強誘電体膜下地の配向制御層24の(111)配向強度を高めることができる。これにより、下部電極30a上のキャパシタ誘電体膜32aの(111)配向強度を高めてその強誘電性を高めることができる。
【0098】
また、PtOx膜22とキャパシタ誘電体膜32a下地の第2のPt膜24も異なるチャンバで成膜しているため、正式な基板上に第2のPt膜24を成膜するときには、酸素混入のない完全なメタルプラチナ膜を成膜することができる。これにより、キャパシタ誘電体膜32a下地の配向制御層24の(111)配向強度をさらに高めることができるので、キャパシタ強誘電体膜の強誘電性をさらに高めることができる。
【0099】
これによって、IrOx膜を含む酸素拡散バリア層を有する下部電極30aを用いた場合、IrOxの酸化度を減らさなくても、即ちメタリック化しなくても、キャパシタ誘電体膜32aの強誘電性を十分に高められるため、下部電極30aの積層構造の膜剥がれを防止することができる。
【0100】
(容量素子の特性調査)
次に、上記図2の製造装置、又は図3の製造装置を用いた容量素子の製造方法により作成された容量素子の特性について図7乃至図17を参照し、かつ標準試料や比較例と比較しながら説明する。本実施形態の調査用容量素子として図5に示す構造のものを用いる。
【0101】
本発明に係る容量素子は、上記した製造方法で作成した。即ち、第1のPt膜(Pt-インタフェース層)21の成膜とPtOx酸化プラチナ膜(Ir拡散バリア層)22の成膜と誘電体膜32下地の第2のPt膜(配向制御層)24の成膜とを同一のチャンバで行っている。調査のため、特に、第1のPt膜21の成膜前にPtOx膜22の成膜を行った。そして、PtOx膜22の成膜後かつ第1のPt膜21の成膜前に、及び誘電体膜32下地の第2のPt膜24の成膜前にダミー基板への成膜によりチャンバ内の残留酸素を除去した。又は、各成膜を異なるチャンバで行った。ともに、残留酸素ガスが第1のPt膜21の成膜、及び誘電体膜32下地の第2のPt膜24の成膜に影響を及ぼさないようにして成膜を行っている点で共通している。
【0102】
また、図7乃至図10において、キャパシタ誘電体膜32aとして膜厚200nmのPZT膜を用いた容量素子(「不連続」と表示)を用い、図11乃至図17において、キャパシタ誘電体膜32aとしてそれぞれ膜厚200nm、140nmのPZT膜を用いた容量素子(それぞれ「不連続」、「不連続PZT140nm」と表示)とを用いた。
【0103】
なお、図7乃至図17を通して、比較試料として以下の方法により下部電極を作成した容量素子(「連続」と表示)を用いた。即ち、下部電極のうち、第1のPt膜(Pt-インタフェース層)21の成膜とPtOx膜(Ir拡散バリア層)22の成膜とを同一のチャンバで、かつ第1のPt膜21の成膜前に酸素除去を行わないで連続して、一枚の基板毎に成膜した。かつ、第1のPt膜21とPtOx膜22とを一ロットを通して交互に成膜した。その後に、誘電体膜32下地の第2のPt膜24を一ロットを通して成膜した。この場合、2枚目以降の基板の第1のPt膜21はPtOx膜22の成膜の影響を直接受けることになる。調査用試料としては2枚目以降の基板に成膜したものを用いた。
【0104】
さらに、標準試料として、Pt膜/Ti膜の2層構造の下部電極を有する容量素子(図7乃至図10において、「Ver2」と表示)と、Pt膜/TiOx膜の2層構造の下部電極を有する容量素子(図11乃至図17において、「Pt/TiOx」と表示)とを用いた。
【0105】
図7乃至図17を通して、すべての試料の容量素子の平面形状を50μm×50μmとした。
【0106】
(i)キャパシタ誘電体膜下地の配向制御層24及びキャパシタ誘電体膜(PZT膜)32aの(111)配向積分強度
(111)配向積分強度は、ともに、X線回折法により測定した。図7はキャパシタ誘電体膜下地の配向制御層(下部電極の第2のPt膜)24の(111)配向積分強度を示すグラフであり、図8はキャパシタ誘電体膜(PZT膜)32aの(111)配向積分強度を示すグラフである。各図中、縦軸は線型目盛りで表した(111)配向積分強度(CPS)を示し、横軸は試料(ウエハなどの円形基板)の測定位置を示す。測定位置に関し、「CENTER」は試料の中央部を示し、「TOP」は同じく周辺部を示し、「TC」は「CENTER」と「TOP」の中間の位置を示す。
【0107】
キャパシタ誘電体膜下地の配向制御層(下部電極の第2のPt膜)24に関しては、図7に示すように、本発明の「不連続」の方が比較例の「連続」と比べて(111)配向強度が凡そ2.4倍ほど高くなっている。
【0108】
また、キャパシタ誘電体膜(PZT膜)32aに関しては、図8に示すように、本発明の「不連続」の方が比較例の「連続」と比べて(111)配向強度が凡そ1.5倍ほど高くなっている。
【0109】
この理由は、本発明の製造方法による、第1のPt膜21の成膜及び第2のPt膜24の成膜、そのうちでも特に第1のPt膜21の成膜において、残留酸素ガスの影響を受けなかったためだと推定される。これにより、Pt-インタフェース層(第1のPt膜)21の(111)配向強度が高められ、その結果、キャパシタ誘電体膜32a下地の配向制御層(第2のPt膜)24の(111)配向強度、ひいてはキャパシタ誘電体膜(PZT膜)32aの(111)配向強度が高められたものと推定される。
【0110】
(ii)分極反転電荷量(スイッチング電荷量)(Qsw)
分極反転電荷量(Qsw)に調査に関し、ソーヤタワー回路を用いて、印加電圧の変化に対する強誘電体キャパシタの分極変化を負荷キャパシタの電圧変化として測定した。印加電圧として三角波又は方形波を用いた。
【0111】
(a)図9は分極反転電荷量(Qsw)の調査結果を示すグラフである。縦軸は線型目盛りで表した、3V(方形波)でのQsw(μC/cm2)を示し、横軸は試料の種類を示す。
【0112】
図9によれば、本発明の「不連続」は比較例の「連続」と比べて、Qswが2乃至3μC/cm2程度高い。しかも、標準試料の「Ver2」と比べても同程度以上であった。
【0113】
(b)図11はキャパシタの分極反転電荷量(Qsw)と電圧の依存関係の調査結果を示すグラフである。図11の縦軸は線型目盛りで表したQsw(μC/cm2)を示し、横軸は線型目盛りで表した印加電圧(V)を示す。印加電圧として方形波を用い、1.2V乃至3Vの範囲で変化させた。
【0114】
図11によれば、本発明の「不連続」、「不連続PZT140nm」、標準試料の「Pt/TiOx」、及び比較例の「連続」に関し、ともに、分極反転電荷量(Qsw)は印加電圧が高くなるにつれて高くなる。このうち、比較例の「連続」は本発明の「不連続」、「不連続PZT140nm」、標準試料の「Pt/TiOx」と比べて、低電圧で低くなっている。また、本発明の「不連続」の分極反転電荷量(Qsw)、印加電圧の変化に対して標準試料の「Pt/TiOx」とほぼ同じ大きさで変化する。さらに、本発明の「不連続PZT140nm」の結果から分かるように、強誘電体膜が薄くなると、分極反転電荷量(Qsw)は印加電圧の変化に対して低電圧から(約2V以上で)飽和傾向にある。
【0115】
(c)図12、図13はそれぞれ分極反転電荷量(Qsw)の調査結果を示すグラフである。図12の縦軸は線型目盛りで表した、1.8VでのQsw(μC/cm2)を示し、横軸は試料の種類を示す。図13の縦軸は線型目盛りで表した、3VでのQsw(μC/cm2)を示し、横軸は試料の種類を示す。
【0116】
図12によれば、電圧1.8VでのQsw特性に関しては、本発明の「不連続」は、比較例(「連続」)と比較して凡そ7(μC/cm2)ほど高い。本発明の「不連続PZT140nm」の結果から分かるように、強誘電体膜の膜厚を薄くする方がQswが高くなり、本発明の「不連続」と比較して凡そ4(μC/cm2)ほど高い。なお、本発明の「不連続」は、標準試料の「Pt/TiOx」と比較しても高かった。一方で、図13によれば、電圧3VでのQsw特性に関して、本発明の「不連続」のみが比較例(「連続」)と比較して2乃至3(μC/cm2)ほど高く、また、標準試料の「Pt/TiOx」と比較しても高かった。しかし、「不連続PZT 140nm」の結果から分かるように、強誘電体膜の膜厚を薄くすると、Qswは低くなる傾向があり、「Pt/ TiOx」と同程度であり、比較例(「連続」)と比較して低かった。
【0117】
(iii)分極飽和電圧(V90)
分極飽和電圧(V90)は、分極反転電荷量(スイッチング電荷量)が飽和値の90%に達する電圧と定義する。分極飽和電圧(V90)を調べるために容量素子のヒステリシス特性をソーヤタワー回路を用いて測定した。
【0118】
図14は、分極飽和電圧(V90)の調査結果を示すグラフである。縦軸は線型目盛りで表したV90(V)を示し、横軸は試料の種類を示す。
【0119】
図14によれば、本発明の「不連続」は2.25V乃至2.5Vの範囲に分布したが、分布の中心は約2.3Vで、標準試料の「Ver2」の約2.4Vよりも低かった。なお、比較例(「連続」)では分布の中心が2.5V以上と本発明の場合と比べて約0.2V以上高くなっている。また、「不連続PZT140nm」の結果から分かるように、強誘電体膜の膜厚を薄くする方がV90は低くなる傾向があり、分布の中心が約2Vで、1.9V乃至2.1Vの範囲に分布した。
【0120】
以上の分極飽和電圧(V90)の調査結果によれば、本発明では低電圧動作が可能となる。
【0121】
(iv)疲労損失(ファティーグ)特性
疲労損失特性は、電圧加速で調査した。調査対象となる容量素子に±7Vの電圧を印加して分極反転させ、分極反転の動作サイクルを250nsとし、2.880×107サイクル後に測定した分極電荷の減量の割合である。測定電圧は3Vとした。
【0122】
(a)図10は疲労損失特性の調査結果を示すグラフである。縦軸は線型目盛りで表した疲労損失(%)を示し、横軸は試料の種類を示す。
【0123】
図10によれば、本発明の「不連続」は、比較例の「連続」(疲労損失約8%)と比べて疲労損失が抑えられ(約4%改善効果がある)、また標準試料の「Ver2」と比べても、比較例の「連続」に対してと同程度に疲労損失が抑制されていることがわかる。
【0124】
(b)図15は疲労損失特性の調査結果を示すグラフである。縦軸は線型目盛りで表した疲労損失(%)を示し、横軸は試料の種類を示す。
【0125】
図15によれば、本発明の「不連続」は、標準試料の「Pt/TiOx」とほぼ同程度であり、比較例の「連続」と比べて疲労損失を抑制できた(約8%改善効果がある)。しかし、「不連続PZT140nm」の結果から分かるように、強誘電体膜の膜厚を薄くすると疲労損失は大きくなる傾向があり、比較例(「連続」)と比べても疲労損失が大きかった。
【0126】
(v)インプリント特性
インプリント特性は、容量素子が電圧印加により一方向に分極された後に、時間の経過と共に分極電荷量が減少する分極保持特性である。容量素子の上部電極に例えば3Vを印加して正方向に分極させて150℃の温度下で一定時間放置した場合と、上部電極に例えば、−3Vを印加して負方向に分極させて150℃の温度下で一定時間放置した場合とのそれぞれについて分極値の保持量(減少量)を測定する。
【0127】
図16はインプリント特性の調査結果を示すグラフである。縦軸は電荷量の減少割合(Q3Rate)(%)を示し、横軸は試料の種類を示す。
【0128】
図16によれば、本発明の「不連続」は、比較例の「連続」に比較して、インプリント特性を凡そ0.5%改善できた。本発明の「不連続PZT140nm」の結果から分かるように、強誘電体膜の膜厚を薄くすると、インプリント特性は悪化する傾向があった。
【0129】
(vi)リーク電流
リーク電流は、下部電極と上部電極の間に直流電圧を印加して測定するが、その際、印加する直流電圧の極性を入れ換えて2方向(正方向、負方向)で測定した。
【0130】
図17(a)、(b)はそれぞれリーク電流密度分布の調査結果を示すグラフである。図17(a)、(b)ともに、縦軸は対数目盛りで表した、全測定数に対する累積発生個数の百分率を示し、横軸は図17(a)が+3V(正方向)でのリーク電流密度(A/cm2)を示し、図17(b)が−3V(負方向)でのリーク電流密度(A/cm2)を示す。
【0131】
図17(a)、(b)に示すように、本発明の「不連続」は、正方向、負方向ともに、標準試料の「Pt/TiOx」とほぼ同程度の低いリーク電流密度分布を示した。これに対して、「不連続PZT140nm」の結果から分かるように、強誘電体膜の膜厚を薄くすると、リーク電流密度は本発明の「不連続」に対して一桁、或いはそれ以下の程度ところに分布するが、比較例(「連続」)と比べて一桁程度低いところに分布した。
【0132】
以上のように、リーク電流に関して、第1のPt膜21或いは第2のPt膜24の成膜前にチャンバ内の残留酸素を除去する効果は非常に大きいといえる。
【0133】
以上の各種特性の調査結果から、本発明の製造方法により作成した容量素子は、Pt/Ti、又はPt/TiOxの2層構造の下部電極を有する、一般のプレーナ型キャパシタと比較しても遜色がなく、優れた特性を有するといえる。また、特に、図11及び図12に示すように、低電圧での分極反転電荷量(スイッチング電荷量)Qswを高めることができるため、次世代のFeRAMにも適用の可能性が高い。
【0134】
(第2の実施の形態)
本発明の第2実施形態である、上記容量素子の製造方法をFeRAMの製造方法に適用した例について図18乃至図21を参照して説明する。
【0135】
図18は本実施形態によるFeRAMの構造を示す概略断面図、図19乃至図21は本実施形態によるFeRAMの製造方法を示す工程断面図である。
【0136】
はじめに、図18を参照して本実施形態によるFeRAMの構造を説明する。
【0137】
そのFeRAMにおいては、シリコン基板40上に素子分離膜42が形成されている。素子分離膜42により画定された素子領域には、ゲート電極48とソース/ドレイン拡散層56とを有するメモリセルトランジスタが形成されている。メモリセルトランジスタが形成されたシリコン基板40上には、層間絶縁膜62が形成されている。層間絶縁膜62には、ソース/ドレイン拡散層56に電気的に接続されたプラグ66が埋め込まれている。
【0138】
プラグ66が埋め込まれた層間絶縁膜62上には、第2のPt膜/PtOx膜/第1のPt膜/IrOx膜/Ir膜構造(以下、Pt/PtOx /Pt/IrOx /Ir構造と称する。)の下部電極30aが形成されている。下部電極30a上には、PZTよりなるキャパシタ誘電体膜32aが形成されている。キャパシタ誘電体膜32a上には、Ptよりなる上部電極34aが形成されている。こうして、下部電極30a、キャパシタ誘電体膜32a、上部電極34aにより、強誘電体キャパシタが構成されている。なお、上部電極34aの材料としてIrOxを用いてもよい。
【0139】
強誘電体キャパシタが形成された層間絶縁膜62上には、強誘電体キャパシタ保護膜86と、層間絶縁膜88とが形成されている。層間絶縁膜88及び強誘電体キャパシタ保護膜86には、プラグ66に電気的に接続されたプラグ92が埋め込まれている。プラグ92が埋め込まれた層間絶縁膜88上には、プラグ92,66を介してソース/ドレイン拡散層56に電気的に接続された配線層96と、容量素子の上部電極34aに接続された配線層98とが形成されている。
【0140】
このように、本実施形態によるFeRAMは、強誘電体メモリのキャパシタ下部電極30aが、第1実施形態による図5に示す容量素子の下部電極構造と同様に、Pt/PtOx /Pt/IrOx /Ir構造となっていることに特徴がある。このようにして強誘電体メモリを構成することによりIrOx膜及びIr膜によってキャパシタ誘電体膜の成膜過程における酸素の拡散を防止するとともに、PtOx膜によって酸素バリア層からキャパシタ誘電体膜へのIrの拡散を防止することができる。したがって、スパッタリングによりキャパシタ誘電体膜を形成した場合であっても、Irの拡散を防止しつつキャパシタ誘電体膜の十分な結晶化を図ることができる。これにより、所望の電気特性を有する高性能の強誘電体メモリを製造することができる。
【0141】
次に、本実施形態によるFeRAMの製造方法について図19乃至図21を用いて説明する。
【0142】
まず、シリコン基板40上に、例えばシャロートレンチ法により、シリコン基板40中に埋め込まれた素子分離膜42を形成する。
【0143】
次いで、メモリセルの形成予定領域に、例えばボロンイオンをイオン注入し、Pウェル44形成する(図19(a))。
【0144】
次いで、例えば熱酸化法によりシリコン基板40の表面を酸化し、素子分離膜42により画定された素子領域上にシリコン酸化膜よりなるゲート絶縁膜46を形成する。
【0145】
次いで、ゲート絶縁膜46上に、例えばCVD法により、多結晶シリコン膜とシリコン窒化膜とを堆積する。
【0146】
次いで、シリコン窒化膜及び多結晶シリコン膜を同一形状にパターニングし、上面がシリコン窒化膜50により覆われた、多結晶シリコン膜よりなるゲート電極48を形成する。
【0147】
次いで、ゲート電極48をマスクとしてシリコン基板40にイオン注入を行い、ゲート電極48の両側のシリコン基板40に、不純物拡散領域52aを形成する(図19(b))。
【0148】
次いで、全面に例えばCVD法によりシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックし、ゲート電極48及びシリコン窒化膜50の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜54を形成する。
【0149】
次いで、ゲート電極48及びサイドウォール絶縁膜54をマスクとしてシリコン基板40にイオン注入を行い、ゲート電極48の両側のシリコン基板40に、不純物拡散領域52bを形成する。これにより、不純物拡散領域52a,52bよりなるソース/ドレイン拡散層56を形成する(図19(c))。
【0150】
こうして、ゲート電極48及びソース/ドレイン拡散層56を有するメモリセルトランジスタを形成する。
【0151】
次いで、メモリセルトランジスタが形成されたシリコン基板40上に、例えばCVD法により、膜厚20nmのシリコン窒化膜58と、膜厚700nmのシリコン酸化膜60とを堆積する。
【0152】
次いで、例えばCMP法により、シリコン酸化膜60の表面を平坦化し、シリコン窒化膜58及びシリコン酸化膜60よりなり、表面が平坦化された層間絶縁膜62を形成する。
【0153】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜62に、シリコン基板40に達するコンタクトホール64を形成する。
【0154】
次いで、全面に、例えばCVD法により、例えば膜厚20nmのTi膜と、膜厚10nmのTiN膜と、膜厚300nmのW膜とを堆積する。
【0155】
次いで、例えばCMP法により、層間絶縁膜62の表面が露出するまでW膜、TiN膜、Ti膜を平坦に研磨し、W/TiN /Ti構造よりなりコンタクトホール64に埋め込まれたプラグ66を形成する(図19(d))。
【0156】
次いで、第1実施形態による容量素子の製造方法における下部電極30aの形成方法と同様にして、例えばスパッタ法により、例えば膜厚200nmのIr膜18と、膜厚28nmのIrOx膜20と、膜厚15nmの第1のPt膜21と、膜厚25nmのPtOx膜22と、膜厚50nmの第2のPt膜24とを形成する。
【0157】
次いで、アルゴン雰囲気中で750℃の急速加熱処理を行い、第2のPt膜24を結晶化する。
【0158】
次いで、第2のPt膜24上に、スパッタ法により、例えば膜厚200nmのPZT膜32を形成する。例えば、基板温度を13℃、パワーを1kW、Arガス流量を24sccmとして、360秒間成膜する。
【0159】
次いで、酸素雰囲気中で、750℃の急速加熱処理を行い、PZT膜32を結晶化する。
【0160】
次いで、PZT膜32上に、例えばスパッタ法により、例えば膜厚200nmのPt膜34を形成する(図20(a))。例えば、基板温度を13℃、パワーを1kW、Arガス流量を100sccm、酸素ガス流量を100sccmとして、81秒間成膜する。
【0161】
次いで、フォトリソグラフィー及びドライエッチングにより、Pt膜34、PZT膜32、第2のPt膜24、PtOx膜22、第1のPt膜21、IrOx膜20、Ir膜18を同一形状にパターニングし、第2のPt膜24/PtOx膜22/第1のPt膜21/IrOx膜20/Ir膜18からなる下部電極30aと、下部電極30a上に形成されPZT膜よりなるキャパシタ誘電体膜32aと、キャパシタ誘電体膜32a上に形成された、IrOx膜又はPt膜よりなる上部電極34aを形成する(図20(b))。
【0162】
こうして、下部電極30a、キャパシタ誘電体膜32a、上部電極34aからなり、下部電極30aがプラグ66を介してソース/ドレイン拡散層56に電気的に接続された強誘電体キャパシタを形成する。
【0163】
次いで、全面に、例えばスパッタ法により、膜厚40nmのPZT膜を形成する。なお、このPZT膜は、強誘電体キャパシタ保護膜86として機能する(図20(c))。
【0164】
次いで、強誘電体キャパシタ保護膜86上に、例えばCVD法により、膜厚1100nmのシリコン酸化膜を形成する。
【0165】
次いで、例えばCMP法により、シリコン酸化膜の表面を研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜88を形成する(図21(a))。
【0166】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜88に、プラグ66に達するコンタクトホール90を形成する。
【0167】
次いで、全面に、例えばCVD法により、例えば膜厚20nmのTi膜と、膜厚10nmのTiN膜と、膜厚300nmのW膜とを堆積する。
【0168】
次いで、例えばCMP法により、層間絶縁膜88の表面が露出するまでW膜、TiN膜、Ti膜を平坦に研磨し、W/TiN/Ti構造よりなりコンタクトホール90に埋め込まれたプラグ92を形成する(図21(b))。
【0169】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜88に、容量素子の上部電極34aに達するコンタクトホール94を形成する。
【0170】
次いで、全面に、例えばスパッタ法により、例えば膜厚60nmのTi膜と、膜厚30nmのTiN膜と、膜厚400nmのAu-Cu 膜と、膜厚5nmのTi膜と、膜厚70nmのTiN膜とを順次堆積する。
【0171】
次いで、TiN/Ti/Au-Cu/Ti/TiN構造の導電体をパターニングし、プラグ66,92を介してソース/ドレイン拡散層56に電気的に接続された配線層96と、容量素子の上部電極34aに電気的に接続された配線層98とを形成する(図21(c))。
【0172】
こうして、2トランジスタ、2キャパシタを有する強誘電体メモリを製造することができる。
【0173】
このように、本実施形態によれば、FeRAMのキャパシタ下部電極30aのうち、Pt系導電膜を同一のチャンバ内で成膜する場合、当該基板上にPt-インタフェース層21を成膜する前にダミー基板上へ同じ膜を成膜することによって、チャンバ内の残留酸素を消費させてチャンバ内から除去している。或いは、各成膜を異なるチャンバで行う場合は、元々酸素混入の虞は無い。従って、当該基板にPt-インタフェース層21を成膜するときには、酸素混入のない完全なメタルプラチナからなるPt-インタフェース層21を成膜することができる。
【0174】
以上により、酸素混入のないPt-インタフェース層21により配向強化機能が発揮されるため、キャパシタ誘電体膜32a下地の配向制御層24の(111)配向強度を高めることができる。これにより、下部電極30a上のキャパシタ誘電体膜32aの(111)配向強度を高めてその強誘電性を高めることができる。
【0175】
さらに、これによって、IrOx膜20を含む酸素拡散バリア層を有する下部電極30aを用いた場合、IrOxの酸化度を減らさなくても、即ちメタリック化しなくても、キャパシタ誘電体膜32aの強誘電性を十分に高められるため、下部電極30aの積層構造の膜剥がれを防止することができる。
【0176】
また、PtOx膜22の成膜後にキャパシタ誘電体膜32下地の第2のPt膜24を成膜する際にもダミー基板への成膜により残留酸素を除去している。これによって、正式な基板上に第2のPt膜24を成膜するときには、ロット内の最初の正式な基板からその上に酸素混入のない完全なメタルプラチナ膜を成膜することができる。
【0177】
なお、上記実施形態では、強誘電体メモリのキャパシタとして図5に示す第1実施形態の容量素子を適用したが、図6に示す第1実施形態の変形例による容量素子を用いて強誘電体メモリを構成してもよい。図22は図6に示す第1実施形態の変形例による容量素子を備えた、第2実施形態の変形例によるFeRAMの構造を示す断面図である。容量素子Qの下部電極30bがPt/PtOx /Pt/Ir構造を有することを特徴としている。図22中、図6、図18と同じ符号で示すものは図6、図18と同じものを示す。その製造方法に関しては、容量素子Qの部分は図6により説明した製造方法と同じであり、また、その他の部分は図19乃至図21により説明した製造方法と同じである。
【0178】
(第3の実施の形態)
本発明は上記実施形態に限らず種々の変形が可能である。
【0179】
例えば、上記実施形態では、酸素拡散バリア層として、IrOx /Ir構造及びIrの単層構造を示したが、IrOx 膜単層でもよい。さらに、Ir/IrOx 構造や、IrOx 膜やIr膜以外の酸素バリア機能を有する導電膜を用いてもよい。また、酸素バリア機能を有する導電膜はプラグとキャパシタ誘電体膜との間に介在していればよく、下部電極の最下層には限られない。但し、キャパシタ誘電体膜の配向制御を考慮した場合、前述の通り、下部電極の最上層をプラチナ膜 により構成することが望ましい。
【0180】
また、上記実施形態では、Ir拡散バリア層22としてPtOx膜を用いたが、他の導電膜によって構成してもよい。Ptに類似する性質を有する元素として白金族元素があり、これには、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスミウム(Os)、イリジウム(Ir)がある。これらのうち、Ir以外の元素は、Ir拡散バリア層として適用可能であると考えられる。したがって、これら金属元素の導電性酸化物、すなわち、RuOx 、RhOx 、PdOx 、OsOx のいずれかを、PtOx膜の代わり使用できるものと考えられる。この場合、Ir拡散バリア層の金属材料と対応させて、インタフェース導電膜の材料として、Ru、Rh、Pd、Osを用いてもよい。
【0181】
同様に、Ir拡散バリア層22の上層に形成する第2のPt膜24の代わりに、Ru膜、Rh膜、Pd膜又はOs膜を用いてもよい。
【0182】
また、上記実施形態では、キャパシタ誘電体膜32aとしてPZT膜を用いた場合を示したが、他のキャパシタ誘電体膜を用いる場合においても、本発明を同様に適用することができる。例えば、キャパシタ誘電体膜32aとして、BST((Ba,Sr)TiO3 )膜、ST(SrTiOx )膜、Ta2O5 膜などの高誘電率膜や、Y1などの強誘電体膜を適用することができる。
【0183】
また、上記第2実施形態では、本発明による容量素子をFeRAM(強誘電体メモリ)に適用した場合を示したが、他の半導体装置に適用することもできる。例えば、本発明による容量素子を用いてDRAMを構成するようにしてもよいし、本発明による容量素子を単体で用いてもよい。
【0184】
また、上記実施形態では、酸化プラチナ膜をPtOx と、酸化イリジウム膜をIrOx と表しているが、これら金属酸化物の酸素の組成比xは適宜選択することができる。典型的な膜では、組成比xは、0<x≦2の範囲とすることができる。
【0185】
なお、容量素子の上部電極として、Ptの代わりにIrOxを形成してもよい。
【0186】
以上詳述したように、本発明による容量素子の製造方法の特徴をまとめると以下の通りとなる。
(付記1)絶縁膜の上に第1金属を含む第1導電膜を形成する工程と、チャンバ内で、残留酸素を除去した後に、前記第1金属と異なる第2金属よりなるインターフェース導電膜を前記第1導電膜上に形成する工程と、前記チャンバ内において、酸素を含む雰囲気中で、前記第2金属の金属酸化物よりなる第2導電膜を前記インターフェース導電膜上に形成する工程と、前記第1金属と異なる第3金属よりなる第3導電膜を前記第2導電膜上に形成する工程と、誘電体膜を前記第3導電膜上に形成する工程と、前記誘電体膜の上に第4導電膜を形成する工程と、前記第1導電膜、前記インターフェース導電膜、前記第2導電膜及び前記第3導電膜をパターニングして容量素子下部電極とする工程と、前記誘電体膜をパターニングして容量素子誘電体膜とする工程と、前記第4導電膜をパターニングして容量素子上部電極とする工程とを有することを特徴とする容量素子の製造方法。
(付記2)前記チャンバ内で、残留酸素を除去するために、ダミー基板上に前記インターフェース導電膜を成膜することを特徴とする付記1記載の容量素子の製造方法。
(付記3)前記第2金属は前記第3金属と同じ元素であることを特徴とする付記1又は2記載の容量素子の製造方法。
(付記4)前記第3導電膜を前記第2導電膜上に形成する工程は、前記チャンバ内で行い、かつ前記第3導電膜を形成する前に前記チャンバ内の残留酸素を除去する工程を含むことを特徴とする付記3記載の容量素子の製造方法。
(付記5)前記チャンバ内の残留酸素を除去する工程は、ダミー基板上に前記第3の導電膜を成膜する工程を含むことを特徴とする付記4記載の容量素子の製造方法。
(付記6)第1金属を含む第1導電膜を絶縁膜上に形成する工程と、第1のチャンバ内で、前記第1金属と異なる第2金属よりなるインターフェース導電膜を前記第1導電膜上に形成する工程と、前記第1のチャンバと異なる第2のチャンバ内において、酸素を含む雰囲気中で、前記第2金属の金属酸化物よりなる第2導電膜を前記インターフェース導電膜上に形成する工程と、前記第1金属と異なる第3金属よりなる第3導電膜を前記第2導電膜上に形成する工程と、誘電体膜を前記第3導電膜上に形成する工程と、前記誘電体膜の上に第4導電膜を形成する工程と、前記第1導電膜、前記インターフェース導電膜、前記第2導電膜及び前記第3導電膜をパターニングして容量素子下部電極とする工程と、前記誘電体膜をパターニングして容量素子誘電体膜とする工程と、前記第4導電膜をパターニングして容量素子上部電極とする工程とを有することを特徴とする容量素子の製造方法。
(付記7)前記第3導電膜を前記第2導電膜上に形成する工程は、前記第2のチャンバと異なる第3のチャンバで行うことを特徴とする付記6記載の容量素子の製造方法。
(付記8)前記第2金属は前記第3金属と同じ元素であることを特徴とする付記6又は7記載の容量素子の製造方法。
(付記9)前記第1金属はイリジウムであり、前記第2金属の金属酸化物はイリジウムと異なる白金族の金属酸化物であり、前記第3金属はイリジウムと異なる白金族の金属であることを特徴とする付記1乃至8の何れか一に記載の容量素子の製造方法。
(付記10)前記第1導電膜を形成する工程は、前記第1金属膜と前記第1金属の酸化膜を順に形成する工程を含んでいることを特徴とする付記1乃至9の何れか一に記載の容量素子の製造方法。
(付記11)前記絶縁膜の下の半導体基板と、前記絶縁膜を貫通する開口部と、該開口部に埋め込まれた埋込み導電膜とを有し、前記第1の導電膜は前記埋込み導電膜を介して前記半導体基板と接続することを特徴とする付記1乃至10の何れか一に記載の容量素子の製造方法。
(付記12)前記埋込み導電膜の材料はタングステンであることを特徴とする付記11記載の容量素子の製造方法。
(付記13)前記半導体基板の表層に不純物拡散領域が形成されており、前記埋込み導電膜は該不純物拡散領域と接触していることを特徴とする付記11又は12記載の容量素子の製造方法。
(付記14)前記不純物拡散領域は絶縁ゲート型電界効果トランジスタのソース/ドレイン領域であることを特徴とする付記13記載の容量素子の製造方法。
【0187】
【発明の効果】
以上述べたように本発明によれば、イリジウムを含む第1導電膜と、第1導電膜上に形成された、イリジウム以外の白金族の金属、例えばプラチナから構成されるインターフェース導電膜と、インターフェース導電膜上に形成された、イリジウムを除く白金族の金属酸化物よりなる第2導電膜と、第2導電膜上に形成された、イリジウムを除く白金族の金属よりなる第3導電膜とを有する下部電極と、下部電極上に形成されたキャパシタ誘電体膜と、キャパシタ誘電体膜上に形成された上部電極とにより容量素子を構成したので、第1導電膜によってキャパシタ誘電体膜の成膜過程における下方のプラグへの酸素の拡散を防止するとともに、第2導電膜によって第1導電膜からキャパシタ誘電体膜へのイリジウムの拡散を防止することができる。
【0188】
したがって、スパッタリングによりキャパシタ誘電体膜を形成した場合であっても、イリジウムの拡散を防止しつつキャパシタ誘電体膜の十分な結晶化を図ることができる。これにより、所望の電気特性を有する高性能の容量素子を製造することができる。
【0189】
さらに、第1導電膜と第2導電膜の間にイリジウム以外の白金族の金属、例えばプラチナから構成されるインターフェース導電膜を形成したので、構造上から、第3導電膜とその上の強誘電体膜の(111)配向強度を高めることができる。
【0190】
また、イリジウム以外の白金族の金属よりなるインターフェース導電膜と、イリジウム以外の白金族の金属の金属酸化物よりなる第2導電膜とを同一のチャンバで成膜する場合、インターフェース導電膜を成膜する前にチャンバ内から酸素を除去している。或いは、これらの膜をそれぞれ異なるチャンバで成膜している。これにより、製造上からも、酸素混入のないインタフェース導電膜を形成することができるため、下部電極とその上のキャパシタ強誘電体膜の(111)配向強度を高めることができる。
【0191】
このように、本発明によれば、容量素子の構造上及び製造上、下部電極とその上のキャパシタ強誘電体膜の(111)配向強度を高めることができるため、特に優れた誘電体特性を有する強誘電体キャパシタを得ることができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による容量素子の製造方法を示すフローチャートである。
【図2】本発明の第1実施形態による容量素子の製造方法に用いられる製造装置を示す断面図である。
【図3】本発明の第1実施形態の変形例による容量素子の製造方法に用いられる製造装置を示す断面図である。
【図4】本発明の第1実施形態による容量素子の製造方法を示す工程断面図(その1)である。
【図5】本発明の第1実施形態による容量素子の製造方法を示す工程断面図(その2)である。
【図6】本発明の第1実施形態の変形例による容量素子の構造を示す断面図である。
【図7】本発明の第1実施形態による容量素子における下部電極の第2のプラチナ膜の(111)配向積分強度を示すグラフである。
【図8】本発明の第1実施形態による容量素子におけるキャパシタ誘電体膜の(111)配向積分強度を示すグラフである。
【図9】本発明の第1実施形態による容量素子における分極反転電荷量(Qsw)を示すグラフである。
【図10】本発明の第1実施形態による容量素子における疲労損失を示すグラフである。
【図11】本発明の第1実施形態による容量素子における分極反転電荷量(Qsw)の印加電圧依存性を示すグラフである。
【図12】本発明の第1実施形態による容量素子における分極反転電荷量(Qsw)を示すグラフである。
【図13】本発明の第1実施形態による容量素子における分極反転電荷量(Qsw)を示すグラフである。
【図14】本発明の第1実施形態による容量素子における分極飽和減圧(V90)を示すグラフである。
【図15】本発明の第1実施形態による容量素子における疲労損失を示すグラフである。
【図16】本発明の第1実施形態による容量素子におけるインプリント特性を示すグラフである。
【図17】(a)、(b)は、本発明の第1実施形態による容量素子におけるリーク電流密度分布を示すグラフである。
【図18】本発明の第2実施形態による半導体装置の構造を示す概略断面図である。
【図19】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図20】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図21】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図22】本発明の第2実施形態の変形例による半導体装置の構造を示す概略断面図である。
【符号の説明】
10,40…シリコン基板(半導体基板)、12,62,88…層間絶縁膜、14,64,90,94…コンタクトホール(開口部)、16,66,92…プラグ(埋込み導電膜)、18…イリジウム膜(第1導電膜,酸素拡散バリア層)、20…酸化イリジウム膜(第1導電膜,酸素拡散バリア層)、21…第1のプラチナ膜(インタフェース導電膜,Pt-インターフェース層)、22…酸化プラチナ膜(第2導電膜,Ir拡散バリア層)、24…第2のプラチナ膜(第3導電膜,配向制御層)、30a,30b…下部電極、32…PZT膜(誘電体膜)、32a…キャパシタ誘電体膜、34…上部電極用導電層(第4導電膜)、34a…上部電極、42…素子分離膜、44…Pウェル、46…ゲート絶縁膜、48,48a,48b…ゲート電極、50,58…シリコン窒化膜、52a,52b…不純物拡散領域、54…サイドウォール絶縁膜、56…ソース/ドレイン拡散層、60…シリコン酸化膜、86…強誘電体キャパシタ保護膜、96,98…配線層、101,111,121…トランスファチャンバ、102a,112a…第1のロードロックチャンバ、102b,112b…第2のロードロックチャンバ、122a…第3のロードロックチャンバ、122b…第4のロードロックチャンバ、103…Irファチャンバ、113…第1のIrファチャンバ、114…第2のIrファチャンバ、104…Ptファチャンバ、115…第1のPtファチャンバ、123…第2のPtファチャンバ、124…第3のPtファチャンバ。
Claims (4)
- 絶縁膜の上にIr単層構造又はIrとIrO x の2層構造のいずれかよりなる第1金属を含む第1導電膜をスパッタリングにより形成する工程と、
チャンバ内で、ダミー基板上に前記第1金属と異なるPtである第2金属よりなる膜を成膜し、該チャンバ内から残留酸素を除去する工程と、
前記残留酸素を除去した後に、前記チャンバ内で、後に形成する第3導電膜の配向強度を高める(111)配向を有する前記第2金属よりなるインターフェース導電膜を前記第1導電膜上にスパッタリングにより形成する工程と、
前記チャンバ内において、酸素を含む雰囲気中で、前記第1金属の拡散バリア層である、前記第2金属の金属酸化物よりなる第2導電膜を前記インターフェース導電膜上にスパッタリングにより形成する工程と、
配向制御層である、前記第1金属と異なるPtである第3金属よりなる前記第3導電膜を前記第2導電膜上にスパッタリングにより形成する工程と、
加熱処理を行い、前記第3導電膜を結晶化する工程と、
前記第3導電膜上に強誘電体材料よりなる誘電体膜を形成する工程と、
加熱処理を行い、前記誘電体膜を結晶化する工程と、
前記誘電体膜の上に第4導電膜を形成する工程と、
前記第1導電膜、前記インターフェース導電膜、前記第2導電膜及び前記第3導電膜をパターニングして容量素子下部電極とする工程と、
前記誘電体膜をパターニングして容量素子誘電体膜とする工程と、
前記第4導電膜をパターニングして容量素子上部電極とする工程とを有することを特徴とする容量素子の製造方法。 - 前記第3導電膜を第2導電膜上に形成する工程は、前記チャンバ内で行い、かつ前記第3導電膜を形成する前に、ダミー基板上に前記第3導電膜を成膜し、該チャンバ内から残留酸素を除去する工程を含むことを特徴とする請求項1記載の容量素子の製造方法。
- 前記第1導電膜を形成する工程は、前記第1金属よりなる膜或いは前記第1金属の酸化膜のいずれかを形成する工程、又は、前記第1金属よりなる膜と、前記第1金属の酸化膜を順に形成する工程を含んでいることを特徴とする請求項1又は2のいずれか1項に記載の容量素子の製造方法。
- 前記絶縁膜の下の半導体基板と、前記絶縁膜を貫通する開口部と、該開口部に埋め込まれた埋め込み導電膜とを有し、
前記第1導電膜は、前記埋め込み導電膜への酸素の拡散を抑制する拡散バリア層であり、前記埋め込み導電膜を介して前記半導体基板と接続することを特徴とする請求項1乃至3のいずれか1項に記載の容量素子の製造方法。
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