JP4941470B2 - 半導体集積装置及び半導体集積装置の消費電力平準化方法 - Google Patents
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Description
本発明の半導体集積装置は、第1のクロック信号に同期したタイミングで動作する第1の演算回路群と、前記第1のクロック信号と所定の位相差を有する第2のクロック信号に同期したタイミングで動作する第2の演算回路群と、前記第2の演算回路群の出力データを前記第1のクロック信号に同期したデータに変換して前記第1の演算回路群に出力するタイミング変換回路とを備える。
上記の発明において、前記第1のクロック信号に同期して動作する前記第1の演算回路群と、前記第1の演算回路群の入出力データが送出される第1のデータネットワークを第1の領域に配置し、前記第2のクロック信号に同期して動作する前記第2の演算回路群と前記第2のデータネットワークとを第2の領域に配置し、前記タイミング変換回路を前記第1の領域と前記第2の領域の間に配置した。
次に、図2は、半導体集積回路10の演算ブロック11及び12の具体的構成を示す図である。なお、図2には、説明を簡単にするために、2個の演算ブロック11,12のみを示してある。
出力バッファ26の入力側のフリップフロップ26aは、演算コア25の出力データを逆相クロック信号CLK2の立ち上がりのタイミングでラッチし、出力側のフリップフロップ26cは、RAMコア26bから出力されるデータを、同相クロック信号CLK1の立ち上がりのタイミングでラッチする。
次に、図3の(2)に示すタイミングで、演算ブロック11のフリップフロップ21aが、同相クロック信号CLK1の立ち上がりに同期してデータD1、D2、D3、DE4・・・をラッチしてRAMコア21bに出力する。
n位相クロック生成部42は、入力データと同期するクロックCLK1と、そのクロック信号と同じ周期で所定の位相差を有するクロック信号CLK2、CLK3・・・CLKnを生成する。
第2の実施の形態では、n個の演算ブロックにそれぞれ位相の異なるn個のクロック信号CLK1〜CLKnが供給されている。
この第3の実施の形態は、逆相クロック信号CLK2で動作する演算ブロックの出力データを同相クロック信号CLK1に同期したデータに変換する、あるいは同相クロック信号CLK1で動作する演算ブロックの出力データを逆相クロック信号CLK2に同期したデータに変換する回路(この回路をクロック乗り換えチャネルと呼ぶ)を演算ブロックの外部に設け、複数の演算ブロックが共通してクロック乗り換えチャネルを使用できるようにしたものである。第3の実施の形態は、演算ブロックに供給するクロック信号の位相が2種類の場合の例である。
スイッチSW0は、データ入力ポートをオン、オフするスイッチである。データネットワーク73は、複数のスイッチSW1〜SWnからなり、入力データまたは演算結果のデータを各演算ブロック51〜5nに出力する。
制御部78は、LSI外部から与えられるリセット信号に基づいて回路全体をリセットする信号を出力する(図8,S11)。このとき同時に制御部78は、入力データポートに接続されるスイッチSW0をリセットする信号も出力する。
次に、入力データポートを開閉するスイッチSW0をオンにするイネーブル信号を出力し、入力データポートにデータを入力させる(S15)。
以下、図9と図10を参照して、同相クロック動作領域71の演算ブロック51、52の出力データを、逆相クロック信号CLK2に同期したデータに変換して演算ブロック61、62に出力し、さらに、演算ブロック61、62の出力データを同相乗り換え回路77で同相クロック信号CLK1に同期したデータに変換して半導体集積回路の外部に出力する場合の回路動作を説明する。
クロック乗り換えチャネル74は、例えば、2個のFIFO形式のRAM81、82を有している。RAM81、82は、演算ブロック51、52の出力データを同相クロック信号CLK1の立ち上がりのタイミングでラッチし、ラッチしたデータをRAMコア81b、82bに格納する。さらに、RAM81b、82bから読み出したデータを逆相クロック信号CLK2の立ち上がりのタイミングでラッチし、ラッチしたデータをデータネットワーク75を介して演算ブロック61、62に出力する。
クロック乗り換えチャネル74から出力されるデータは、演算ブロック61、62において、逆相クロック信号CLK2の立ち上がりのタイミングでフリップフロップ61a、62aにそれぞれラッチされる。そして、組み合わせ回路61b、62bにおいて所定の演算が実行され、逆相クロック信号CLK2の立ち上がりのタイミングにフリップフロップ61c、62cにラッチされて同相乗り換え回路77に出力される(図10の(3)のタイミング)。
同相乗り換え回路77は、FIFO形式の2個のRAM111,112で構成されいる。RAM111は、逆相クロック信号CLK2で動作する入力側のフリップフロップ111aと、RAMコア111bと、同相クロック信号CLK1で動作する出力側のフリップフロップ111cからなる。RAM112も同様に入力側のフリップフロップ112aと、RAMコア112bと、出力側のフリップフロップ112cからなる。
上述した第3の実施の形態によれば、同相クロック動作領域71の演算ブロック51〜5nと逆相クロック動作領域72の演算ブロック61〜6nを逆位相のクロック信号で動作させることで、演算ブロックの消費電力の最大値を従来の1/2に減らすことができる。これにより、電源回路の最大電流容量を小さくできるので電源と接地との間に設けるキャパシタの容量も小さくできる。これにより半導体集積回路10上に形成するキャパシタのデバイス面積を小さくできる。さらに、最大電流容量が小さくなるので電源線のパターン幅も狭くできる。
図9の半導体集積回路90は、同相クロック動作領域71に配置された演算ブロック51,52・・・5nと、データネットワーク73と、クロック乗り換えチャネル91と、2/3位相クロック動作領域92に配置された演算ブロック61,62・・・6nと、データネットワーク94と、クロック乗り換えチャネル95と、4π/3位相クロック動作領域93に配置された演算ブロック101、102と、同相乗り換え回路97、n位相クロック生成部98とを有する。
この第4の実施の形態は、同相クロック信号CLK1に同期して動作する演算ブロック51〜5nと、同相クロック信号CLK1に対して2π/3の位相差を有するクロック信号CLK2に同期して動作する演算ブロック61〜6nと、同相クロック信号CLK1に対して4π/3の位相差を有するクロック信号CLK3に同期して動作する演算ブロック101,102の3つの演算ブロック群に分けたものである。
(1)演算ブロックの入力バッファ24及び出力バッファ26は、フリップフロップとRAMとからなる回路に限らず、同相クロック信号CLK1に同期したデータのラッチタイミングを変更できる回路であればどのようなものでも良い。
(2)クロック乗り換えチャネル74は、逆相クロック動作領域72の演算ブロックの出力データを同相クロック信号CLK1に同期したデータに変換する回路または同相クロック動作領域71の演算ブロックの出力データを逆相クロック信号CLK2に同期したデータに変換する回路の一方のみを有するようにしても良いし、両方を有するようにしても良い。
(3)本発明は相補型MOSトランジスタに限らず、バイポーラトランジスタ等にも適用できる。
Claims (10)
- 第1のラッチ回路と、前記第1のラッチ回路から出力されるデータを受け取る第1の組み合わせ回路と、前記第1の組み合わせ回路から出力されるデータをラッチする第2のラッチ回路とを含み、第1のクロック信号に同期したタイミングで動作する第1の演算回路群と、
第3のラッチ回路と、前記第3のラッチ回路から出力されるデータを受け取る第2の組み合わせ回路と、前記第2の組み合わせ回路から出力されるデータをラッチする第4のラッチ回路とを含み、前記第1のクロック信号と所定の位相差を有する第2のクロック信号に同期したタイミングで動作する第2の演算回路群と、
前記第2の演算回路群の前記第4のラッチ回路を経由した出力データを前記第1のクロック信号に同期したデータに変換して前記第1の演算回路群に出力するタイミング変換回路とを備える半導体集積装置。 - 前記タイミング変換回路は、前記第1の演算回路群の出力データを前記第2のクロック信号に同期したデータに変換して前記第2の演算回路群に出力する請求項1記載の半導体集積装置。
- 前記タイミング変換回路は、前記第2のクロック信号に同期したタイミングでデータをラッチする入力側のラッチ回路と、ラッチされたデータを記憶する記憶部と、前記記憶部に記憶されたデータを前記第1のクロック信号に同期したタイミングでラッチする出力側のラッチ回路とを有する請求項1又は2記載の半導体集積装置。
- 前記第1及び第2のクロック信号と所定の位相差を有する第3のクロック信号に同期したタイミングで動作する第3の演算回路群を有し、
前記タイミング変換回路は、前記第1の演算回路群の出力データを前記第2のクロック信号に同期したデータに変換して前記第2の演算回路群に出力する第1のタイミング変換回路と、前記第2の演算回路群の出力データを前記第3のクロック信号に同期したデータに変換して前記第3の演算回路群に出力する第2のタイミング変換回路とを有する請求項1、2、又は3記載の半導体集積装置。 - 前記タイミング変換回路は、前記第1の演算回路群の複数の演算回路の出力データを、前記第1のクロック信号に同期したタイミングでラッチする入力側の複数の第5のラッチ回路と、ラッチされたデータを記憶する複数の第1の記憶部と、前記複数の第1の記憶部に記憶されたデータを前記第2のクロック信号に同期したタイミングでラッチする出力側の複数の第6のラッチ回路と、前記第2の演算回路群の複数の演算回路の出力データを、前記第2のクロック信号に同期したタイミングでラッチする入力側の複数の第7のラッチ回路と、ラッチされたデータを記憶する複数の第2の記憶部と、前記複数の第2の記憶部に記憶されたデータを前記第1のクロック信号に同期したタイミングでラッチする出力側の複数の第8のラッチ回路とを有する請求項1、2、3、又は4記載の半導体集積装置。
- 第1のラッチ回路と、前記第1のラッチ回路から出力されるデータを受け取る第1の組み合わせ回路と、前記第1の組み合わせ回路から出力されるデータをラッチする第2のラッチ回路とを含む、第1の演算回路群を第1のクロック信号に同期したタイミングで動作させ、
第3のラッチ回路と、前記第3のラッチ回路から出力されるデータを受け取る第2の組み合わせ回路と、前記第2の組み合わせ回路から出力されるデータをラッチする第4のラッチ回路とを含む、第2の演算回路群を前記第1のクロック信号と所定の位相差を有する第2のクロック信号に同期したタイミングで動作させ、
前記第2の演算回路群の前記第4のラッチ回路を経由した出力データを前記第1のクロック信号に同期したデータに変換して前記第1の演算回路群に出力する半導体集積装置の消費電力平準化方法。 - 前記第1の演算回路群の出力データを前記第2のクロック信号に同期したデータに変換して前記第2の演算回路群に出力する請求項6記載の半導体集積装置の消費電力平準化方法。
- 前記第2のクロック信号に同期したタイミングで前記第1の演算回路群の出力データをラッチする入力側のラッチ回路と、ラッチされたデータを記憶する記憶部と、前記記憶部に記憶されたデータを前記第1のクロック信号に同期したタイミングでラッチする出力側のラッチ回路とを用いて第2のクロック信号に同期したデータを前記第1のクロック信号に同期したデータに変換する請求項6又は7記載の半導体集積装置の消費電力平準化方法。
- 前記第1の演算回路群の入出力データを第1のデータネットワークに送出し、
前記第2の演算回路群の入出力データを第2のデータネットワークに送出し、
前記第1のデータネットワーク上のデータを前記第2のクロック信号に同期したデータに変換して前記第2のデータネットワークに送出すると共に、前記第2のデータネットワーク上のデータを前記第1のクロック信号に同期したデータに変換して前記第1のデータネットワークに送出する請求項6、7、又は8記載の半導体集積装置の消費電力平準化方法。 - 第3の演算回路群を前記第1及び第2のクロック信号と所定の位相差を有する第3のクロック信号に同期したタイミングで動作させ、
前記第1の演算回路群から出力される前記第1のクロック信号に同期したデータを、前記第2のクロック信号に同期したデータに変換して前記第2の演算回路群に出力し、
前記第2のクロック信号に同期したデータを、前記第3のクロック信号に同期したデータに変換して前記第3の演算回路群に出力する請求項6、7、8、又は9記載の半導体集積装置の消費電力平準化方法。
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