JP2002141922A - ループ型バスシステム - Google Patents
ループ型バスシステムInfo
- Publication number
- JP2002141922A JP2002141922A JP2000334880A JP2000334880A JP2002141922A JP 2002141922 A JP2002141922 A JP 2002141922A JP 2000334880 A JP2000334880 A JP 2000334880A JP 2000334880 A JP2000334880 A JP 2000334880A JP 2002141922 A JP2002141922 A JP 2002141922A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- circuit
- clock
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Small-Scale Networks (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 複数の周辺モジュール間の超高速データ転送
を可能とするループ型バスシステムを提供する。 【解決手段】 各周辺モジュールにバス制御回路21乃
至28を備え、互に隣り合うバス制御回路同士をループ
状に相互接続させ、ループ型バスシステムのデータ転送
フレーム周期を定める基準クロック信号を生成するクロ
ック発生器60を一つ備え、且つ、各バス制御回路21
乃至28にあらかじめ定めた遅延量を与えるクロック遅
延回路41乃至48を備え、互に隣り合う該クロック遅
延回路同士を相互接続させるが、初段に位置するクロッ
ク遅延回路41には最終段のクロック遅延回路48では
なく、クロック発生器60と接続させることにより、前
記基準クロック信号に対し、それぞれあらかじめ定めた
遅延量の遅延クロック信号を生成させて、該遅延クロッ
ク信号を各バス制御回路21乃至28のデータ転送用動
作タイミングとして用いる。
を可能とするループ型バスシステムを提供する。 【解決手段】 各周辺モジュールにバス制御回路21乃
至28を備え、互に隣り合うバス制御回路同士をループ
状に相互接続させ、ループ型バスシステムのデータ転送
フレーム周期を定める基準クロック信号を生成するクロ
ック発生器60を一つ備え、且つ、各バス制御回路21
乃至28にあらかじめ定めた遅延量を与えるクロック遅
延回路41乃至48を備え、互に隣り合う該クロック遅
延回路同士を相互接続させるが、初段に位置するクロッ
ク遅延回路41には最終段のクロック遅延回路48では
なく、クロック発生器60と接続させることにより、前
記基準クロック信号に対し、それぞれあらかじめ定めた
遅延量の遅延クロック信号を生成させて、該遅延クロッ
ク信号を各バス制御回路21乃至28のデータ転送用動
作タイミングとして用いる。
Description
【0001】
【発明の属する技術分野】本発明は、コンピュータシス
テムにおけるバスシステムに関し、特に、コンピュータ
システムを構成する複数の各種周辺モジュール(プロセ
サ,メモリ,ハードディスク,コンパクトディスク,プ
リンタ,スキャナ,通信機器,バス間ブリッジなど)を
相互接続し、異なる位相のクロック信号を各周辺モジュ
ールに割り当てた多重位相クロック信号を用いることに
より、転送能力を向上させたループ型システムに関す
る。また、シングルチップマイクロコンピュータのごと
き論理LSIの内部バス、あるいは、組み込み機器にお
けるループ型バスシステムとしても応用することができ
る。
テムにおけるバスシステムに関し、特に、コンピュータ
システムを構成する複数の各種周辺モジュール(プロセ
サ,メモリ,ハードディスク,コンパクトディスク,プ
リンタ,スキャナ,通信機器,バス間ブリッジなど)を
相互接続し、異なる位相のクロック信号を各周辺モジュ
ールに割り当てた多重位相クロック信号を用いることに
より、転送能力を向上させたループ型システムに関す
る。また、シングルチップマイクロコンピュータのごと
き論理LSIの内部バス、あるいは、組み込み機器にお
けるループ型バスシステムとしても応用することができ
る。
【0002】
【従来の技術】近年のコンピュータシステムにおいて
は、GHzオーダーで動作するCPU,ラムバス(Ra
mbus)DRAMをはじめとする高速メモリ,ギガビ
ットイーサネット(登録商標)をはじめとする各種通信
インタフェース回路等、各種の周辺モジュール(あるい
は、機能モジュール)の高速化は目覚しく、これに伴
い、これらの周辺モジュールを相互接続するバスシステ
ムの高速化への要求は高まる一方である。バスシステム
の高速化の方法としては、単純にクロックをあげる方法
があるが、半導体素子の特性や消費電力、放熱等の問題
から限界がある。次に、バス自体を複数本用意してバス
システム全体の転送能力を上げる方法があるが、この場
合はバスシステムを構成する回路が複雑化し、大規模化
するとともに、高速化自体にも困難が伴う。
は、GHzオーダーで動作するCPU,ラムバス(Ra
mbus)DRAMをはじめとする高速メモリ,ギガビ
ットイーサネット(登録商標)をはじめとする各種通信
インタフェース回路等、各種の周辺モジュール(あるい
は、機能モジュール)の高速化は目覚しく、これに伴
い、これらの周辺モジュールを相互接続するバスシステ
ムの高速化への要求は高まる一方である。バスシステム
の高速化の方法としては、単純にクロックをあげる方法
があるが、半導体素子の特性や消費電力、放熱等の問題
から限界がある。次に、バス自体を複数本用意してバス
システム全体の転送能力を上げる方法があるが、この場
合はバスシステムを構成する回路が複雑化し、大規模化
するとともに、高速化自体にも困難が伴う。
【0003】また、別の高速化手法として、特開平3−
179952号公報「時分割多重ループ型バスシステ
ム」にて開示されているループ型バスシステムにおける
調停バス方式がある。本調停バス方式においては、バス
サイクルを有効に利用できるように、データ転送用のル
ープ型バスとは別に、データ転送に必要なタイムスロッ
トの調停を行なうループ型の調停バスを設けて、該調停
バスを用いて、バスシステムのタイムスロットの衝突制
御を行なわんとするものである。この場合、共通のタイ
ミング発生器により時間フレームを複数のタイムスロッ
トに区切り、ループ型調停バスを用いて、各タイムスロ
ットごとにデータ転送用ループ型バスに接続されている
特定のエージェントすなわち周辺モジュールからのデー
タ転送要求を受け付け、ループ型調停バスにて、要求さ
れたタイムスロットでデータ転送用ループ型バスが使用
可能の旨を判断した場合には、そのエージェントすなわ
ち周辺モジュールに対してデータ転送許可を行なうもの
である。ここで、データ転送用ループ型バスに接続され
た複数のエージェントすなわち周辺モジュールには、そ
れぞれ3ステートバッファによる双方向バッファを備え
ていて、該双方向バッファとデータ転送用バスとを接続
しており、データ転送用バス上、双方向へのデータ転送
が可能となっているが、同時には複数のデータを保持さ
せることはできないので、前記の調停バスにより、デー
タ転送用バスのタイムスロットの管理がされている。
179952号公報「時分割多重ループ型バスシステ
ム」にて開示されているループ型バスシステムにおける
調停バス方式がある。本調停バス方式においては、バス
サイクルを有効に利用できるように、データ転送用のル
ープ型バスとは別に、データ転送に必要なタイムスロッ
トの調停を行なうループ型の調停バスを設けて、該調停
バスを用いて、バスシステムのタイムスロットの衝突制
御を行なわんとするものである。この場合、共通のタイ
ミング発生器により時間フレームを複数のタイムスロッ
トに区切り、ループ型調停バスを用いて、各タイムスロ
ットごとにデータ転送用ループ型バスに接続されている
特定のエージェントすなわち周辺モジュールからのデー
タ転送要求を受け付け、ループ型調停バスにて、要求さ
れたタイムスロットでデータ転送用ループ型バスが使用
可能の旨を判断した場合には、そのエージェントすなわ
ち周辺モジュールに対してデータ転送許可を行なうもの
である。ここで、データ転送用ループ型バスに接続され
た複数のエージェントすなわち周辺モジュールには、そ
れぞれ3ステートバッファによる双方向バッファを備え
ていて、該双方向バッファとデータ転送用バスとを接続
しており、データ転送用バス上、双方向へのデータ転送
が可能となっているが、同時には複数のデータを保持さ
せることはできないので、前記の調停バスにより、デー
タ転送用バスのタイムスロットの管理がされている。
【0004】
【発明が解決しようとする課題】しかしながら、従来の
バスシステムにおいては、データ転送用バスと周辺モジ
ュールとの接続は、双方向の3ステートバッファ等を介
して行われており、高速化の要求が益々高まってきてい
る現状においては、データ転送用バスに3ステートバッ
ファ等を挿入することに伴うデータ信号の伝搬遅延時間
が無視できなくなってきている。また、共通のタイミン
グ発生器を用いて、データ転送用バスのタイムスロット
を発生させる場合においても、データ転送用バスの超高
速化に伴い、タイミング発生器の発生周波数を超高周波
数化・超高精度化とする必要があり、また、タイムスロ
ットの調停回路の動作時間も無視できなく、コストパフ
ォーマンス的に問題がある。
バスシステムにおいては、データ転送用バスと周辺モジ
ュールとの接続は、双方向の3ステートバッファ等を介
して行われており、高速化の要求が益々高まってきてい
る現状においては、データ転送用バスに3ステートバッ
ファ等を挿入することに伴うデータ信号の伝搬遅延時間
が無視できなくなってきている。また、共通のタイミン
グ発生器を用いて、データ転送用バスのタイムスロット
を発生させる場合においても、データ転送用バスの超高
速化に伴い、タイミング発生器の発生周波数を超高周波
数化・超高精度化とする必要があり、また、タイムスロ
ットの調停回路の動作時間も無視できなく、コストパフ
ォーマンス的に問題がある。
【0005】本発明は、かかる問題に鑑みてなされたも
のであり、データ転送用ループ型バスとして、単一の一
方向ループ型バスシステムを採用することにより、デー
タ転送バスと周辺モジュールとの接続に、遅延が少ない
簡単なゲート回路を用いることを可能とし、バス上の信
号伝搬遅延が少ない超高速データ転送を実現させんとす
るものである。さらには、タイミング発生器としてのク
ロック発振器の発振周波数をあげることなく、データ転
送用バスの時間フレームに相当する発振周波数で基準ク
ロック信号を生成させ、かかる基準クロック信号の位相
を所定の時間ずつ遅延させた遅延クロック信号をそれぞ
れの周辺モジュールのデータ転送用の動作タイミング信
号として用いることにより、超高速データ転送を実現せ
んとするものである。すなわち、同一周波数で位相の異
なるクロック(すなわち遅延クロック信号)を各周辺モ
ジュールのデータ転送用の動作タイミング信号として、
それぞれ利用することにより、動作クロックの周波数を
データ転送用バスの時間フレームに相当する周波数以上
に高速化すること無く、データ転送用バスとして、単一
の一方向ループ型バスを用いて、複数の周辺モジュール
が、同時に、超高速のデータ転送を1つのクロック周期
内で、ある程度行なうことを可能とするものである。更
に、回路規模や消費電力をほとんど増やさずに、大幅な
転送能力の向上を図ることを可能とするものである。ま
た、バスマスタ(バスの使用権を有する周辺モジュー
ル)となる複数の周辺モジュールの同時データ転送が、
発生した場合でも、該バスマスタ間でのデータ衝突防止
用の前記調停作業を不要にし、且つ、データ転送用のバ
スとのデータ転送制御を行なうバス制御回路の構成を単
純化することにより、周辺モジュール数の変更の際にも
バス制御回路の数を容易に変更可能なバスシステムを提
供することを目的としている。
のであり、データ転送用ループ型バスとして、単一の一
方向ループ型バスシステムを採用することにより、デー
タ転送バスと周辺モジュールとの接続に、遅延が少ない
簡単なゲート回路を用いることを可能とし、バス上の信
号伝搬遅延が少ない超高速データ転送を実現させんとす
るものである。さらには、タイミング発生器としてのク
ロック発振器の発振周波数をあげることなく、データ転
送用バスの時間フレームに相当する発振周波数で基準ク
ロック信号を生成させ、かかる基準クロック信号の位相
を所定の時間ずつ遅延させた遅延クロック信号をそれぞ
れの周辺モジュールのデータ転送用の動作タイミング信
号として用いることにより、超高速データ転送を実現せ
んとするものである。すなわち、同一周波数で位相の異
なるクロック(すなわち遅延クロック信号)を各周辺モ
ジュールのデータ転送用の動作タイミング信号として、
それぞれ利用することにより、動作クロックの周波数を
データ転送用バスの時間フレームに相当する周波数以上
に高速化すること無く、データ転送用バスとして、単一
の一方向ループ型バスを用いて、複数の周辺モジュール
が、同時に、超高速のデータ転送を1つのクロック周期
内で、ある程度行なうことを可能とするものである。更
に、回路規模や消費電力をほとんど増やさずに、大幅な
転送能力の向上を図ることを可能とするものである。ま
た、バスマスタ(バスの使用権を有する周辺モジュー
ル)となる複数の周辺モジュールの同時データ転送が、
発生した場合でも、該バスマスタ間でのデータ衝突防止
用の前記調停作業を不要にし、且つ、データ転送用のバ
スとのデータ転送制御を行なうバス制御回路の構成を単
純化することにより、周辺モジュール数の変更の際にも
バス制御回路の数を容易に変更可能なバスシステムを提
供することを目的としている。
【0006】
【課題を解決するための手段】請求項1の発明は、複数
の周辺モジュール間でデータ転送を行なうべく、各前記
周辺モジュール毎に周辺モジュール本体とバス制御回路
とを有し、互に隣り合う前記周辺モジュール内の前記バ
ス制御回路同士をループ状に配設されているバスにより
相互接続させることにより、相互にデータ転送を行なう
ループ型バスシステムにおいて、該ループ型バスシステ
ムのデータ転送フレーム周期を定める基準クロック信号
を生成するクロック発生器を備え、且つ、各前記バス制
御回路に、あらかじめ定められた遅延量を生成させるク
ロック遅延回路を備えさせ、互に隣り合う前記バス制御
回路内の前記クロック遅延回路同士を相互に接続させる
が、初段に位置するクロック遅延回路のみは最終段に位
置するクロック遅延回路ではなく、前記クロック発生器
と接続させることにより、前記基準クロック信号に対
し、それぞれあらかじめ定められた遅延量を有する遅延
クロック信号を生成させて、該遅延クロック信号を各前
記バス制御回路のデータ転送用動作タイミングとして用
いることを特徴とするループ型バスシステムである。
の周辺モジュール間でデータ転送を行なうべく、各前記
周辺モジュール毎に周辺モジュール本体とバス制御回路
とを有し、互に隣り合う前記周辺モジュール内の前記バ
ス制御回路同士をループ状に配設されているバスにより
相互接続させることにより、相互にデータ転送を行なう
ループ型バスシステムにおいて、該ループ型バスシステ
ムのデータ転送フレーム周期を定める基準クロック信号
を生成するクロック発生器を備え、且つ、各前記バス制
御回路に、あらかじめ定められた遅延量を生成させるク
ロック遅延回路を備えさせ、互に隣り合う前記バス制御
回路内の前記クロック遅延回路同士を相互に接続させる
が、初段に位置するクロック遅延回路のみは最終段に位
置するクロック遅延回路ではなく、前記クロック発生器
と接続させることにより、前記基準クロック信号に対
し、それぞれあらかじめ定められた遅延量を有する遅延
クロック信号を生成させて、該遅延クロック信号を各前
記バス制御回路のデータ転送用動作タイミングとして用
いることを特徴とするループ型バスシステムである。
【0007】請求項2の発明は、請求項1の発明におい
て、前記バス制御回路が、前段の前記バス制御回路から
受信したデータ転送動作制御用の制御信号、もしくは、
前記周辺モジュール本体からのデータ転送動作制御用の
制御信号に基づいて、該バス制御回路の動作を制御する
新たな制御信号を生成する制御信号生成回路を有し、ま
た、次段に位置する前記バス制御回路に対して転送すべ
く、前記遅延クロック信号に同期させて、転送データ
と、前記制御信号生成回路からのデータ転送動作制御用
の制御信号とを、それぞれ蓄積させるデータ転送レジス
タと、制御信号転送レジスタとを有し、且つ、前記制御
信号生成回路が生成する前記制御信号に基づいて、前記
周辺モジュール本体から前記バス上に送信すべき送信デ
ータを取り込むためのデータ入力レジスタと、逆に、前
記バス上にある受信すべき受信データを前記周辺モジュ
ール本体に取り出すためのデータ出力バッファとを有
し、更に、前記制御信号生成回路が生成する前記制御信
号に基づいて、前記データ転送レジスタに蓄積させる前
記転送データとして、前記データ入力バッファと、前段
からのバス、あるいは、空きデータを生成する空きデー
タ発生回路のうちのいずれかにあるデータを選択するた
めのデータ選択回路を有していることを特徴とするルー
プ型バスシステムである。
て、前記バス制御回路が、前段の前記バス制御回路から
受信したデータ転送動作制御用の制御信号、もしくは、
前記周辺モジュール本体からのデータ転送動作制御用の
制御信号に基づいて、該バス制御回路の動作を制御する
新たな制御信号を生成する制御信号生成回路を有し、ま
た、次段に位置する前記バス制御回路に対して転送すべ
く、前記遅延クロック信号に同期させて、転送データ
と、前記制御信号生成回路からのデータ転送動作制御用
の制御信号とを、それぞれ蓄積させるデータ転送レジス
タと、制御信号転送レジスタとを有し、且つ、前記制御
信号生成回路が生成する前記制御信号に基づいて、前記
周辺モジュール本体から前記バス上に送信すべき送信デ
ータを取り込むためのデータ入力レジスタと、逆に、前
記バス上にある受信すべき受信データを前記周辺モジュ
ール本体に取り出すためのデータ出力バッファとを有
し、更に、前記制御信号生成回路が生成する前記制御信
号に基づいて、前記データ転送レジスタに蓄積させる前
記転送データとして、前記データ入力バッファと、前段
からのバス、あるいは、空きデータを生成する空きデー
タ発生回路のうちのいずれかにあるデータを選択するた
めのデータ選択回路を有していることを特徴とするルー
プ型バスシステムである。
【0008】請求項3の発明は、請求項1または2の発
明において、前記遅延クロック信号を生成させる前記ク
ロック遅延回路の遅延量を、相互に接続されている前段
の前記クロック遅延回路が生成させた前段の前記クロッ
ク信号の生起時点から、前段の前記バス制御回路から転
送されてくる転送データ及び転送動作制御用の制御信号
の信号波形が当該バス制御回路において確定した安定状
態に達するまでの遅延時間以上の遅延量に設定している
ことを特徴とするループ型バスシステムである。
明において、前記遅延クロック信号を生成させる前記ク
ロック遅延回路の遅延量を、相互に接続されている前段
の前記クロック遅延回路が生成させた前段の前記クロッ
ク信号の生起時点から、前段の前記バス制御回路から転
送されてくる転送データ及び転送動作制御用の制御信号
の信号波形が当該バス制御回路において確定した安定状
態に達するまでの遅延時間以上の遅延量に設定している
ことを特徴とするループ型バスシステムである。
【0009】請求項4の発明は、請求項1乃至3のいず
れかの発明において、前記クロック発生器が可変クロッ
ク制御回路からなり、該可変クロック制御回路が、クロ
ック制御信号により発振周波数を変更させることができ
る可変周波数クロック発振器と、該可変周波数クロック
発振器が生成する基準クロック信号の位相と、前記可変
周波数クロック発振器と接続される前記初段に位置する
前記クロック遅延回路から最遠端の位置にある最終段の
前記クロック遅延回路が生成する遅延クロック信号の位
相との位相差を検出する位相差検出回路と、検出された
該位相差を平滑化して、前記可変周波数クロック発振器
の発振周波数を制御する前記クロック制御信号を生成す
るループフィルタとを有していることを特徴とするルー
プ型バスシステムである。
れかの発明において、前記クロック発生器が可変クロッ
ク制御回路からなり、該可変クロック制御回路が、クロ
ック制御信号により発振周波数を変更させることができ
る可変周波数クロック発振器と、該可変周波数クロック
発振器が生成する基準クロック信号の位相と、前記可変
周波数クロック発振器と接続される前記初段に位置する
前記クロック遅延回路から最遠端の位置にある最終段の
前記クロック遅延回路が生成する遅延クロック信号の位
相との位相差を検出する位相差検出回路と、検出された
該位相差を平滑化して、前記可変周波数クロック発振器
の発振周波数を制御する前記クロック制御信号を生成す
るループフィルタとを有していることを特徴とするルー
プ型バスシステムである。
【0010】請求項5の発明は、請求項1乃至3のいず
れかの発明において、前記クロック遅延回路が、可変ク
ロック遅延回路からなり、該可変クロック遅延回路が、
複数個のバッファ回路の縦続接続から構成され、該バッ
ファ回路のそれぞれの出力信号の中から最適の遅延量を
有する出力信号を、前記遅延クロック信号として、選択
させることができる遅延量選択回路を有していることを
特徴とするループ型バスシステムである。
れかの発明において、前記クロック遅延回路が、可変ク
ロック遅延回路からなり、該可変クロック遅延回路が、
複数個のバッファ回路の縦続接続から構成され、該バッ
ファ回路のそれぞれの出力信号の中から最適の遅延量を
有する出力信号を、前記遅延クロック信号として、選択
させることができる遅延量選択回路を有していることを
特徴とするループ型バスシステムである。
【0011】請求項6の発明は、請求項1乃至5いずれ
かの発明において、各前記バス制御回路が、すべての各
バス制御回路毎の空き状態/使用状態を示す全バス使用
状態情報を有し、新たなデータ転送要求が発生する都
度、該新たなデータ転送において使用されるバス制御回
路がすべて空き状態にある場合に、該新たなデータ転送
の要求を受け付ける転送要求受付手段と、該新たなデー
タ転送において使用されるバス制御回路をすべて使用状
態を示す情報に前記全バス使用状態情報を書き換えさせ
ると共に、書き換えられた前記全バス使用状態情報をす
べてのバス制御回路に送信させる使用状態情報送信手段
とを有することにより、複数の前記周辺モジュールが同
時にデータ転送動作を行なうことができることを特徴と
するループ型バスシステムである。
かの発明において、各前記バス制御回路が、すべての各
バス制御回路毎の空き状態/使用状態を示す全バス使用
状態情報を有し、新たなデータ転送要求が発生する都
度、該新たなデータ転送において使用されるバス制御回
路がすべて空き状態にある場合に、該新たなデータ転送
の要求を受け付ける転送要求受付手段と、該新たなデー
タ転送において使用されるバス制御回路をすべて使用状
態を示す情報に前記全バス使用状態情報を書き換えさせ
ると共に、書き換えられた前記全バス使用状態情報をす
べてのバス制御回路に送信させる使用状態情報送信手段
とを有することにより、複数の前記周辺モジュールが同
時にデータ転送動作を行なうことができることを特徴と
するループ型バスシステムである。
【0012】
【発明の実施の形態】本発明にかかるループ型バスシス
テムについて、以下に、図を用いて説明する。 [請求項1]まず、本発明によるループ型バスシステム
の構成の一実施例について、図1に基づいて説明する。
ここに、図1は、本発明によるループ型バスシステムの
構成の一実施例を示すブロック図であり、一例として、
8個の周辺モジュールから構成されている場合を示して
いる。図1においては、複数の周辺モジュール1乃至8
が、一方向にのみ(図1においては、右回り方向にの
み)データ転送が可能な単一のループ型バスを形成する
バス71乃至78により、相互に接続されて、互にデー
タの送受信を行なうことが可能な構成となっている。周
辺モジュール1乃至8のそれぞれは、同一の回路ブロッ
ク構成であり、周辺モジュール本体1乃至8 11乃至
18と、該周辺モジュール本体1乃至8 11乃至18
をデータ転送用のバス71乃至78に接続するためのバ
ス制御回路1乃至8(BS1乃至8)21乃至28とを
有している。
テムについて、以下に、図を用いて説明する。 [請求項1]まず、本発明によるループ型バスシステム
の構成の一実施例について、図1に基づいて説明する。
ここに、図1は、本発明によるループ型バスシステムの
構成の一実施例を示すブロック図であり、一例として、
8個の周辺モジュールから構成されている場合を示して
いる。図1においては、複数の周辺モジュール1乃至8
が、一方向にのみ(図1においては、右回り方向にの
み)データ転送が可能な単一のループ型バスを形成する
バス71乃至78により、相互に接続されて、互にデー
タの送受信を行なうことが可能な構成となっている。周
辺モジュール1乃至8のそれぞれは、同一の回路ブロッ
ク構成であり、周辺モジュール本体1乃至8 11乃至
18と、該周辺モジュール本体1乃至8 11乃至18
をデータ転送用のバス71乃至78に接続するためのバ
ス制御回路1乃至8(BS1乃至8)21乃至28とを
有している。
【0013】ここに、周辺モジュール本体1乃至8 1
1乃至18は、それぞれ、プロセサ,メモリ,ハードデ
ィスク,コンパクトディスク,プリンタ,スキャナ,通
信機器あるいはバス間ブリッジ回路など、コンピュータ
システムを構成する各種の機能モジュールを総称するも
のである。また、バス制御回路1乃至8(BS1乃至
8)21乃至28は、それぞれ、バスインタフェース回
路1乃至8(BusI/F1乃至8)31乃至38と、
クロック遅延回路1乃至8(Dly1乃至8)41乃至
48とを備えている。
1乃至18は、それぞれ、プロセサ,メモリ,ハードデ
ィスク,コンパクトディスク,プリンタ,スキャナ,通
信機器あるいはバス間ブリッジ回路など、コンピュータ
システムを構成する各種の機能モジュールを総称するも
のである。また、バス制御回路1乃至8(BS1乃至
8)21乃至28は、それぞれ、バスインタフェース回
路1乃至8(BusI/F1乃至8)31乃至38と、
クロック遅延回路1乃至8(Dly1乃至8)41乃至
48とを備えている。
【0014】バスインタフェース回路1乃至8(Bus
I/F1乃至8)31乃至38は、それぞれ、データ転
送用のバス71乃至バス78を介して互に隣りあうバス
インタフェース回路と相互に接続されていて、その間の
データの転送動作を制御したり、周辺モジュール本体と
の間のデータの送受信動作を制御するためのものであ
る。したがって、バスインタフェース回路1乃至8(B
usI/F1乃至8)31乃至38は、転送すべきデー
タをバッファリングするための各種レジスタや該レジス
タとデータを送受するためのバス(接続線)からなるデ
ータ回路部と、該データ回路部のデータ転送を制御する
ために必要な各種制御信号(例えば、データの転送先ア
ドレスやデータの転送元アドレスなどのアドレス情報を
含むデータ転送通知信号,データ転送終了信号など)を
生成したり、隣り合うバスインタフェース回路間、ある
いは、周辺モジュール本体との間で各種制御信号を送受
信したりするための制御回路生成回路とを備えている。
また、バスインタフェース回路1乃至8(BusI/F
1乃至8)31乃至38は、前述した如く、データ転送
用ループ型バスを形成するバス71乃至78上の一方向
にのみデータを転送させることができる構成としてお
り、双方向にデータ転送をさせるための3ステートバッ
ファなどを不要とすることにより、回路構成を簡素化さ
せ、データ転送の高速化を実現させている。
I/F1乃至8)31乃至38は、それぞれ、データ転
送用のバス71乃至バス78を介して互に隣りあうバス
インタフェース回路と相互に接続されていて、その間の
データの転送動作を制御したり、周辺モジュール本体と
の間のデータの送受信動作を制御するためのものであ
る。したがって、バスインタフェース回路1乃至8(B
usI/F1乃至8)31乃至38は、転送すべきデー
タをバッファリングするための各種レジスタや該レジス
タとデータを送受するためのバス(接続線)からなるデ
ータ回路部と、該データ回路部のデータ転送を制御する
ために必要な各種制御信号(例えば、データの転送先ア
ドレスやデータの転送元アドレスなどのアドレス情報を
含むデータ転送通知信号,データ転送終了信号など)を
生成したり、隣り合うバスインタフェース回路間、ある
いは、周辺モジュール本体との間で各種制御信号を送受
信したりするための制御回路生成回路とを備えている。
また、バスインタフェース回路1乃至8(BusI/F
1乃至8)31乃至38は、前述した如く、データ転送
用ループ型バスを形成するバス71乃至78上の一方向
にのみデータを転送させることができる構成としてお
り、双方向にデータ転送をさせるための3ステートバッ
ファなどを不要とすることにより、回路構成を簡素化さ
せ、データ転送の高速化を実現させている。
【0015】また、クロック遅延回路1乃至8(Dly
1乃至8)41乃至48は、それぞれ、遅延クロック信
号線61c乃至67cを介して、互に隣り合うクロック
遅延回路と相互に接続されており、それぞれ自己のクロ
ック遅延回路が属しているバス制御回路におけるデータ
送受信用の動作タイミングとなる遅延クロック信号を生
成している。
1乃至8)41乃至48は、それぞれ、遅延クロック信
号線61c乃至67cを介して、互に隣り合うクロック
遅延回路と相互に接続されており、それぞれ自己のクロ
ック遅延回路が属しているバス制御回路におけるデータ
送受信用の動作タイミングとなる遅延クロック信号を生
成している。
【0016】尚、ループ型バスシステムを構成する初段
目の周辺モジュール1に備えられているクロック遅延回
路1(Dly1)41の前段は、最終段の周辺モジュー
ル8に備えられているクロック遅延回路8(Dly8)
48と接続されているのではなく、本ループ型バスシス
テムに唯一備えられていて、基準クロック信号を生成さ
せるクロック発生器(CLK)60と基準クロック信号
線60cを介して接続されている。
目の周辺モジュール1に備えられているクロック遅延回
路1(Dly1)41の前段は、最終段の周辺モジュー
ル8に備えられているクロック遅延回路8(Dly8)
48と接続されているのではなく、本ループ型バスシス
テムに唯一備えられていて、基準クロック信号を生成さ
せるクロック発生器(CLK)60と基準クロック信号
線60cを介して接続されている。
【0017】従って、最終段の周辺モジュール8に備え
られているクロック遅延回路8(Dly8)48の次段
への遅延クロック信号線は用意されていなく、遅延回路
8(Dly8)48の出力である遅延クロック信号は、
該遅延回路が属している最終段のバス制御回路8におけ
る動作タイミングとしてのみ動作する。
られているクロック遅延回路8(Dly8)48の次段
への遅延クロック信号線は用意されていなく、遅延回路
8(Dly8)48の出力である遅延クロック信号は、
該遅延回路が属している最終段のバス制御回路8におけ
る動作タイミングとしてのみ動作する。
【0018】ここに、クロック発生器(CLK)60が
生成する基準クロック信号は、データ転送用のバス71
乃至78のデータ転送周期であるデータ転送フレーム周
期を規定するパルス信号であり、該データ転送フレーム
周期となる一定時間間隔毎に繰り返し生成されるパルス
信号である。また、前記基準クロック信号が基準クロッ
ク信号線60cを介して分配されている初段のクロック
遅延回路1(Dly1)41は、該基準クロック信号の
位相を所定の時間(位相)Tだけ遅延させた遅延量1T
の1T遅延クロック信号を生成させる。所定の時間Tと
は、前段の周辺モジュールのバスインタフェース回路か
ら送信されてくる転送データや制御信号の信号波形が過
渡状態を確実に経過して安定状態に達した時点で、かか
る転送データや制御信号の受信動作を行わしめるよう
に、前段の動作タイミングを適当な時間遅延させること
により、入力されてくる各種信号が確定した状態で受信
動作を開始させるための動作タイミングを設定させてい
るものである。従って、例えば、所定の時間Tは、基準
クロック信号の生起間隔であるデータ転送フレーム周期
を、当該ループ型バスシステムに接続されている周辺モ
ジュール数で除算した時間に相当する時間と規定しても
よく、8台の周辺モジュールが接続されている場合、8
×Tが基準クロック信号の生起周期となる。
生成する基準クロック信号は、データ転送用のバス71
乃至78のデータ転送周期であるデータ転送フレーム周
期を規定するパルス信号であり、該データ転送フレーム
周期となる一定時間間隔毎に繰り返し生成されるパルス
信号である。また、前記基準クロック信号が基準クロッ
ク信号線60cを介して分配されている初段のクロック
遅延回路1(Dly1)41は、該基準クロック信号の
位相を所定の時間(位相)Tだけ遅延させた遅延量1T
の1T遅延クロック信号を生成させる。所定の時間Tと
は、前段の周辺モジュールのバスインタフェース回路か
ら送信されてくる転送データや制御信号の信号波形が過
渡状態を確実に経過して安定状態に達した時点で、かか
る転送データや制御信号の受信動作を行わしめるよう
に、前段の動作タイミングを適当な時間遅延させること
により、入力されてくる各種信号が確定した状態で受信
動作を開始させるための動作タイミングを設定させてい
るものである。従って、例えば、所定の時間Tは、基準
クロック信号の生起間隔であるデータ転送フレーム周期
を、当該ループ型バスシステムに接続されている周辺モ
ジュール数で除算した時間に相当する時間と規定しても
よく、8台の周辺モジュールが接続されている場合、8
×Tが基準クロック信号の生起周期となる。
【0019】尚、必ずしも、各周辺モジュールのクロッ
ク遅延回路毎にすべて等しい値である必要はなく、各周
辺モジュールのバスインタフェース回路に最適な遅延量
を設定させ、初段から最終段の周辺モジュールのクロッ
ク遅延回路までの各遅延量の総合計が、基準クロック信
号の発生周期と一致していれば良い。但し、以降の記述
においては、説明を簡単にするために、すべてのクロッ
ク遅延回路の遅延量が等しい値、すなわち、所定の時間
Tが、各クロック遅延回路で等しい値になっている場合
を例にとって説明する。
ク遅延回路毎にすべて等しい値である必要はなく、各周
辺モジュールのバスインタフェース回路に最適な遅延量
を設定させ、初段から最終段の周辺モジュールのクロッ
ク遅延回路までの各遅延量の総合計が、基準クロック信
号の発生周期と一致していれば良い。但し、以降の記述
においては、説明を簡単にするために、すべてのクロッ
ク遅延回路の遅延量が等しい値、すなわち、所定の時間
Tが、各クロック遅延回路で等しい値になっている場合
を例にとって説明する。
【0020】また、初段のクロック遅延回路1(Dly
1)41が生成した前記1T遅延クロック信号は、前述
したように、遅延クロック信号線61cを介して、次段
のクロック遅延回路2(Dly2)42に供給される。
以降、ループ型バスシステム上のデータの流れ方向(図
1の実施例においては、右回り方向)に沿って、順次、
次段のクロック遅延回路(Dly)に遅延クロック信号
線を介して供給されていくが、これらのクロック遅延回
路2乃至8(Dly2乃至8)42乃至48は、すべ
て、初段のクロック遅延回路1(Dly1)41と同様
に、供給されてくる遅延クロック信号を、更に所定の時
間Tずつ遅延させた遅延クロック信号を生成させるもの
である。
1)41が生成した前記1T遅延クロック信号は、前述
したように、遅延クロック信号線61cを介して、次段
のクロック遅延回路2(Dly2)42に供給される。
以降、ループ型バスシステム上のデータの流れ方向(図
1の実施例においては、右回り方向)に沿って、順次、
次段のクロック遅延回路(Dly)に遅延クロック信号
線を介して供給されていくが、これらのクロック遅延回
路2乃至8(Dly2乃至8)42乃至48は、すべ
て、初段のクロック遅延回路1(Dly1)41と同様
に、供給されてくる遅延クロック信号を、更に所定の時
間Tずつ遅延させた遅延クロック信号を生成させるもの
である。
【0021】したがって、クロック遅延回路1,2,
…,8(Dly1,2,…,8)41,42,…48の
それぞれのクロック遅延回路で生成される遅延クロック
信号は、基準クロック信号の位相から、それぞれ、1
T,2T,…,8Tの遅延量となる1T遅延クロック信
号,2T遅延クロック信号,…,8T遅延クロック信号
となる。ここに、最終段のクロック遅延回路8(Dly
8)48が生成した8T遅延クロック信号の位相は、所
定の時間Tの調整を厳密に行なうことにより、前述のよ
うに、クロック発生器(CLK)60が生成している基
準クロック信号の位相と完全に一致したものとなる。
…,8(Dly1,2,…,8)41,42,…48の
それぞれのクロック遅延回路で生成される遅延クロック
信号は、基準クロック信号の位相から、それぞれ、1
T,2T,…,8Tの遅延量となる1T遅延クロック信
号,2T遅延クロック信号,…,8T遅延クロック信号
となる。ここに、最終段のクロック遅延回路8(Dly
8)48が生成した8T遅延クロック信号の位相は、所
定の時間Tの調整を厳密に行なうことにより、前述のよ
うに、クロック発生器(CLK)60が生成している基
準クロック信号の位相と完全に一致したものとなる。
【0022】以上のごとく、各周辺モジュール1乃至8
にそれぞれ備えられているクロック遅延回路1乃至8
(Dly1乃至8)41乃至48から生成される各周辺
モジュール毎に異なる位相の遅延クロック信号である多
重位相クロック信号を用いて、各周辺モジュールのデー
タ転送用の動作タイミングとすることにより、ループ型
バスシステム上に多数配置されているデータ転送用の各
種レジスタの個数に比較して、圧倒的に少ない位相数の
遅延クロック信号で、データ転送動作を実現させること
ができ、ループ型バスシステムのデータ転送能力を向上
させることができる。また、基準クロック信号に基づい
て、互に隣り合う周辺モジュール毎にそれぞれ所定の時
間Tずつ位相が異なる動作タイミングでデータの転送を
行なうこととなるので、各周辺モジュール間のデータ衝
突防止用の調停処理も不要である。
にそれぞれ備えられているクロック遅延回路1乃至8
(Dly1乃至8)41乃至48から生成される各周辺
モジュール毎に異なる位相の遅延クロック信号である多
重位相クロック信号を用いて、各周辺モジュールのデー
タ転送用の動作タイミングとすることにより、ループ型
バスシステム上に多数配置されているデータ転送用の各
種レジスタの個数に比較して、圧倒的に少ない位相数の
遅延クロック信号で、データ転送動作を実現させること
ができ、ループ型バスシステムのデータ転送能力を向上
させることができる。また、基準クロック信号に基づい
て、互に隣り合う周辺モジュール毎にそれぞれ所定の時
間Tずつ位相が異なる動作タイミングでデータの転送を
行なうこととなるので、各周辺モジュール間のデータ衝
突防止用の調停処理も不要である。
【0023】なお、図1においては、クロック発生器
(CLK)60からの基準クロック信号が分配されてい
る初段の周辺モジュール1において、クロック遅延回路
1(Dly1)41を用いて、所定の時間Tだけ遅延さ
せた1T遅延クロック信号を動作タイミングとして用
い、最終段の周辺モジュール8においては、基準クロッ
ク信号の位相から8Tの遅延量を有する8T遅延クロッ
ク信号(すなわち、一巡して基準クロック信号の位相と
同一の位相となる遅延クロック信号)を動作タイミング
として用いているが、初段の周辺モジュール1にクロッ
ク遅延回路1(Dly1)41を設けず、基準クロック
信号そのものすなわち基準クロック信号の位相からの遅
延量が0である0T遅延クロック信号をデータ送受信用
の動作タイミングとして用いることとしても良い。かか
る場合においては、それぞれの周辺モジュール1,2,
…,8におけるデータ送受信用の動作タイミングとして
は、基準クロック信号の位相からの遅延量がそれぞれ0
T,1T,…,7Tである0T遅延クロック信号,1T
遅延クロック信号,…,7T遅延クロック信号になる。
(CLK)60からの基準クロック信号が分配されてい
る初段の周辺モジュール1において、クロック遅延回路
1(Dly1)41を用いて、所定の時間Tだけ遅延さ
せた1T遅延クロック信号を動作タイミングとして用
い、最終段の周辺モジュール8においては、基準クロッ
ク信号の位相から8Tの遅延量を有する8T遅延クロッ
ク信号(すなわち、一巡して基準クロック信号の位相と
同一の位相となる遅延クロック信号)を動作タイミング
として用いているが、初段の周辺モジュール1にクロッ
ク遅延回路1(Dly1)41を設けず、基準クロック
信号そのものすなわち基準クロック信号の位相からの遅
延量が0である0T遅延クロック信号をデータ送受信用
の動作タイミングとして用いることとしても良い。かか
る場合においては、それぞれの周辺モジュール1,2,
…,8におけるデータ送受信用の動作タイミングとして
は、基準クロック信号の位相からの遅延量がそれぞれ0
T,1T,…,7Tである0T遅延クロック信号,1T
遅延クロック信号,…,7T遅延クロック信号になる。
【0024】次に、図1を用いて、本発明にかかるルー
プ型バスシステムの動作について更に説明する。図1に
おいて、例えば、周辺モジュール本体5 15は通信機
器であり、周辺モジュール本体1 11がハードディス
ク装置である。ここで、周辺モジュール本体5である通
信機器が接続されている外部の通信ネットワークから送
信されてきたデータを、周辺モジュール本体1であるハ
ードディスク装置に、ループ型バスを介して転送して蓄
積させる場合を例にとって、本ループ型バスシステムの
動作の概略を説明する。
プ型バスシステムの動作について更に説明する。図1に
おいて、例えば、周辺モジュール本体5 15は通信機
器であり、周辺モジュール本体1 11がハードディス
ク装置である。ここで、周辺モジュール本体5である通
信機器が接続されている外部の通信ネットワークから送
信されてきたデータを、周辺モジュール本体1であるハ
ードディスク装置に、ループ型バスを介して転送して蓄
積させる場合を例にとって、本ループ型バスシステムの
動作の概略を説明する。
【0025】まず、外部の通信ネットワークから送信さ
れてきたデータを周辺モジュール本体5 15の通信機
器が受信すると、該周辺モジュール本体5は自己の周辺
モジュール5 15にあるバス制御回路5(BS5)2
5を起動して、周辺モジュール1への受信データの転送
要求を発する。起動されたバス制御回路5(BS5)2
5は、周辺モジュール本体5 15から、接続バス55
を介して、転送すべきデータを取り出した後、クロック
遅延回路5(Dly5)45が生成する5T遅延クロッ
ク信号(基準クロック信号の位相から5Tの遅延量とな
る遅延クロック信号)のタイミングがくる都度、周辺モ
ジュール本体5 15からバスインタフェース回路5
(Bus I/F5)35に取り出されていた転送デー
タを、逐次、データ転送用のバス75を介して、バスイ
ンタフェース回路5(Bus I/F5)35から次段
のバスインタフェース回路6(Bus I/F6)36
に向けて送信を行なう。
れてきたデータを周辺モジュール本体5 15の通信機
器が受信すると、該周辺モジュール本体5は自己の周辺
モジュール5 15にあるバス制御回路5(BS5)2
5を起動して、周辺モジュール1への受信データの転送
要求を発する。起動されたバス制御回路5(BS5)2
5は、周辺モジュール本体5 15から、接続バス55
を介して、転送すべきデータを取り出した後、クロック
遅延回路5(Dly5)45が生成する5T遅延クロッ
ク信号(基準クロック信号の位相から5Tの遅延量とな
る遅延クロック信号)のタイミングがくる都度、周辺モ
ジュール本体5 15からバスインタフェース回路5
(Bus I/F5)35に取り出されていた転送デー
タを、逐次、データ転送用のバス75を介して、バスイ
ンタフェース回路5(Bus I/F5)35から次段
のバスインタフェース回路6(Bus I/F6)36
に向けて送信を行なう。
【0026】また、該データ転送の開始と同時に、バス
インタフェース回路5(Bus I/F5)35は、デ
ータの転送先である周辺モジュール本体1 11のバス
インタフェース回路1(Bus I/F1)31を示す
アドレス情報と、データの転送元である周辺モジュール
本体5 15のバスインタフェース回路5(BusI/
F5)35を示すアドレス情報とを含むデータ転送通知
信号を、バス75を介して、次段のバスインタフェース
回路6(Bus I/F6)36に向けて送信する。な
お、本ループ型バスシステムは、前述した通り、一方向
にのみ転送されるバスであり、図1の実施例において
は、右回り方向にのみ転送され、逆方向には転送されな
い。更に、クロック遅延回路5(Dly5)45で生成
された5T遅延クロック信号も、遅延クロック信号線6
5cを介して、次段のクロック遅延回路6(Dly6)
46に送信される。
インタフェース回路5(Bus I/F5)35は、デ
ータの転送先である周辺モジュール本体1 11のバス
インタフェース回路1(Bus I/F1)31を示す
アドレス情報と、データの転送元である周辺モジュール
本体5 15のバスインタフェース回路5(BusI/
F5)35を示すアドレス情報とを含むデータ転送通知
信号を、バス75を介して、次段のバスインタフェース
回路6(Bus I/F6)36に向けて送信する。な
お、本ループ型バスシステムは、前述した通り、一方向
にのみ転送されるバスであり、図1の実施例において
は、右回り方向にのみ転送され、逆方向には転送されな
い。更に、クロック遅延回路5(Dly5)45で生成
された5T遅延クロック信号も、遅延クロック信号線6
5cを介して、次段のクロック遅延回路6(Dly6)
46に送信される。
【0027】次段のバス制御回路6(BS6)26にお
いては、前段から転送されてきたデータ転送通知信号に
含まれているデータの転送先を示すアドレス情報とし
て、自己のバスインタフェース回路6(Bus I/F
6)36が指定されていないことを識別すると、該デー
タ転送通知信号と、更に、該データ転送通知信号と同時
にバス75上を転送されてきている転送データとを、そ
のまま、次段のバス制御回路7(BS7)27のバスイ
ンタフェース回路7(Bus I/F7)37に向け
て、バス76を介して転送させる。転送される動作タイ
ミングは、前段から送信されてきていた前記5T遅延ク
ロック信号が、クロック遅延回路6(Dly6)46に
おいて、更に所定の時間T遅延されて生成された6T遅
延クロック信号(基準クロック信号の位相から6Tの遅
延量となる遅延クロック信号)のタイミングである。な
お、該6T遅延クロック信号も、遅延クロック信号線6
6cを介して、次段のクロック遅延回路7(Dly7)
47に向けて送信される。
いては、前段から転送されてきたデータ転送通知信号に
含まれているデータの転送先を示すアドレス情報とし
て、自己のバスインタフェース回路6(Bus I/F
6)36が指定されていないことを識別すると、該デー
タ転送通知信号と、更に、該データ転送通知信号と同時
にバス75上を転送されてきている転送データとを、そ
のまま、次段のバス制御回路7(BS7)27のバスイ
ンタフェース回路7(Bus I/F7)37に向け
て、バス76を介して転送させる。転送される動作タイ
ミングは、前段から送信されてきていた前記5T遅延ク
ロック信号が、クロック遅延回路6(Dly6)46に
おいて、更に所定の時間T遅延されて生成された6T遅
延クロック信号(基準クロック信号の位相から6Tの遅
延量となる遅延クロック信号)のタイミングである。な
お、該6T遅延クロック信号も、遅延クロック信号線6
6cを介して、次段のクロック遅延回路7(Dly7)
47に向けて送信される。
【0028】以降、同様の動作が繰り返されて、バス7
6上に転送されてきたデータ転送通知信号と転送データ
とは、バスインタフェース回路7(Bus I/F7)
37,バス77,バスインタフェース回路8(Bus
I/F8)38,バス78へと転送されていき、同時
に、遅延クロック信号線66cを介して送信されてきた
6T遅延クロック信号も、クロック遅延回路7(Dly
7)47,遅延クロック信号線67c,クロック遅延回
路8(Dly8)48へと送受信が繰り返され、転送デ
ータの送受信動作タイミングを規定する遅延クロック信
号として、6T遅延クロック信号を基に、順次、所定の
時間Tずつ遅延した位相となる7T遅延クロック信号,
8T遅延クロック信号が生成されていく。従って、転送
データも、バスインタフェース回路を経由する都度、順
次、所定の時間Tずつ遅延された位相で、バス77,7
8上を転送されていく。
6上に転送されてきたデータ転送通知信号と転送データ
とは、バスインタフェース回路7(Bus I/F7)
37,バス77,バスインタフェース回路8(Bus
I/F8)38,バス78へと転送されていき、同時
に、遅延クロック信号線66cを介して送信されてきた
6T遅延クロック信号も、クロック遅延回路7(Dly
7)47,遅延クロック信号線67c,クロック遅延回
路8(Dly8)48へと送受信が繰り返され、転送デ
ータの送受信動作タイミングを規定する遅延クロック信
号として、6T遅延クロック信号を基に、順次、所定の
時間Tずつ遅延した位相となる7T遅延クロック信号,
8T遅延クロック信号が生成されていく。従って、転送
データも、バスインタフェース回路を経由する都度、順
次、所定の時間Tずつ遅延された位相で、バス77,7
8上を転送されていく。
【0029】ここで、バス78上に転送データの転送を
開始する動作タイミングである8T遅延クロック信号の
位相は、前述したように、基準クロック信号と同じ位相
(すなわち、基準クロック信号からの遅延量が0となる
0T遅延クロック信号と等価な遅延クロック信号)であ
る。一方、バス78上の転送データを受信する次段のバ
スインタフェース回路1(Bus I/F1)31の動
作タイミングは、基準クロック信号の位相から所定の時
間Tのみ遅延した1T遅延クロック信号であり、バス7
8上に8T遅延クロック信号の転送開始タイミングで転
送されてくる転送データの信号波形が安定状態になった
時点で、バスインタフェース回路1(Bus I/F
1)31によって、確実に受信することができる。すな
わち、最終段の周辺モジュール8にあるクロック遅延回
路8(Dly8)48が生成する8T遅延クロック信号
を、遅延クロック信号線を介して、初段の周辺モジュー
ル1のクロック遅延回路1(Dly1)41に供給して
いないが、ループ型バスシステム上に転送される転送デ
ータの送受信動作を安定して行わしめることができる。
開始する動作タイミングである8T遅延クロック信号の
位相は、前述したように、基準クロック信号と同じ位相
(すなわち、基準クロック信号からの遅延量が0となる
0T遅延クロック信号と等価な遅延クロック信号)であ
る。一方、バス78上の転送データを受信する次段のバ
スインタフェース回路1(Bus I/F1)31の動
作タイミングは、基準クロック信号の位相から所定の時
間Tのみ遅延した1T遅延クロック信号であり、バス7
8上に8T遅延クロック信号の転送開始タイミングで転
送されてくる転送データの信号波形が安定状態になった
時点で、バスインタフェース回路1(Bus I/F
1)31によって、確実に受信することができる。すな
わち、最終段の周辺モジュール8にあるクロック遅延回
路8(Dly8)48が生成する8T遅延クロック信号
を、遅延クロック信号線を介して、初段の周辺モジュー
ル1のクロック遅延回路1(Dly1)41に供給して
いないが、ループ型バスシステム上に転送される転送デ
ータの送受信動作を安定して行わしめることができる。
【0030】バスインタフェース回路1(Bus I/
F1)31において、バス78を介して、前段のバスイ
ンタフェース回路8(Bus I/F8)38から転送
されてきたデータ転送通知信号に含まれているデータの
転送先を示すアドレス情報が、自己のバスインタフェー
ス回路1(Bus I/F1)31を指定していること
が識別されると、同時にバス78上を転送されてきてい
る転送データを取り込み、更に、周辺モジュール本体1
11に対して、取り込んだデータを出力するように指
示するデータ出力指示信号を送出する。さらに、次段へ
のデータ転送用のバス71上には空きデータ(無効デー
タ)を送信させ、次段のバスインタフェース回路2(B
us I/F2)32以降が、データ転送動作を行なう
必要がない状態にあることを、すなわち、バス制御回路
の使用状態が開放状態のままで良いことを通知し、開放
状態を維持させる。
F1)31において、バス78を介して、前段のバスイ
ンタフェース回路8(Bus I/F8)38から転送
されてきたデータ転送通知信号に含まれているデータの
転送先を示すアドレス情報が、自己のバスインタフェー
ス回路1(Bus I/F1)31を指定していること
が識別されると、同時にバス78上を転送されてきてい
る転送データを取り込み、更に、周辺モジュール本体1
11に対して、取り込んだデータを出力するように指
示するデータ出力指示信号を送出する。さらに、次段へ
のデータ転送用のバス71上には空きデータ(無効デー
タ)を送信させ、次段のバスインタフェース回路2(B
us I/F2)32以降が、データ転送動作を行なう
必要がない状態にあることを、すなわち、バス制御回路
の使用状態が開放状態のままで良いことを通知し、開放
状態を維持させる。
【0031】データ出力指示信号を受信した周辺モジュ
ール本体1 11は、バスインタフェース回路1(Bu
s I/F1)31内に取り込まれている転送データを
読み出し、周辺モジュール本体1 11を構成している
ハードディスク装置に逐次蓄積させていく。かかる一連
の動作により、周辺モジュール本体5 15の通信機器
によって外部の通信ネットワークから受信されているデ
ータが、ループ型バスシステムを介して、逐次、周辺モ
ジュール本体1 11のハードディスク装置内に蓄積さ
れていくこととなる。
ール本体1 11は、バスインタフェース回路1(Bu
s I/F1)31内に取り込まれている転送データを
読み出し、周辺モジュール本体1 11を構成している
ハードディスク装置に逐次蓄積させていく。かかる一連
の動作により、周辺モジュール本体5 15の通信機器
によって外部の通信ネットワークから受信されているデ
ータが、ループ型バスシステムを介して、逐次、周辺モ
ジュール本体1 11のハードディスク装置内に蓄積さ
れていくこととなる。
【0032】以上に説明した如き構成のループ型バスシ
ステムにおいては、周辺モジュールに対応させて多段に
接続させたクロック遅延回路により、基準クロック信号
から所定の時間Tずつ位相が異なる多相の遅延クロック
信号(換言すれば、多重位相クロック信号)を、各周辺
モジュールのバス制御回路毎に生成させて、データ転送
用の動作タイミングとして利用させるものであり、各バ
スインタフェース回路毎に転送データの信号波形が安定
状態となる最適の動作タイミングを、各バス制御回路毎
に遅延クロック信号として設定させることも可能となる
ので、すべてのバスインタフェース回路に同じ位相の同
期クロック信号を供給する場合に比し、ループ型バスシ
ステム上でのデータ転送にかかる遅延を大幅に短縮させ
ることが可能であり、データ転送能力を大幅に向上させ
ることができる。また、ループ型バスシステム内には、
データ転送用や周辺モジュール本体とのデータ入出力用
などに多数のレジスタが備えられているにも拘わらず、
かかるレジスタの個数に比較して、ずっと少ないクロッ
ク信号数(位相が異なるクロック信号の種類数)にて、
データの転送動作を実行させることができるので、デー
タ転送の高速化に適しており、データの転送能力を大幅
に向上させることができる。また、ループ型のバス構成
とするので、周辺モジュールを配置する上でのレイアウ
トも容易となる。
ステムにおいては、周辺モジュールに対応させて多段に
接続させたクロック遅延回路により、基準クロック信号
から所定の時間Tずつ位相が異なる多相の遅延クロック
信号(換言すれば、多重位相クロック信号)を、各周辺
モジュールのバス制御回路毎に生成させて、データ転送
用の動作タイミングとして利用させるものであり、各バ
スインタフェース回路毎に転送データの信号波形が安定
状態となる最適の動作タイミングを、各バス制御回路毎
に遅延クロック信号として設定させることも可能となる
ので、すべてのバスインタフェース回路に同じ位相の同
期クロック信号を供給する場合に比し、ループ型バスシ
ステム上でのデータ転送にかかる遅延を大幅に短縮させ
ることが可能であり、データ転送能力を大幅に向上させ
ることができる。また、ループ型バスシステム内には、
データ転送用や周辺モジュール本体とのデータ入出力用
などに多数のレジスタが備えられているにも拘わらず、
かかるレジスタの個数に比較して、ずっと少ないクロッ
ク信号数(位相が異なるクロック信号の種類数)にて、
データの転送動作を実行させることができるので、デー
タ転送の高速化に適しており、データの転送能力を大幅
に向上させることができる。また、ループ型のバス構成
とするので、周辺モジュールを配置する上でのレイアウ
トも容易となる。
【0033】[請求項2]次に、図1に示すループ型バ
スシステムを構成しているバス制御回路1乃至8(BS
1乃至8)21乃至28の内部の回路ブロックの構成例
について説明する。ここに、各バス制御回路1乃至8
(BS1乃至8)21乃至28は、すべて、図2に示す
ごとく、同一の回路構成からなっている。ここでは、前
述の本発明にかかるループ型バスシステムの動作説明に
おいて、データの転送元として例示したバス制御回路5
(BS5)25を例にとって、その回路構成を図2に示
している。すなわち、図2は、バス制御回路の構成の一
実施例を示すブロック図であり、図1に示すバス制御回
路5(BS5)25と同じ回路ブロックについては、図
1と同じ符号を用いて示している。
スシステムを構成しているバス制御回路1乃至8(BS
1乃至8)21乃至28の内部の回路ブロックの構成例
について説明する。ここに、各バス制御回路1乃至8
(BS1乃至8)21乃至28は、すべて、図2に示す
ごとく、同一の回路構成からなっている。ここでは、前
述の本発明にかかるループ型バスシステムの動作説明に
おいて、データの転送元として例示したバス制御回路5
(BS5)25を例にとって、その回路構成を図2に示
している。すなわち、図2は、バス制御回路の構成の一
実施例を示すブロック図であり、図1に示すバス制御回
路5(BS5)25と同じ回路ブロックについては、図
1と同じ符号を用いて示している。
【0034】図2において、バス制御回路5(BS5)
25内にあるバスインタフェース回路5(Bus I/
F5)35は、バス74を介して、前段のバス制御回路
4(BS4)24内のバスインタフェース回路4(Bu
s I/F4)34と接続され、また、バス75を介し
て、次段のバス制御回路6(BS6)26内のバスイン
タフェース回路6(Bus I/F6)36と接続され
ていて、相互のバスインタフェース回路間で転送データ
や該転送データに関する制御信号の転送が行われる。ま
た、バス制御回路5(BS5)25内にあるクロック遅
延回路5(Dly5)45は、遅延クロック信号線64
cを介して、前段のバス制御回路4(BS4)24内の
クロック遅延回路4(Dly4)44と接続され、ま
た、遅延クロック信号線65cを介して、次段のバス制
御回路6(BS6)26内のクロック遅延回路6(Dl
y6)46と接続されていて、遅延クロック信号の転送
が行われる。
25内にあるバスインタフェース回路5(Bus I/
F5)35は、バス74を介して、前段のバス制御回路
4(BS4)24内のバスインタフェース回路4(Bu
s I/F4)34と接続され、また、バス75を介し
て、次段のバス制御回路6(BS6)26内のバスイン
タフェース回路6(Bus I/F6)36と接続され
ていて、相互のバスインタフェース回路間で転送データ
や該転送データに関する制御信号の転送が行われる。ま
た、バス制御回路5(BS5)25内にあるクロック遅
延回路5(Dly5)45は、遅延クロック信号線64
cを介して、前段のバス制御回路4(BS4)24内の
クロック遅延回路4(Dly4)44と接続され、ま
た、遅延クロック信号線65cを介して、次段のバス制
御回路6(BS6)26内のクロック遅延回路6(Dl
y6)46と接続されていて、遅延クロック信号の転送
が行われる。
【0035】また、バス74あるいは75は、データ信
号線74aあるいは75aと、制御信号線74bあるい
は75bとからなっている。データ信号線74aあるい
は75aは、前段のバスインタフェース回路4(Bus
I/F4)34からの転送データを受信するための信
号線あるいは次段のバスインタフェース回路6(Bus
I/F6)36への転送データを送信するための信号
線である。一方、制御信号線74bあるいは75bは、
前段のバスインタフェース回路4(Bus I/F4)
34からのデータ転送用の各種制御信号を受信するため
の信号線、あるいは、次段のバスインタフェース回路6
(Bus I/F6)36へのデータ転送用の各種制御
信号を送信するための信号線である。
号線74aあるいは75aと、制御信号線74bあるい
は75bとからなっている。データ信号線74aあるい
は75aは、前段のバスインタフェース回路4(Bus
I/F4)34からの転送データを受信するための信
号線あるいは次段のバスインタフェース回路6(Bus
I/F6)36への転送データを送信するための信号
線である。一方、制御信号線74bあるいは75bは、
前段のバスインタフェース回路4(Bus I/F4)
34からのデータ転送用の各種制御信号を受信するため
の信号線、あるいは、次段のバスインタフェース回路6
(Bus I/F6)36へのデータ転送用の各種制御
信号を送信するための信号線である。
【0036】また、バスインタフェース回路5(Bus
I/F5)35は、制御信号生成回路351と、制御
信号転送レジスタ352と、データ出力レジスタ353
と、データ入力レジスタ354と、データ転送レジスタ
355と、空きデータ発生回路356と、データ選択回
路357とを有している。制御信号生成回路351は、
前段のバスインタフェース回路4(Bus I/F4)
34から制御信号線74bを介して受信した制御信号、
あるいは、周辺モジュール本体5 15から受信する制
御信号に基づいて、各種制御信号(送信すべきデータの
選択信号、周辺モジュール本体とのデータ入出力用のデ
ータ出力指示信号、データ入力指示信号、次段バスイン
タフェース回路へ送信するデータ転送通知信号、データ
転送終了信号など)を生成する回路である。
I/F5)35は、制御信号生成回路351と、制御
信号転送レジスタ352と、データ出力レジスタ353
と、データ入力レジスタ354と、データ転送レジスタ
355と、空きデータ発生回路356と、データ選択回
路357とを有している。制御信号生成回路351は、
前段のバスインタフェース回路4(Bus I/F4)
34から制御信号線74bを介して受信した制御信号、
あるいは、周辺モジュール本体5 15から受信する制
御信号に基づいて、各種制御信号(送信すべきデータの
選択信号、周辺モジュール本体とのデータ入出力用のデ
ータ出力指示信号、データ入力指示信号、次段バスイン
タフェース回路へ送信するデータ転送通知信号、データ
転送終了信号など)を生成する回路である。
【0037】制御信号転送レジスタ352は、制御信号
生成回路351で生成された各種制御信号を、あるい
は、前段のバスインタフェース回路4(Bus I/F
4)34から制御信号線74bを介して受信した制御信
号を、制御信号生成回路351を経由して、そのまま、
次段のバスインタフェース回路6(Bus I/F6)
36に向けて、制御信号線75bを介して送信するため
に、一時蓄積するレジスタである。データ出力レジスタ
353は、前段のバスインタフェース回路4(Bus
I/F4)34からデータ信号線74aを介して転送さ
れてきたデータが、自己のバスインタフェース回路5
(Bus I/F5)35宛の受信データであった場合
に、該受信データを取り込み、周辺モジュール本体5
15に出力させるために一時蓄積するためのレジスタで
ある。データ入力レジスタ354は、逆に、周辺モジュ
ール本体5 15からのデータ送信要求があった場合
に、周辺モジュール本体5 15から送信すべきデータ
を取り出して、一時蓄積するためのレジスタである。
生成回路351で生成された各種制御信号を、あるい
は、前段のバスインタフェース回路4(Bus I/F
4)34から制御信号線74bを介して受信した制御信
号を、制御信号生成回路351を経由して、そのまま、
次段のバスインタフェース回路6(Bus I/F6)
36に向けて、制御信号線75bを介して送信するため
に、一時蓄積するレジスタである。データ出力レジスタ
353は、前段のバスインタフェース回路4(Bus
I/F4)34からデータ信号線74aを介して転送さ
れてきたデータが、自己のバスインタフェース回路5
(Bus I/F5)35宛の受信データであった場合
に、該受信データを取り込み、周辺モジュール本体5
15に出力させるために一時蓄積するためのレジスタで
ある。データ入力レジスタ354は、逆に、周辺モジュ
ール本体5 15からのデータ送信要求があった場合
に、周辺モジュール本体5 15から送信すべきデータ
を取り出して、一時蓄積するためのレジスタである。
【0038】また、データ転送レジスタ355は、次段
のバスインタフェース回路6(Bus I/F6)36
へデータ信号線75aを介して送信すべき転送データを
一時蓄積するためのレジスタである。空きデータ発生回
路356は、次段のバスインタフェース回路6(Bus
I/F6)36へ送信するための空きデータ(無効デ
ータ)を発生させる回路である。データ選択回路357
は、制御信号生成回路351からの選択信号に基づい
て、データ転送レジスタ355に蓄積させるデータを前
段のバスインタフェース回路4(Bus I/F4)3
4からデータ信号線74aを介して転送されてきた転送
データとするか(すなわち、中継データとするか)、デ
ータ入力レジスタ354に一時蓄積されている送信デー
タとするか、あるいは、空きデータ発生回路356が発
生させている空きデータとするかを選択するための回路
である。
のバスインタフェース回路6(Bus I/F6)36
へデータ信号線75aを介して送信すべき転送データを
一時蓄積するためのレジスタである。空きデータ発生回
路356は、次段のバスインタフェース回路6(Bus
I/F6)36へ送信するための空きデータ(無効デ
ータ)を発生させる回路である。データ選択回路357
は、制御信号生成回路351からの選択信号に基づい
て、データ転送レジスタ355に蓄積させるデータを前
段のバスインタフェース回路4(Bus I/F4)3
4からデータ信号線74aを介して転送されてきた転送
データとするか(すなわち、中継データとするか)、デ
ータ入力レジスタ354に一時蓄積されている送信デー
タとするか、あるいは、空きデータ発生回路356が発
生させている空きデータとするかを選択するための回路
である。
【0039】次に、図2に示すバス制御回路5(BS
5)26の回路の動作について、詳細に説明する。ま
ず、周辺モジュール本体5 15から送信データを取り
出して、次段のバスインタフェース回路6(Bus I
/F6)36に転送するデータ送信動作について説明す
る。周辺モジュール本体5 15が、データを送信した
い旨のデータ送信要求を制御信号生成回路351に対し
て行なうと、制御信号生成回路351は、前段のバスイ
ンタフェース回路4(Bus I/F4)34からデー
タ信号線74aを介して無効データを示す空きデータが
送信されてきていて、自己のバスインタフェース回路5
(Bus I/F5)35の使用中か否かを示す「バス
使用状態表示」が使用状態ではない開放状態であること
をチェックして、前記データ送信要求を受け付けること
ができる状態にあるか否かを調べ、もし、受け付けるこ
とができない使用中の状態にある場合は、周辺モジュー
ル本体5 15に前記データ送信要求を受け付けること
ができない旨の要求拒絶信号を返送する。
5)26の回路の動作について、詳細に説明する。ま
ず、周辺モジュール本体5 15から送信データを取り
出して、次段のバスインタフェース回路6(Bus I
/F6)36に転送するデータ送信動作について説明す
る。周辺モジュール本体5 15が、データを送信した
い旨のデータ送信要求を制御信号生成回路351に対し
て行なうと、制御信号生成回路351は、前段のバスイ
ンタフェース回路4(Bus I/F4)34からデー
タ信号線74aを介して無効データを示す空きデータが
送信されてきていて、自己のバスインタフェース回路5
(Bus I/F5)35の使用中か否かを示す「バス
使用状態表示」が使用状態ではない開放状態であること
をチェックして、前記データ送信要求を受け付けること
ができる状態にあるか否かを調べ、もし、受け付けるこ
とができない使用中の状態にある場合は、周辺モジュー
ル本体5 15に前記データ送信要求を受け付けること
ができない旨の要求拒絶信号を返送する。
【0040】一方、前記データ送信要求を受け付けるこ
とができる状態にある場合は、直ちに、前記「バス使用
状態表示」を使用中の状態に遷移させるとともに、周辺
モジュール本体5 15に対して、前記データ送信要求
を受け付けた旨の要求受付信号を返送し、データの転送
先となる周辺モジュールのバスインタフェース回路(B
us I/F)を指定するアドレス情報を周辺モジュー
ル本体5 15から受信する。さらに、送信すべきデー
タを周辺モジュール本体5 15から、データ入力レジ
スタ354へ取り出す動作を起動させて、データ入力レ
ジスタ354に送信すべきデータが取り出されると、制
御信号生成回路351は、データ選択回路357に対す
る選択信号として、データ入力レジスタ354に蓄積さ
れているデータを送信データとしてデータ転送レジスタ
355に転送させるデータ転送指示信号を生成させる。
とができる状態にある場合は、直ちに、前記「バス使用
状態表示」を使用中の状態に遷移させるとともに、周辺
モジュール本体5 15に対して、前記データ送信要求
を受け付けた旨の要求受付信号を返送し、データの転送
先となる周辺モジュールのバスインタフェース回路(B
us I/F)を指定するアドレス情報を周辺モジュー
ル本体5 15から受信する。さらに、送信すべきデー
タを周辺モジュール本体5 15から、データ入力レジ
スタ354へ取り出す動作を起動させて、データ入力レ
ジスタ354に送信すべきデータが取り出されると、制
御信号生成回路351は、データ選択回路357に対す
る選択信号として、データ入力レジスタ354に蓄積さ
れているデータを送信データとしてデータ転送レジスタ
355に転送させるデータ転送指示信号を生成させる。
【0041】さらに、制御信号生成回路351は、該送
信データの転送先のバスインタフェース回路(Bus
I/F)を示す転送先アドレス情報と転送元である自己
のバスインタフェース回路5(Bus I/F5)35
を示す転送元アドレス情報とに基づいて、次段のバスイ
ンタフェース回路6(Bus I/F6)36へ送信す
る新たな制御信号として、前記の各アドレス情報を含む
データ転送通知信号を生成して、制御信号転送レジスタ
352に蓄積させるための制御信号転送指示信号を生成
させる。
信データの転送先のバスインタフェース回路(Bus
I/F)を示す転送先アドレス情報と転送元である自己
のバスインタフェース回路5(Bus I/F5)35
を示す転送元アドレス情報とに基づいて、次段のバスイ
ンタフェース回路6(Bus I/F6)36へ送信す
る新たな制御信号として、前記の各アドレス情報を含む
データ転送通知信号を生成して、制御信号転送レジスタ
352に蓄積させるための制御信号転送指示信号を生成
させる。
【0042】一方、クロック遅延回路5(Dly5)4
5は、遅延クロック信号線64cを介して、前段のクロ
ック遅延回路4(Dly4)44からの4T遅延クロッ
ク信号(基準クロック信号の位相から4Tの遅延量があ
る遅延クロック信号)を受信すると、更に所定の時間T
だけ遅延させて、遅延量5Tの5T遅延クロック信号を
生成させる。該5T遅延クロック信号は、送信クロック
信号線65bを介して、それぞれ、データ転送レジスタ
355と、制御信号転送レジスタ352とに供給され、
制御信号生成回路351が生成したデータ転送指示信号
と制御信号転送指示信号が指示している情報、すなわ
ち、それぞれ、データ入力レジスタ354に蓄積されて
いる送信データと、データ転送通知信号とを、データ転
送レジスタ355と、制御信号転送レジスタ352とに
それぞれ蓄積させる。データ転送レジスタ355と、制
御信号転送レジスタ352とに蓄積されると、直ちに、
それぞれ、データ信号線75aと制御信号線75bとを
介して、次段のバスインタフェース回路6(Bus I
/F6)36に向けて、送信が開始される。さらに、前
記5T遅延クロック信号も、遅延クロック信号線65c
を介して、次段のクロック遅延回路6(Bus I/F
6)46に向けて送信される。
5は、遅延クロック信号線64cを介して、前段のクロ
ック遅延回路4(Dly4)44からの4T遅延クロッ
ク信号(基準クロック信号の位相から4Tの遅延量があ
る遅延クロック信号)を受信すると、更に所定の時間T
だけ遅延させて、遅延量5Tの5T遅延クロック信号を
生成させる。該5T遅延クロック信号は、送信クロック
信号線65bを介して、それぞれ、データ転送レジスタ
355と、制御信号転送レジスタ352とに供給され、
制御信号生成回路351が生成したデータ転送指示信号
と制御信号転送指示信号が指示している情報、すなわ
ち、それぞれ、データ入力レジスタ354に蓄積されて
いる送信データと、データ転送通知信号とを、データ転
送レジスタ355と、制御信号転送レジスタ352とに
それぞれ蓄積させる。データ転送レジスタ355と、制
御信号転送レジスタ352とに蓄積されると、直ちに、
それぞれ、データ信号線75aと制御信号線75bとを
介して、次段のバスインタフェース回路6(Bus I
/F6)36に向けて、送信が開始される。さらに、前
記5T遅延クロック信号も、遅延クロック信号線65c
を介して、次段のクロック遅延回路6(Bus I/F
6)46に向けて送信される。
【0043】次に、前段のバスインタフェース回路4
(Bus I/F4)34から転送されてきた転送デー
タを、次段のバスインタフェース回路6(Bus I/
F6)36へ転送するデータ中継動作について説明す
る。前段のバスインタフェース回路4(Bus I/F
4)34から制御信号線74bを介して転送されてきた
データ転送通知信号を受信すると、制御信号生成回路3
51は、該データ転送通知信号に含まれている転送先ア
ドレス情報が、自己のバスインタフェース回路5(Bu
s I/F5)35を示すアドレス情報と一致している
かチェックし、一致していない場合、自己のバスインタ
フェース回路5(Bus I/F5)35をデータ中継
用のデータ転送ルートとして提供するために、自己のバ
スインタフェース回路5(Bus I/F5)35を使
用中の状態とするために、前記「バス使用状態表示」を
使用中の状態に設定する。
(Bus I/F4)34から転送されてきた転送デー
タを、次段のバスインタフェース回路6(Bus I/
F6)36へ転送するデータ中継動作について説明す
る。前段のバスインタフェース回路4(Bus I/F
4)34から制御信号線74bを介して転送されてきた
データ転送通知信号を受信すると、制御信号生成回路3
51は、該データ転送通知信号に含まれている転送先ア
ドレス情報が、自己のバスインタフェース回路5(Bu
s I/F5)35を示すアドレス情報と一致している
かチェックし、一致していない場合、自己のバスインタ
フェース回路5(Bus I/F5)35をデータ中継
用のデータ転送ルートとして提供するために、自己のバ
スインタフェース回路5(Bus I/F5)35を使
用中の状態とするために、前記「バス使用状態表示」を
使用中の状態に設定する。
【0044】更に、制御信号生成回路351は、制御信
号線74bを介して転送されたきた前記データ転送通知
信号と、前段のバスインタフェース回路4(Bus I
/F4)34からデータ信号線74aを介して転送され
てきた転送データとを、そのまま、それぞれ、制御信号
転送レジスタ352と、データ転送レジスタ355とに
転送させる指示をする、制御信号転送指示信号とデータ
転送指示信号とを生成させる。一方、クロック遅延回路
5(Dly5)45が、前段のクロック遅延回路4(D
ly4)44からの4T遅延クロック信号に基づいて、
5T遅延クロック信号を生成すると、生成された該5T
遅延クロック信号が、送信クロック信号線65bを介し
て、それぞれ、制御信号転送レジスタ352と、データ
転送レジスタ355とに供給されるので、該5T遅延ク
ロック信号が生成された動作タイミングで、それぞれ、
制御信号転送レジスタ352とデータ転送レジスタ35
5とに、前段のバスインタフェース回路4(Bus I
/F4)34から転送されてきている前記データ転送通
知信号と転送データとが蓄積される。制御回路転送レジ
スタ352とデータ転送レジスタ355に蓄積される
と、直ちに、それぞれ、制御信号線75bと、データ信
号線75aとを介して、次段のバスインタフェース回路
6(Bus I/F6)36に向けて、送信が開始され
る。さらに、前記5T遅延クロック信号も、遅延クロッ
ク信号線65cを介して、次段のクロック遅延回路6
(Dly6)46に向けて送信される。
号線74bを介して転送されたきた前記データ転送通知
信号と、前段のバスインタフェース回路4(Bus I
/F4)34からデータ信号線74aを介して転送され
てきた転送データとを、そのまま、それぞれ、制御信号
転送レジスタ352と、データ転送レジスタ355とに
転送させる指示をする、制御信号転送指示信号とデータ
転送指示信号とを生成させる。一方、クロック遅延回路
5(Dly5)45が、前段のクロック遅延回路4(D
ly4)44からの4T遅延クロック信号に基づいて、
5T遅延クロック信号を生成すると、生成された該5T
遅延クロック信号が、送信クロック信号線65bを介し
て、それぞれ、制御信号転送レジスタ352と、データ
転送レジスタ355とに供給されるので、該5T遅延ク
ロック信号が生成された動作タイミングで、それぞれ、
制御信号転送レジスタ352とデータ転送レジスタ35
5とに、前段のバスインタフェース回路4(Bus I
/F4)34から転送されてきている前記データ転送通
知信号と転送データとが蓄積される。制御回路転送レジ
スタ352とデータ転送レジスタ355に蓄積される
と、直ちに、それぞれ、制御信号線75bと、データ信
号線75aとを介して、次段のバスインタフェース回路
6(Bus I/F6)36に向けて、送信が開始され
る。さらに、前記5T遅延クロック信号も、遅延クロッ
ク信号線65cを介して、次段のクロック遅延回路6
(Dly6)46に向けて送信される。
【0045】次に、前段のバスインタフェース回路4
(Bus I/F4)34から転送されてきた転送デー
タが、自己のバスインタフェース回路5(Bus I/
F5)35宛のデータで、周辺モジュール本体5 15
に出力させるべきデータであった場合のデータ着信動作
について説明する。前段のバスインタフェース回路4
(Bus I/F4)34から制御信号線74bを介し
て転送されてきたデータ転送通知信号に含まれている転
送先アドレス情報が、自己のバスインタフェース回路5
(Bus I/F5)35を示すアドレス情報と一致し
ていることを、制御信号生成回路351が検出すると、
前段のバスインタフェース回路4(Bus I/F4)
34からデータ信号線74aを介して転送されてきてい
る転送データを、周辺モジュール本体5 15に出力さ
れるべく、データ出力レジスタ353に取り込ませるた
めのデータ取込指示信号を生成させる。更に、次段のバ
スインタフェース回路6(Bus I/F6)36に向
けて、データ信号線75aを介して、無効データである
空きデータを送信させるべく、データ選択回路357に
対する選択信号として、空きデータ発生回路356から
の空きデータをデータ転送レジスタ355に転送させる
データ転送指示信号を生成させる。尚、該空きデータの
送信を選択する動作は、かかる場合の他に、制御信号生
成回路351が、制御信号線74bを介して、データ転
送動作の終了を示すデータ転送終了信号を受信した場合
においても、データ転送ルートとして使用されていた各
バスインタフェース回路において、行われる。一方、ク
ロック遅延回路5(Dly5)45が、前段のクロック
遅延回路4(Dly4)44からの4T遅延クロック信
号に基づいて、5T遅延クロック信号を生成すると、該
5T遅延クロック信号は、受信クロック信号線65aを
介して、データ出力レジスタ353に供給されるととも
に、送信クロック信号線65bを介して、データ転送レ
ジスタ355にも供給される。
(Bus I/F4)34から転送されてきた転送デー
タが、自己のバスインタフェース回路5(Bus I/
F5)35宛のデータで、周辺モジュール本体5 15
に出力させるべきデータであった場合のデータ着信動作
について説明する。前段のバスインタフェース回路4
(Bus I/F4)34から制御信号線74bを介し
て転送されてきたデータ転送通知信号に含まれている転
送先アドレス情報が、自己のバスインタフェース回路5
(Bus I/F5)35を示すアドレス情報と一致し
ていることを、制御信号生成回路351が検出すると、
前段のバスインタフェース回路4(Bus I/F4)
34からデータ信号線74aを介して転送されてきてい
る転送データを、周辺モジュール本体5 15に出力さ
れるべく、データ出力レジスタ353に取り込ませるた
めのデータ取込指示信号を生成させる。更に、次段のバ
スインタフェース回路6(Bus I/F6)36に向
けて、データ信号線75aを介して、無効データである
空きデータを送信させるべく、データ選択回路357に
対する選択信号として、空きデータ発生回路356から
の空きデータをデータ転送レジスタ355に転送させる
データ転送指示信号を生成させる。尚、該空きデータの
送信を選択する動作は、かかる場合の他に、制御信号生
成回路351が、制御信号線74bを介して、データ転
送動作の終了を示すデータ転送終了信号を受信した場合
においても、データ転送ルートとして使用されていた各
バスインタフェース回路において、行われる。一方、ク
ロック遅延回路5(Dly5)45が、前段のクロック
遅延回路4(Dly4)44からの4T遅延クロック信
号に基づいて、5T遅延クロック信号を生成すると、該
5T遅延クロック信号は、受信クロック信号線65aを
介して、データ出力レジスタ353に供給されるととも
に、送信クロック信号線65bを介して、データ転送レ
ジスタ355にも供給される。
【0046】制御信号生成回路351からは、データ出
力レジスタ353に対して、前記データ取込指示信号が
出力されているので、前記5T遅延クロック信号が、デ
ータ出力レジスタ353に供給された時点で、前段のバ
スインタフェース回路4(Bus I/F4)34から
データ信号線74aを介して転送されてきている転送デ
ータはデータ出力レジスタ353に蓄積される。また、
制御信号生成回路351からは、空きデータ発生回路3
56からの空きデータをデータ転送レジスタ355に転
送させるデータ転送指示信号を、選択信号として、デー
タ選択回路357に出力させているので、前記5T遅延
クロック信号が、データ転送レジスタ355に供給され
た時点で、空きデータがデータ転送レジスタ355に蓄
積される。データ蓄積レジスタ355に空きデータが蓄
積されると、直ちに、データ信号線75aを介して、空
きデータが次段のバスインタフェース回路6(Bus
I/F6)36に向けて、送信される。該空きデータを
受信する次段のバスインタフェース回路6(Bus I
/F6)36は、「バス使用状態表示」を空きの状態
(開放状態)に維持し続ける。
力レジスタ353に対して、前記データ取込指示信号が
出力されているので、前記5T遅延クロック信号が、デ
ータ出力レジスタ353に供給された時点で、前段のバ
スインタフェース回路4(Bus I/F4)34から
データ信号線74aを介して転送されてきている転送デ
ータはデータ出力レジスタ353に蓄積される。また、
制御信号生成回路351からは、空きデータ発生回路3
56からの空きデータをデータ転送レジスタ355に転
送させるデータ転送指示信号を、選択信号として、デー
タ選択回路357に出力させているので、前記5T遅延
クロック信号が、データ転送レジスタ355に供給され
た時点で、空きデータがデータ転送レジスタ355に蓄
積される。データ蓄積レジスタ355に空きデータが蓄
積されると、直ちに、データ信号線75aを介して、空
きデータが次段のバスインタフェース回路6(Bus
I/F6)36に向けて、送信される。該空きデータを
受信する次段のバスインタフェース回路6(Bus I
/F6)36は、「バス使用状態表示」を空きの状態
(開放状態)に維持し続ける。
【0047】また、制御信号生成回路351は、データ
出力レジスタ353に転送データが蓄積されると、周辺
モジュール本体5 15に対して、データ出力レジスタ
353に蓄積されている転送データを読み出す指示をす
るデータ読出し指示信号を送信する。データ読出し指示
信号を受信した周辺モジュール本体5 15はデータ出
力レジスタ353に蓄積されている転送データを読み出
し、周辺モジュール本体5 15内に取り込む。
出力レジスタ353に転送データが蓄積されると、周辺
モジュール本体5 15に対して、データ出力レジスタ
353に蓄積されている転送データを読み出す指示をす
るデータ読出し指示信号を送信する。データ読出し指示
信号を受信した周辺モジュール本体5 15はデータ出
力レジスタ353に蓄積されている転送データを読み出
し、周辺モジュール本体5 15内に取り込む。
【0048】以上に述べたごときバス制御回路を周辺モ
ジュール毎に配設させることにより、ループ型バスシス
テム上における転送データの衝突を防止する目的で従来
の技術においては必須となっていた集中型のバス調停回
路は全く不要となり、簡単な回路構成のバス制御回路に
よりループ型バスシステムを安定動作させることができ
る。なお、前記のデータ選択回路357の回路構成につ
いても、例えば、図3のブロック図に一実施例を示すよ
うに、3つの論理積回路357a,357b,357c
と、1つの論理和回路357dとの2段接続の非常に単
純なゲート回路で構成することができる。従って、各バ
ス制御回路1乃至8(BS1乃至8)21乃至28と
も、図2,図3に示すように、全く同様の単純な回路構
成からなっており、機能面の拡張も容易となり、且つ、
少ない段数の簡単な回路で構成されている各バスインタ
フェース回路であるので、各バスインタフェース回路単
体における遅延時間も、LSI全体の動作クロック周期
(例えば、クロック発生器(CLK)60の基準クロッ
ク信号の周期)に比し、大幅に短くすることができ、前
記の多重位相クロック信号(すなわち、互に所定の時間
Tずつ位相が相異なる遅延クロック信号)で動作するル
ープ型バスシステム上でのデータ転送時間を大幅に短縮
させることが可能である。尚、個々のバスインタフェー
ス回路1乃至8(Bus I/F1乃至8)31乃至3
8はクロック発生器(CLK)60からの基準クロック
信号に基づく同期回路としても動作できるので、該基準
クロック信号を、そのまま、各周辺モジュールの動作ク
ロック信号として使用することもできる。
ジュール毎に配設させることにより、ループ型バスシス
テム上における転送データの衝突を防止する目的で従来
の技術においては必須となっていた集中型のバス調停回
路は全く不要となり、簡単な回路構成のバス制御回路に
よりループ型バスシステムを安定動作させることができ
る。なお、前記のデータ選択回路357の回路構成につ
いても、例えば、図3のブロック図に一実施例を示すよ
うに、3つの論理積回路357a,357b,357c
と、1つの論理和回路357dとの2段接続の非常に単
純なゲート回路で構成することができる。従って、各バ
ス制御回路1乃至8(BS1乃至8)21乃至28と
も、図2,図3に示すように、全く同様の単純な回路構
成からなっており、機能面の拡張も容易となり、且つ、
少ない段数の簡単な回路で構成されている各バスインタ
フェース回路であるので、各バスインタフェース回路単
体における遅延時間も、LSI全体の動作クロック周期
(例えば、クロック発生器(CLK)60の基準クロッ
ク信号の周期)に比し、大幅に短くすることができ、前
記の多重位相クロック信号(すなわち、互に所定の時間
Tずつ位相が相異なる遅延クロック信号)で動作するル
ープ型バスシステム上でのデータ転送時間を大幅に短縮
させることが可能である。尚、個々のバスインタフェー
ス回路1乃至8(Bus I/F1乃至8)31乃至3
8はクロック発生器(CLK)60からの基準クロック
信号に基づく同期回路としても動作できるので、該基準
クロック信号を、そのまま、各周辺モジュールの動作ク
ロック信号として使用することもできる。
【0049】[請求項3]次に、前述の図1乃至図2に
示すごとき各バス制御回路1乃至8(BS1乃至8)2
1乃至28に備えられているクロック遅延回路1乃至8
(Dly 1乃至8)41乃至48が生成する遅延クロ
ック信号の時間位置(位相)を規定している手段につい
て説明する。遅延クロック信号は、前述の通り、初段の
クロック遅延回路1(Dly1)41からループ型バス
システム上の転送データの流れ方向に沿って、順次、基
準クロック信号から所定の時間Tずつ順次位相が遅れて
いき、1T,2T,…,8Tの遅延量となる1T遅延ク
ロック信号,2T遅延クロック信号,…,8T遅延クロ
ック信号として生成されている。かかる各遅延クロック
信号が、それぞれのバスインタフェース回路1乃至8
(Bus I/F1乃至8)31乃至38におけるデー
タ送受信用の動作タイミングとなっていることは前述の
通りである。而して、かかる遅延クロック信号を用いる
ことにより、データ転送用のバス71乃至78上に転送
されてくる転送データや制御信号の信号波形が、過渡状
態ではなく、安定した状態を示す位相位置(時間)に達
した時点で、各種レジスタに蓄積させる動作タイミング
とすることができる。
示すごとき各バス制御回路1乃至8(BS1乃至8)2
1乃至28に備えられているクロック遅延回路1乃至8
(Dly 1乃至8)41乃至48が生成する遅延クロ
ック信号の時間位置(位相)を規定している手段につい
て説明する。遅延クロック信号は、前述の通り、初段の
クロック遅延回路1(Dly1)41からループ型バス
システム上の転送データの流れ方向に沿って、順次、基
準クロック信号から所定の時間Tずつ順次位相が遅れて
いき、1T,2T,…,8Tの遅延量となる1T遅延ク
ロック信号,2T遅延クロック信号,…,8T遅延クロ
ック信号として生成されている。かかる各遅延クロック
信号が、それぞれのバスインタフェース回路1乃至8
(Bus I/F1乃至8)31乃至38におけるデー
タ送受信用の動作タイミングとなっていることは前述の
通りである。而して、かかる遅延クロック信号を用いる
ことにより、データ転送用のバス71乃至78上に転送
されてくる転送データや制御信号の信号波形が、過渡状
態ではなく、安定した状態を示す位相位置(時間)に達
した時点で、各種レジスタに蓄積させる動作タイミング
とすることができる。
【0050】ここで、各クロック遅延回路における遅延
量として定めている所定の時間Tについては、以下の如
く規定することとなる。すなわち、各バスインタフェー
ス回路、例えば、図2における説明に用いたバスインタ
フェース回路5(Bus I/F5)35に備えられて
いるデータ転送レジスタ355及び制御信号転送レジス
タ352に対して、送信クロック信号線65bを介して
前記5T遅延クロック信号が供給されてから、各レジス
タにデータが蓄積されて、各レジスタから出力信号が生
成され、それぞれデータ信号線75a及び制御信号線7
5bを介して、次段のバスインタフェース回路6(Bu
sI/F6)36に到着し、更に、次段のバスインタフ
ェース回路6(BusI/F6)36内に備えられてい
るデータ選択回路及び制御信号生成回路を介して、次段
のデータ転送レジスタ及び制御信号転送レジスタの入力
端子に到達して、該データ転送レジスタ及び該制御信号
転送レジスタの入力信号の信号波形として安定な状態に
達するまでの総遅延時間を対象として、所定の時間Tと
の関係を定めている。
量として定めている所定の時間Tについては、以下の如
く規定することとなる。すなわち、各バスインタフェー
ス回路、例えば、図2における説明に用いたバスインタ
フェース回路5(Bus I/F5)35に備えられて
いるデータ転送レジスタ355及び制御信号転送レジス
タ352に対して、送信クロック信号線65bを介して
前記5T遅延クロック信号が供給されてから、各レジス
タにデータが蓄積されて、各レジスタから出力信号が生
成され、それぞれデータ信号線75a及び制御信号線7
5bを介して、次段のバスインタフェース回路6(Bu
sI/F6)36に到着し、更に、次段のバスインタフ
ェース回路6(BusI/F6)36内に備えられてい
るデータ選択回路及び制御信号生成回路を介して、次段
のデータ転送レジスタ及び制御信号転送レジスタの入力
端子に到達して、該データ転送レジスタ及び該制御信号
転送レジスタの入力信号の信号波形として安定な状態に
達するまでの総遅延時間を対象として、所定の時間Tと
の関係を定めている。
【0051】而して、前記総遅延時間以上に大きな遅延
量を与えることができる遅延時間を所定の時間Tとし
て、各クロック遅延回路1乃至8(Dly1乃至8)4
1乃至48にそれぞれに規定させて、該所定の時間Tの
遅延量を発生させる手段を備えさせている。従って、相
互に接続されている前段のバス制御回路内のクロック遅
延回路が生成させた前段の遅延クロック信号の生起時点
から、前段のバス制御回路から転送されてくる転送デー
タ及び制御信号が、当該バス制御回路内の入力信号とし
て確定した安定状態に達するまでの遅延時間以上の遅延
量を、所定の時間Tとして当該クロック遅延回路で生成
させている。而して、バスインタフェース回路内のデー
タ転送レジスタや制御信号転送レジスタへの入力信号の
信号波形が安定して確定する前に、データ転送レジスタ
や制御信号転送レジスタがトリガされて、不確定な信号
がこれらのレジスタに入力されて、次段以降のバス上に
転送されていくことを防止している。かかる手段を用い
ることにより、本発明におけるループ型バスシステムを
安定動作させることが可能となる。
量を与えることができる遅延時間を所定の時間Tとし
て、各クロック遅延回路1乃至8(Dly1乃至8)4
1乃至48にそれぞれに規定させて、該所定の時間Tの
遅延量を発生させる手段を備えさせている。従って、相
互に接続されている前段のバス制御回路内のクロック遅
延回路が生成させた前段の遅延クロック信号の生起時点
から、前段のバス制御回路から転送されてくる転送デー
タ及び制御信号が、当該バス制御回路内の入力信号とし
て確定した安定状態に達するまでの遅延時間以上の遅延
量を、所定の時間Tとして当該クロック遅延回路で生成
させている。而して、バスインタフェース回路内のデー
タ転送レジスタや制御信号転送レジスタへの入力信号の
信号波形が安定して確定する前に、データ転送レジスタ
や制御信号転送レジスタがトリガされて、不確定な信号
がこれらのレジスタに入力されて、次段以降のバス上に
転送されていくことを防止している。かかる手段を用い
ることにより、本発明におけるループ型バスシステムを
安定動作させることが可能となる。
【0052】[請求項4]次に、前述の図1乃至図2に
示す各クロック遅延回路1乃至8が生成している遅延ク
ロック信号と、基準クロック信号との位相関係を補正す
る手段について説明する。各遅延クロック信号は、前述
したごとく、初段のクロック遅延回路からはじめて、順
次、基準クロック信号の位相から、1T,2T,…,8
Tの遅延量となる1T遅延クロック信号,2T遅延クロ
ック信号,…,8T遅延クロック信号となっている。こ
こで、最終段の8T遅延クロック信号は、各クロック遅
延回路の遅延量の総合計遅延量8Tが正確な値となって
いれば、クロック発生器(CLK)60からの基準クロ
ック信号と全く同一位相となっている。しかしながら、
総合計遅延量8Tが不正確になっていると、ループ型バ
スシステムの動作が不安定になるおそれがある。すなわ
ち、初段のバスインタフェース回路1(BusI/F
1)31の動作タイミングは1T遅延クロック信号であ
り、該バスインタフェース回路1(BusI/F1)3
1へ転送データを送信する隣接の最終段のバスインタフ
ェース回路8(BusI/F8)38の動作タイミング
は、8T遅延クロック信号であるため、1T遅延クロッ
ク信号と8T遅延クロック信号との間に所定の時間Tと
大幅に異なる時間を示す位相ずれが生じていると、バス
インタフェース回路8(BusI/F8)38からの転
送データが安定した状態に達していない状態で、バスイ
ンタフェース回路1(BusI/F1)31内のデータ
転送レジスタなどに蓄積されてしまうおそれがある。
示す各クロック遅延回路1乃至8が生成している遅延ク
ロック信号と、基準クロック信号との位相関係を補正す
る手段について説明する。各遅延クロック信号は、前述
したごとく、初段のクロック遅延回路からはじめて、順
次、基準クロック信号の位相から、1T,2T,…,8
Tの遅延量となる1T遅延クロック信号,2T遅延クロ
ック信号,…,8T遅延クロック信号となっている。こ
こで、最終段の8T遅延クロック信号は、各クロック遅
延回路の遅延量の総合計遅延量8Tが正確な値となって
いれば、クロック発生器(CLK)60からの基準クロ
ック信号と全く同一位相となっている。しかしながら、
総合計遅延量8Tが不正確になっていると、ループ型バ
スシステムの動作が不安定になるおそれがある。すなわ
ち、初段のバスインタフェース回路1(BusI/F
1)31の動作タイミングは1T遅延クロック信号であ
り、該バスインタフェース回路1(BusI/F1)3
1へ転送データを送信する隣接の最終段のバスインタフ
ェース回路8(BusI/F8)38の動作タイミング
は、8T遅延クロック信号であるため、1T遅延クロッ
ク信号と8T遅延クロック信号との間に所定の時間Tと
大幅に異なる時間を示す位相ずれが生じていると、バス
インタフェース回路8(BusI/F8)38からの転
送データが安定した状態に達していない状態で、バスイ
ンタフェース回路1(BusI/F1)31内のデータ
転送レジスタなどに蓄積されてしまうおそれがある。
【0053】かかる遅延クロック信号の位相ずれを補正
する手段として、図4に示すごとき遅延クロック位相補
正手段を用いることができる。ここに、図4は、遅延ク
ロック信号の位相補正手段の一実施例を示すブロック図
である。図4においては、基準クロック信号を生成する
クロック発生器として、発振周波数を可変に制御できる
可変クロック制御回路80を採用している。可変クロッ
ク制御回路80は、可変周波数クロック発振器81と、
ループフィルタ82と、位相差検出回路83とを備えて
いる。可変周波数クロック発振器81は、入力される制
御信号に応じて変更された発振周波数で発振するクロッ
ク発振器である。位相差検出回路83は、可変周波数ク
ロック発振器81が生成する基準クロック信号と、最終
段のクロック遅延回路8(Dly8)48が生成した8
T遅延クロック信号とを、それぞれ、基準クロック信号
線81cと遅延クロック信号線68cとを介して引き込
み、両者のクロック信号の位相差を検出する回路であ
り、排他的論理和回路等のゲート回路で構成されてい
る。また、ループフィルタ82は、位相差検出回路83
が検出した位相差を示すデジタル信号を平滑化して位相
差量に応じた出力信号を生成させ、可変周波数クロック
発振器81への制御信号として入力させ、発振周波数を
制御するためのフィルタである。
する手段として、図4に示すごとき遅延クロック位相補
正手段を用いることができる。ここに、図4は、遅延ク
ロック信号の位相補正手段の一実施例を示すブロック図
である。図4においては、基準クロック信号を生成する
クロック発生器として、発振周波数を可変に制御できる
可変クロック制御回路80を採用している。可変クロッ
ク制御回路80は、可変周波数クロック発振器81と、
ループフィルタ82と、位相差検出回路83とを備えて
いる。可変周波数クロック発振器81は、入力される制
御信号に応じて変更された発振周波数で発振するクロッ
ク発振器である。位相差検出回路83は、可変周波数ク
ロック発振器81が生成する基準クロック信号と、最終
段のクロック遅延回路8(Dly8)48が生成した8
T遅延クロック信号とを、それぞれ、基準クロック信号
線81cと遅延クロック信号線68cとを介して引き込
み、両者のクロック信号の位相差を検出する回路であ
り、排他的論理和回路等のゲート回路で構成されてい
る。また、ループフィルタ82は、位相差検出回路83
が検出した位相差を示すデジタル信号を平滑化して位相
差量に応じた出力信号を生成させ、可変周波数クロック
発振器81への制御信号として入力させ、発振周波数を
制御するためのフィルタである。
【0054】すなわち、各クロック遅延回路1乃至8
(Dly1乃至8)41乃至48のそれぞれの所定の時
間Tの合計が大きすぎて、8T遅延クロック信号の発生
間隔が、前記基準クロック信号の発生間隔よりも長い場
合は、可変周波数クロック発振器81の基準クロック信
号の発振周波数を下げさせる制御信号がループフィルタ
82から出力され、逆の場合には、基準クロック信号の
発振周波数を上げさせる制御信号がループフィルタ82
から出力される。
(Dly1乃至8)41乃至48のそれぞれの所定の時
間Tの合計が大きすぎて、8T遅延クロック信号の発生
間隔が、前記基準クロック信号の発生間隔よりも長い場
合は、可変周波数クロック発振器81の基準クロック信
号の発振周波数を下げさせる制御信号がループフィルタ
82から出力され、逆の場合には、基準クロック信号の
発振周波数を上げさせる制御信号がループフィルタ82
から出力される。
【0055】かかる可変クロック制御回路80を用いる
ことにより、最終段のクロック遅延回路8(Dly8)
48が生成する8T遅延クロック信号の位相を基準クロ
ック信号の位相と完全に一致させるように、8T遅延ク
ロック信号の位相ずれを補正させることができる。而し
て、初段のバスインタフェース回路1(BusI/F
1)31の動作タイミングである1T遅延クロック信号
と最終段のバスインタフェース回路8(BusI/F
8)38の動作タイミングである8T遅延クロック信号
との間の位相差を所定の時間Tと一致させることがで
き、ループ型バスシステムのデータ転送動作をより安定
させることが可能となる。
ことにより、最終段のクロック遅延回路8(Dly8)
48が生成する8T遅延クロック信号の位相を基準クロ
ック信号の位相と完全に一致させるように、8T遅延ク
ロック信号の位相ずれを補正させることができる。而し
て、初段のバスインタフェース回路1(BusI/F
1)31の動作タイミングである1T遅延クロック信号
と最終段のバスインタフェース回路8(BusI/F
8)38の動作タイミングである8T遅延クロック信号
との間の位相差を所定の時間Tと一致させることがで
き、ループ型バスシステムのデータ転送動作をより安定
させることが可能となる。
【0056】なお、図4の実施例においては、初段のバ
スインタフェース回路1(BusI/F1)31の動作
タイミングとして、基準クロック信号から所定の時間T
だけ遅延させた1T遅延クロック信号を用いている例を
示しているが、前述したように、初段のバスインタフェ
−ス回路1(BusI/F1)31の動作タイミングを
基準クロック信号そのものとすることも可能である。か
かる場合においては、最終段のクロック遅延回路8(D
ly8)48が生成する遅延クロック信号は、基準クロ
ック信号から7Tの遅延量である7T遅延クロック信号
となるので、該7T遅延クロック信号を更に所定の遅延
T遅延させるクロック遅延回路を位相差検出回路83の
前段に挿入する構成となる。
スインタフェース回路1(BusI/F1)31の動作
タイミングとして、基準クロック信号から所定の時間T
だけ遅延させた1T遅延クロック信号を用いている例を
示しているが、前述したように、初段のバスインタフェ
−ス回路1(BusI/F1)31の動作タイミングを
基準クロック信号そのものとすることも可能である。か
かる場合においては、最終段のクロック遅延回路8(D
ly8)48が生成する遅延クロック信号は、基準クロ
ック信号から7Tの遅延量である7T遅延クロック信号
となるので、該7T遅延クロック信号を更に所定の遅延
T遅延させるクロック遅延回路を位相差検出回路83の
前段に挿入する構成となる。
【0057】[請求項5]次に、遅延クロック信号の位
相関係を補正する他の実施例について説明する。図4に
示す実施例においては、初段と最終段のバスインタフェ
ース回路のそれぞれの動作タイミングである1T遅延ク
ロック信号と8Tクロック信号との位相関係を補正する
ものであった。本実施例においては、各クロック遅延回
路1乃至8(Dly1乃至8)41乃至48に可変クロ
ック遅延回路を用いることにより、各クロック遅延回路
1乃至8(Dly1乃至8)41乃至48のそれぞれの
遅延量をきめ細かく調整せんとするものである。すなわ
ち、図5は遅延クロック信号の位相補正手段の他の実施
例を示すブロック図であり、各クロック遅延回路1乃至
8(Dly1乃至8)41乃至48のうち、1つのクロ
ック遅延回路を取り出して例示しているものである。
相関係を補正する他の実施例について説明する。図4に
示す実施例においては、初段と最終段のバスインタフェ
ース回路のそれぞれの動作タイミングである1T遅延ク
ロック信号と8Tクロック信号との位相関係を補正する
ものであった。本実施例においては、各クロック遅延回
路1乃至8(Dly1乃至8)41乃至48に可変クロ
ック遅延回路を用いることにより、各クロック遅延回路
1乃至8(Dly1乃至8)41乃至48のそれぞれの
遅延量をきめ細かく調整せんとするものである。すなわ
ち、図5は遅延クロック信号の位相補正手段の他の実施
例を示すブロック図であり、各クロック遅延回路1乃至
8(Dly1乃至8)41乃至48のうち、1つのクロ
ック遅延回路を取り出して例示しているものである。
【0058】図5において、可変クロック遅延回路(V
Dly)90は、複数段からなるバッファ回路(フリッ
プクロップ回路)91a,91b,…,91dを縦続接
続させたものから構成されており、前段の可変クロック
遅延回路からの遅延クロック信号を入力信号としてい
る。各バッファ回路91a,91b,…,91dの論理
演算遅延に基づく遅延量を利用して、入力された遅延ク
ロック信号の位相を更に遅延させるものである。尚、図
5には、4段の縦続接続例を示しているが、これに限る
ものではない。各バッファ回路91a,91b,…,9
1dそれぞれの出力信号の中から、所定の時間Tと合致
している出力信号を選択して、遅延量選択信号を指定す
ることにより、出力ゲート回路93から最適の位相のク
ロック信号を遅延クロック信号として出力させるもので
ある。
Dly)90は、複数段からなるバッファ回路(フリッ
プクロップ回路)91a,91b,…,91dを縦続接
続させたものから構成されており、前段の可変クロック
遅延回路からの遅延クロック信号を入力信号としてい
る。各バッファ回路91a,91b,…,91dの論理
演算遅延に基づく遅延量を利用して、入力された遅延ク
ロック信号の位相を更に遅延させるものである。尚、図
5には、4段の縦続接続例を示しているが、これに限る
ものではない。各バッファ回路91a,91b,…,9
1dそれぞれの出力信号の中から、所定の時間Tと合致
している出力信号を選択して、遅延量選択信号を指定す
ることにより、出力ゲート回路93から最適の位相のク
ロック信号を遅延クロック信号として出力させるもので
ある。
【0059】かかる可変クロック遅延回路(VDly)
90を、各クロック遅延回路1乃至8(Dly1乃至
8)41乃至48それぞれに適用させることにより、互
に隣り合うクロック遅延回路が生成する遅延クロック信
号の位相を所定の時間Tに正確に合致させることができ
る。また、初段と、最終段とのバスインタフェース回路
の動作タイミングである1T遅延クロック信号と8T遅
延クロック信号との位相差もきめ細かく補正させること
も可能であり、ループ型バスシステムのデータ転送動作
をさらに安定させることができる。また、ループ型バス
システム上における転送データの転送時間を最小限の時
間にきめ細かく調整することも可能である。
90を、各クロック遅延回路1乃至8(Dly1乃至
8)41乃至48それぞれに適用させることにより、互
に隣り合うクロック遅延回路が生成する遅延クロック信
号の位相を所定の時間Tに正確に合致させることができ
る。また、初段と、最終段とのバスインタフェース回路
の動作タイミングである1T遅延クロック信号と8T遅
延クロック信号との位相差もきめ細かく補正させること
も可能であり、ループ型バスシステムのデータ転送動作
をさらに安定させることができる。また、ループ型バス
システム上における転送データの転送時間を最小限の時
間にきめ細かく調整することも可能である。
【0060】[請求項6]次に、本発明にかかる一方向
ループ型バスシステムにおいて、複数の周辺モジュール
が、同時に、任意の時点で、データ転送を実行する場合
の動作について説明する。すなわち、複数の周辺モジュ
ールが、同時に、バスマスタとしてループ型バスの使用
権を確保して、それぞれのデータ転送相手である相異な
る周辺モジュール(すなわち、スレーブ)との間で、同
時に、データ転送を行わんとする場合である。図6は、
本発明にかかるループ型バスシステムにおいて、複数の
周辺モジュール間で、同時にデータ転送される概念を説
明するための図である。図6において、例えば、周辺モ
ジュール1,周辺モジュール3,及び、周辺モジュール
5がバスマスク(すなわち、ループ型バスの使用権を有
する周辺モジュール)として、それぞれ周辺モジュール
2,周辺モジュール4,及び、周辺モジュール8をスレ
ーブ(すなわち、データ転送相手となる周辺モジュー
ル)として、同時にデータ転送を行なっている例を示し
ており、それぞれの転送ルートを破線T12,T34,及び
T58で示している。
ループ型バスシステムにおいて、複数の周辺モジュール
が、同時に、任意の時点で、データ転送を実行する場合
の動作について説明する。すなわち、複数の周辺モジュ
ールが、同時に、バスマスタとしてループ型バスの使用
権を確保して、それぞれのデータ転送相手である相異な
る周辺モジュール(すなわち、スレーブ)との間で、同
時に、データ転送を行わんとする場合である。図6は、
本発明にかかるループ型バスシステムにおいて、複数の
周辺モジュール間で、同時にデータ転送される概念を説
明するための図である。図6において、例えば、周辺モ
ジュール1,周辺モジュール3,及び、周辺モジュール
5がバスマスク(すなわち、ループ型バスの使用権を有
する周辺モジュール)として、それぞれ周辺モジュール
2,周辺モジュール4,及び、周辺モジュール8をスレ
ーブ(すなわち、データ転送相手となる周辺モジュー
ル)として、同時にデータ転送を行なっている例を示し
ており、それぞれの転送ルートを破線T12,T34,及び
T58で示している。
【0061】かかる単一の一方向ループ型バスシステム
においては、複数のデータ転送を同時に行わんとする場
合、それぞれの転送ルートが、他の転送ルートと重複さ
せることはできない。例えば、上述した3つのデータ転
送が同時に行われている状態において、すなわち、転送
ルートT12,T34,及び、T58に示す各バスインタフェ
ース回路が使用中になっている状態(制御信号生成回路
内に備えられている前記「バス使用状態表示」が使用中
の状態になっている状態)において、新たに、周辺モジ
ュール6から周辺モジュール7へデータ転送を行わんと
する事態が発生した場合は、新たに発生した該データ転
送を行わせることはできない。
においては、複数のデータ転送を同時に行わんとする場
合、それぞれの転送ルートが、他の転送ルートと重複さ
せることはできない。例えば、上述した3つのデータ転
送が同時に行われている状態において、すなわち、転送
ルートT12,T34,及び、T58に示す各バスインタフェ
ース回路が使用中になっている状態(制御信号生成回路
内に備えられている前記「バス使用状態表示」が使用中
の状態になっている状態)において、新たに、周辺モジ
ュール6から周辺モジュール7へデータ転送を行わんと
する事態が発生した場合は、新たに発生した該データ転
送を行わせることはできない。
【0062】かかる場合においては、既に、周辺モジュ
ール5から周辺モジュール8への転送ルートT58とし
て、バスインタフェース回路5乃至8(BusI/F5
乃至8)35乃至38はすべて占有されて使用中の状態
となっており、新たなデータ転送ルートT67として必要
とするバスインタフェース回路6及び7(BusI/F
6及び7)36及び37は、前記転送ルートT58のデー
タ中継用として既に使用中の状態となってしまってい
る。従って、新たなデータ転送は、前記転送ルートT58
のデータ転送が終了するまで待合せをさせることが必要
となる。
ール5から周辺モジュール8への転送ルートT58とし
て、バスインタフェース回路5乃至8(BusI/F5
乃至8)35乃至38はすべて占有されて使用中の状態
となっており、新たなデータ転送ルートT67として必要
とするバスインタフェース回路6及び7(BusI/F
6及び7)36及び37は、前記転送ルートT58のデー
タ中継用として既に使用中の状態となってしまってい
る。従って、新たなデータ転送は、前記転送ルートT58
のデータ転送が終了するまで待合せをさせることが必要
となる。
【0063】次に、上述した複数の周辺モジュールによ
る同時データ転送動作を実現させる手段について、図6
を用いて更に説明する。各バス制御回路内のバスインタ
フェース回路1乃至8(BusI/F1乃至8)31乃
至38内の制御回路生成回路には、すべての周辺モジュ
ールのバス制御回路すなわちバスインタフェース回路1
乃至8(BusI/F)1乃至8)31乃至38につい
て、それぞれが使用中か否かの状態を示す「全バス使用
状態表示i」(BSYi)10i(ここに、「i」は、
1乃至8のいずれかを示す。例えば、バスインタフェー
ス1の制御回路生成回路には、「全バス使用状態表示
1」(BSY1)101)を備えさせている。すなわ
ち、自己のバス制御回路すなわちバスインタフェース回
路の空き状態/使用状態だけでなく、ループ型バスに接
続されている他のすべての各バス制御回路すなわちバス
インタフェース回路毎の空き状態/使用状態について
も、それぞれのバスインタフェース回路内の制御回路生
成回路に「全バス使用状態表示i」(BSYi)10i
(i=1乃至8のいずれか)として備えさせている。更
に、新たなデータ転送要求が発生した場合、まず、自己
のバスインタフェース回路内の制御信号生成回路の「全
バス使用状態表示i」(BSYi)10iをチェックし
て、転送ルートとして必要となるすべてのバスインタフ
ェース回路が空き状態となっているか否かを確認し、す
べてが空き状態であれば、図示していないデータ転送要
求受付部で該新たなデータ転送要求を受け付ける。該デ
ータ転送要求を受け付けた後、該新たなデータ転送要求
において転送ルートとして使用されるバス制御回路すな
わちバスインタフェース回路について、「全バス使用状
態表示i」の表示を使用中の状態に遷移させる。更に、
制御信号線1乃至8 71b乃至78bを介して、図示
していない使用状態情報送信部は、全てのバス制御回路
すなわち全てのバスインタフェース回路を宛先として、
前記「バス使用状態表示i」の情報を送信する。該「全
バス使用状態表示i」を、順次、受信する各バス制御回
路1乃至8(BS1乃至8)21乃至28は、受信した
前記「全バス使用状態表示i」の情報を自己の制御回路
生成回路内の「全バス使用状態表示j」(j=1乃至8
のいずれか)にコピーする。この結果、すべてのバス制
御回路すなわちバスインタフェース回路は、直ちに、新
たに発生したデータ転送要求に伴って、変化した全ての
各バスインタフェース回路毎、すなわち、各バス制御回
路毎の使用状態を知ることができる。
る同時データ転送動作を実現させる手段について、図6
を用いて更に説明する。各バス制御回路内のバスインタ
フェース回路1乃至8(BusI/F1乃至8)31乃
至38内の制御回路生成回路には、すべての周辺モジュ
ールのバス制御回路すなわちバスインタフェース回路1
乃至8(BusI/F)1乃至8)31乃至38につい
て、それぞれが使用中か否かの状態を示す「全バス使用
状態表示i」(BSYi)10i(ここに、「i」は、
1乃至8のいずれかを示す。例えば、バスインタフェー
ス1の制御回路生成回路には、「全バス使用状態表示
1」(BSY1)101)を備えさせている。すなわ
ち、自己のバス制御回路すなわちバスインタフェース回
路の空き状態/使用状態だけでなく、ループ型バスに接
続されている他のすべての各バス制御回路すなわちバス
インタフェース回路毎の空き状態/使用状態について
も、それぞれのバスインタフェース回路内の制御回路生
成回路に「全バス使用状態表示i」(BSYi)10i
(i=1乃至8のいずれか)として備えさせている。更
に、新たなデータ転送要求が発生した場合、まず、自己
のバスインタフェース回路内の制御信号生成回路の「全
バス使用状態表示i」(BSYi)10iをチェックし
て、転送ルートとして必要となるすべてのバスインタフ
ェース回路が空き状態となっているか否かを確認し、す
べてが空き状態であれば、図示していないデータ転送要
求受付部で該新たなデータ転送要求を受け付ける。該デ
ータ転送要求を受け付けた後、該新たなデータ転送要求
において転送ルートとして使用されるバス制御回路すな
わちバスインタフェース回路について、「全バス使用状
態表示i」の表示を使用中の状態に遷移させる。更に、
制御信号線1乃至8 71b乃至78bを介して、図示
していない使用状態情報送信部は、全てのバス制御回路
すなわち全てのバスインタフェース回路を宛先として、
前記「バス使用状態表示i」の情報を送信する。該「全
バス使用状態表示i」を、順次、受信する各バス制御回
路1乃至8(BS1乃至8)21乃至28は、受信した
前記「全バス使用状態表示i」の情報を自己の制御回路
生成回路内の「全バス使用状態表示j」(j=1乃至8
のいずれか)にコピーする。この結果、すべてのバス制
御回路すなわちバスインタフェース回路は、直ちに、新
たに発生したデータ転送要求に伴って、変化した全ての
各バスインタフェース回路毎、すなわち、各バス制御回
路毎の使用状態を知ることができる。
【0064】したがって、同時に、複数の周辺モジュー
ルがデータ転送動作を行わんとする際、どの周辺モジュ
ールのバス制御回路であっても、直ちに、自らがデータ
転送ルートとして使用したいバスインタフェース回路の
使用状態を把握することができ、データ転送の可否を判
断することができる。而して、かかる一方向ループ型バ
スシステムにおいても、転送ルートが重複しない限りに
おいて、同時に複数の周辺モジュールからのデータ転送
を可能としている。
ルがデータ転送動作を行わんとする際、どの周辺モジュ
ールのバス制御回路であっても、直ちに、自らがデータ
転送ルートとして使用したいバスインタフェース回路の
使用状態を把握することができ、データ転送の可否を判
断することができる。而して、かかる一方向ループ型バ
スシステムにおいても、転送ルートが重複しない限りに
おいて、同時に複数の周辺モジュールからのデータ転送
を可能としている。
【0065】また、複数の周辺モジュールからの同時デ
ータ転送を可能とすることにより、一方向単一ループ型
バスシステムであっても、バスシステム全体としてのデ
ータ転送能力を大幅に向上させることができる。また、
かかる転送ルートの重複の検出手段も簡易な回路構成で
実現させることが可能であり、複数の同時データ転送時
においても、高速のデータ転送能力を維持させることが
できる。また、唯一設けられた基準クロック信号に基づ
いて、各周辺モジュール毎に動作タイミングが夫々固有
の位相となる多重位相クロック信号で、ループ型バスシ
ステムが動作しているので、複数の同時データ転送時に
おいても、バス上のデータ衝突防止用の特別のバス調停
手段を設ける必要はない。
ータ転送を可能とすることにより、一方向単一ループ型
バスシステムであっても、バスシステム全体としてのデ
ータ転送能力を大幅に向上させることができる。また、
かかる転送ルートの重複の検出手段も簡易な回路構成で
実現させることが可能であり、複数の同時データ転送時
においても、高速のデータ転送能力を維持させることが
できる。また、唯一設けられた基準クロック信号に基づ
いて、各周辺モジュール毎に動作タイミングが夫々固有
の位相となる多重位相クロック信号で、ループ型バスシ
ステムが動作しているので、複数の同時データ転送時に
おいても、バス上のデータ衝突防止用の特別のバス調停
手段を設ける必要はない。
【0066】なお、以上に説明した各実施例において
は、本発明にかかるループ型バスシステムに接続してい
る周辺モジュールの数が8個としているが、本発明は、
8個の周辺モジュールに限るのものではなく、複数個の
周辺モジュールとして、いかなる個数の周辺モジュール
数であっても、何ら影響を受けるものではない。
は、本発明にかかるループ型バスシステムに接続してい
る周辺モジュールの数が8個としているが、本発明は、
8個の周辺モジュールに限るのものではなく、複数個の
周辺モジュールとして、いかなる個数の周辺モジュール
数であっても、何ら影響を受けるものではない。
【0067】
【発明の効果】請求項1に記載の発明の効果 ループ型バスシステムに接続する複数個のバス制御回路
すなわちバスインタフェース回路毎に、それぞれ位相の
異なる動作タイミングとなる多重位相クロック信号を用
いてデータ転送動作を行わしめるので、すべてのバス制
御回路すなわちバスインタフェース回路に同じ位相の同
期クロック信号を用いる場合に比し、ループ型バスシス
テム上でのデータ転送遅延を大幅に短縮でき、データ転
送能力を大幅に向上させることができる。また、ループ
型のバス構成としているので、周辺モジュールを配置す
る上で、レイアウトも容易とすることができる。
すなわちバスインタフェース回路毎に、それぞれ位相の
異なる動作タイミングとなる多重位相クロック信号を用
いてデータ転送動作を行わしめるので、すべてのバス制
御回路すなわちバスインタフェース回路に同じ位相の同
期クロック信号を用いる場合に比し、ループ型バスシス
テム上でのデータ転送遅延を大幅に短縮でき、データ転
送能力を大幅に向上させることができる。また、ループ
型のバス構成としているので、周辺モジュールを配置す
る上で、レイアウトも容易とすることができる。
【0068】請求項2に記載の発明の効果 ループ型バスシステムにおけるデータ転送を制御するバ
ス制御回路を簡単な回路で構成できるので、小規模な回
路によって、ループ型バスシステムの構築を可能にして
いる。また、少ない段数の簡単な回路構成であるので、
各バス制御回路におけるデータ遅延時間を、LSI全体
での動作クロック信号の周期(フレーム周期を示す基準
クロック信号)に比べ、大幅に短縮させることができ、
超高速のデータ転送を行なうループ型バスシステムを実
現することができる。
ス制御回路を簡単な回路で構成できるので、小規模な回
路によって、ループ型バスシステムの構築を可能にして
いる。また、少ない段数の簡単な回路構成であるので、
各バス制御回路におけるデータ遅延時間を、LSI全体
での動作クロック信号の周期(フレーム周期を示す基準
クロック信号)に比べ、大幅に短縮させることができ、
超高速のデータ転送を行なうループ型バスシステムを実
現することができる。
【0069】請求項3に記載の発明の効果 データ転送用の動作タイミングとして、前段のバス制御
回路の動作タイミングに対して必要とする所定の時間だ
け確実に遅延させた遅延クロック信号を用いているの
で、各バス制御回路すなわちバスインタフェース回路に
備えられているデータ転送用のレジスタへの入力信号の
信号波形が確定する前に該レジスタがトリガされてしま
うことを防ぐことが可能であり、本発明にかかるループ
型バスシステムを安定して動作させることができる。
回路の動作タイミングに対して必要とする所定の時間だ
け確実に遅延させた遅延クロック信号を用いているの
で、各バス制御回路すなわちバスインタフェース回路に
備えられているデータ転送用のレジスタへの入力信号の
信号波形が確定する前に該レジスタがトリガされてしま
うことを防ぐことが可能であり、本発明にかかるループ
型バスシステムを安定して動作させることができる。
【0070】請求項4に記載の発明の効果 初段のバスインターフェス回路の動作タイミングである
遅延クロック信号と該初段のバスインタフェース回路の
前段に位置する最終段のバスインタフェース回路間の動
作タイミングである遅延クロック信号との間に生じる遅
延クロック信号間の位相のずれを確実に補正させること
ができるので、本発明にかかるループ型バスシステムの
データ転送動作をより安定させることができる。
遅延クロック信号と該初段のバスインタフェース回路の
前段に位置する最終段のバスインタフェース回路間の動
作タイミングである遅延クロック信号との間に生じる遅
延クロック信号間の位相のずれを確実に補正させること
ができるので、本発明にかかるループ型バスシステムの
データ転送動作をより安定させることができる。
【0071】請求項5に記載の発明の効果 各バスインタフェース回路の動作タイミングである遅延
クロック信号を可変クロック遅延回路により、きめ細か
く位相補正させることができるので、本発明にかかるル
ープ型バスシステムのデータ転送動作をさらに安定させ
ることができる。更に、ループ型バスシステム上におけ
る転送データの転送時間を最小限の時間とするようにき
め細かく調整することも可能になる。
クロック信号を可変クロック遅延回路により、きめ細か
く位相補正させることができるので、本発明にかかるル
ープ型バスシステムのデータ転送動作をさらに安定させ
ることができる。更に、ループ型バスシステム上におけ
る転送データの転送時間を最小限の時間とするようにき
め細かく調整することも可能になる。
【0072】請求項6に記載の発明の効果 一方向単一ループ型バスシステムにおいても、複数の周
辺モジュールが同時にデータ転送を行なうことを実現で
きる。而して、バスシステム全体としてのデータ転送能
力を大幅に向上させることができる。同時データ転送時
でも、特別のバス調停手段を設ける必要が無く、バス調
停回路を大幅に簡略化できる。
辺モジュールが同時にデータ転送を行なうことを実現で
きる。而して、バスシステム全体としてのデータ転送能
力を大幅に向上させることができる。同時データ転送時
でも、特別のバス調停手段を設ける必要が無く、バス調
停回路を大幅に簡略化できる。
【図1】 本発明によるループ型バスシステムの構成の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図2】 バス制御回路の構成の一実施例を示すブロッ
ク図である。
ク図である。
【図3】 データ選択回路の構成の一実施例を示すブロ
ック図である。
ック図である。
【図4】 遅延クロック信号の位相補正手段の一実施例
を示すブロック図である。
を示すブロック図である。
【図5】 遅延クロック信号の位相補正手段の他の実施
例を示すブロック図である。
例を示すブロック図である。
【図6】 本発明にかかるループ型バスシステムにおい
て、複数の周辺モジュール間で、同時にデータ転送され
る概念を説明するための図である。
て、複数の周辺モジュール間で、同時にデータ転送され
る概念を説明するための図である。
1〜8…周辺モジュール1〜8、11〜18…周辺モジ
ュール本体1〜8、21〜28…バス制御回路1〜8
(BS1〜8)、31〜38…バスインタフェース回路
1〜8(Bus I/F1〜8)、41〜48…クロッ
ク遅延回路1〜8(Dly1〜8)、51〜58…周辺
モジュール・バスインタフェース回路間接続バス1〜
8、60…クロック発生器、60c…基準クロック信号
線、61〜68…送受信クロック信号線1〜8、61a
〜68a…受信クロック信号線1〜8、61b〜68b
…送信クロック信号線1〜8、61c〜67c…遅延ク
ロック信号線、71〜78…ループ型のバス1〜8、3
51…制御信号生成回路、352…制御信号転送レジス
タ、353…データ出力レジスタ、354…データ入力
レジスタ、355…データ転送レジスタ、356…空き
データ発生回路、357…データ選択回路、74a,7
5a…データ信号線、74b,75b…制御信号線、8
0…可変クロック制御回路、81…可変周波数クロック
発振器、82…ループフィルタ、83…位相差検出回
路、90…可変クロック制御回路(VDly)、101
〜108…全バス使用状態表示1〜8。
ュール本体1〜8、21〜28…バス制御回路1〜8
(BS1〜8)、31〜38…バスインタフェース回路
1〜8(Bus I/F1〜8)、41〜48…クロッ
ク遅延回路1〜8(Dly1〜8)、51〜58…周辺
モジュール・バスインタフェース回路間接続バス1〜
8、60…クロック発生器、60c…基準クロック信号
線、61〜68…送受信クロック信号線1〜8、61a
〜68a…受信クロック信号線1〜8、61b〜68b
…送信クロック信号線1〜8、61c〜67c…遅延ク
ロック信号線、71〜78…ループ型のバス1〜8、3
51…制御信号生成回路、352…制御信号転送レジス
タ、353…データ出力レジスタ、354…データ入力
レジスタ、355…データ転送レジスタ、356…空き
データ発生回路、357…データ選択回路、74a,7
5a…データ信号線、74b,75b…制御信号線、8
0…可変クロック制御回路、81…可変周波数クロック
発振器、82…ループフィルタ、83…位相差検出回
路、90…可変クロック制御回路(VDly)、101
〜108…全バス使用状態表示1〜8。
Claims (6)
- 【請求項1】 複数の周辺モジュール間でデータ転送を
行なうべく、各前記周辺モジュール毎に周辺モジュール
本体とバス制御回路とを有し、互に隣り合う前記周辺モ
ジュール内の前記バス制御回路同士をループ状に配設さ
れているバスにより相互接続させることにより、相互に
データ転送を行なうループ型バスシステムにおいて、該
ループ型バスシステムのデータ転送フレーム周期を定め
る基準クロック信号を生成するクロック発生器を備え、
且つ、各前記バス制御回路に、あらかじめ定められた遅
延量を生成させるクロック遅延回路を備えさせ、互に隣
り合う前記バス制御回路内の前記クロック遅延回路同士
を相互に接続させるが、初段に位置するクロック遅延回
路のみは最終段に位置するクロック遅延回路ではなく、
前記クロック発生器と接続させることにより、前記基準
クロック信号に対し、それぞれあらかじめ定められた遅
延量を有する遅延クロック信号を生成させて、該遅延ク
ロック信号を各前記バス制御回路のデータ転送用動作タ
イミングとして用いることを特徴とするループ型バスシ
ステム。 - 【請求項2】 請求項1に記載のループ型バスシステム
において、前記バス制御回路が、前段の前記バス制御回
路から受信したデータ転送動作制御用の制御信号、もし
くは、前記周辺モジュール本体からのデータ転送動作制
御用の制御信号に基づいて、該バス制御回路の動作を制
御する新たな制御信号を生成する制御信号生成回路を有
し、また、次段に位置する前記バス制御回路に対して転
送すべく、前記遅延クロック信号に同期させて、転送デ
ータと、前記制御信号生成回路からのデータ転送動作制
御用の制御信号とを、それぞれ蓄積させるデータ転送レ
ジスタと、制御信号転送レジスタとを有し、且つ、前記
制御信号生成回路が生成する前記制御信号に基づいて、
前記周辺モジュール本体から前記バス上に送信すべき送
信データを取り込むためのデータ入力レジスタと、逆
に、前記バス上にある受信すべき受信データを前記周辺
モジュール本体に取り出すためのデータ出力バッファと
を有し、更に、前記制御信号生成回路が生成する前記制
御信号に基づいて、前記データ転送レジスタに蓄積させ
る前記転送データとして、前記データ入力バッファと、
前段からのバス、あるいは、空きデータを生成する空き
データ発生回路のうちのいずれかにあるデータを選択す
るためのデータ選択回路を有していることを特徴とする
ループ型バスシステム。 - 【請求項3】 請求項1または2に記載のループ型バス
システムにおいて、前記遅延クロック信号を生成させる
前記クロック遅延回路の遅延量を、相互に接続されてい
る前段の前記クロック遅延回路が生成させた前段の前記
クロック信号の生起時点から、前段の前記バス制御回路
から転送されてくる転送データ及び転送動作制御用の制
御信号の信号波形が当該バス制御回路において確定した
安定状態に達するまでの遅延時間以上の遅延量に設定し
ていることを特徴とするループ型バスシステム。 - 【請求項4】 請求項1乃至3のいずれかに記載のルー
プ型バスシステムにおいて、前記クロック発生器が可変
クロック制御回路からなり、該可変クロック制御回路
が、クロック制御信号により発振周波数を変更させるこ
とができる可変周波数クロック発振器と、該可変周波数
クロック発振器が生成する基準クロック信号の位相と、
前記可変周波数クロック発振器と接続される前記初段に
位置する前記クロック遅延回路から最遠端の位置にある
最終段の前記クロック遅延回路が生成する遅延クロック
信号の位相との位相差を検出する位相差検出回路と、検
出された該位相差を平滑化して、前記可変周波数クロッ
ク発振器の発振周波数を制御する前記クロック制御信号
を生成するループフィルタとを有していることを特徴と
するループ型バスシステム。 - 【請求項5】 請求項1乃至3のいずれかに記載のルー
プ型バスシステムにおいて、前記クロック遅延回路が、
可変クロック遅延回路からなり、該可変クロック遅延回
路が、複数個のバッファ回路の縦続接続から構成され、
該バッファ回路のそれぞれの出力信号の中から最適の遅
延量を有する出力信号を、前記遅延クロック信号とし
て、選択させることができる遅延量選択回路を有してい
ることを特徴とするループ型バスシステム。 - 【請求項6】 請求項1乃至5いずれかに記載のループ
型バスシステムにおいて、各前記バス制御回路が、すべ
ての各バス制御回路毎の空き状態/使用状態を示す全バ
ス使用状態情報を有し、新たなデータ転送要求が発生す
る都度、該新たなデータ転送において使用されるバス制
御回路がすべて空き状態にある場合に、該新たなデータ
転送の要求を受け付ける転送要求受付手段と、該新たな
データ転送において使用されるバス制御回路をすべて使
用状態を示す情報に前記全バス使用状態情報を書き換え
させると共に、書き換えられた前記全バス使用状態情報
をすべてのバス制御回路に送信させる使用状態情報送信
手段とを有することにより、複数の前記周辺モジュール
が同時にデータ転送動作を行なうことができることを特
徴とするループ型バスシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000334880A JP2002141922A (ja) | 2000-11-01 | 2000-11-01 | ループ型バスシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000334880A JP2002141922A (ja) | 2000-11-01 | 2000-11-01 | ループ型バスシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002141922A true JP2002141922A (ja) | 2002-05-17 |
Family
ID=18810716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000334880A Pending JP2002141922A (ja) | 2000-11-01 | 2000-11-01 | ループ型バスシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002141922A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009069974A (ja) * | 2007-09-11 | 2009-04-02 | Fuji Xerox Co Ltd | バスインターフェース回路および情報処理装置 |
US7573836B2 (en) | 2005-03-17 | 2009-08-11 | Nec Corporation | Switch system and loop transfer method |
JP2016139300A (ja) * | 2015-01-28 | 2016-08-04 | Necプラットフォームズ株式会社 | 通信処理装置、通信処理方法、及び、情報処理システム |
CN110546922A (zh) * | 2016-11-23 | 2019-12-06 | 德吉润股份有限公司 | 分布式控制同步环形网络架构 |
JP2021528881A (ja) * | 2018-05-01 | 2021-10-21 | デジラム コーポレーション | カスケードクロックリングバスを完了させるためのシステム及び方法 |
-
2000
- 2000-11-01 JP JP2000334880A patent/JP2002141922A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7573836B2 (en) | 2005-03-17 | 2009-08-11 | Nec Corporation | Switch system and loop transfer method |
JP2009069974A (ja) * | 2007-09-11 | 2009-04-02 | Fuji Xerox Co Ltd | バスインターフェース回路および情報処理装置 |
JP2016139300A (ja) * | 2015-01-28 | 2016-08-04 | Necプラットフォームズ株式会社 | 通信処理装置、通信処理方法、及び、情報処理システム |
CN110546922A (zh) * | 2016-11-23 | 2019-12-06 | 德吉润股份有限公司 | 分布式控制同步环形网络架构 |
JP2020508625A (ja) * | 2016-11-23 | 2020-03-19 | デジラム コーポレーション | 分散制御同期リングネットワークアーキテクチャ |
JP7014812B2 (ja) | 2016-11-23 | 2022-02-01 | デジラム コーポレーション | 分散制御同期リングネットワークアーキテクチャ |
JP2021528881A (ja) * | 2018-05-01 | 2021-10-21 | デジラム コーポレーション | カスケードクロックリングバスを完了させるためのシステム及び方法 |
JP7187577B2 (ja) | 2018-05-01 | 2022-12-12 | デジラム コーポレーション | カスケードクロックリングバスを完了させるためのシステム及び方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8352774B2 (en) | Inter-clock domain data transfer FIFO circuit | |
US10355851B2 (en) | Methods and systems for synchronization between multiple clock domains | |
JP4533890B2 (ja) | 異なるクロックドメイン間でのデータ信号転送のための方法 | |
US7249207B2 (en) | Internal data bus interconnection mechanism utilizing central interconnection module converting data in different alignment domains | |
US20080215786A1 (en) | Electronic Device And A Method For Arbitrating Shared Resources | |
CN109032973B (zh) | Icb总线*** | |
JPH11316706A (ja) | データ高速転送同期システム及びデータ高速転送同期方法 | |
JP4091941B2 (ja) | クロック同期回路 | |
JP2002523857A (ja) | 非同期型論理を用いたfifo | |
US6249875B1 (en) | Interface circuit using plurality of synchronizers for synchronizing respective control signals over a multi-clock environment | |
JP2009507415A (ja) | 非同期のリップルパイプライン | |
EP0892352A1 (en) | Computer system with a bus having a segmented structure | |
US8589611B2 (en) | Asynchronous logic circuit, semiconductor circuit, and path calculation method in asynchronous logic circuit | |
JP4404637B2 (ja) | 局所同期回路間の情報交換 | |
US7792030B2 (en) | Method and system for full-duplex mesochronous communications and corresponding computer program product | |
JP2002524790A (ja) | 同期多相クロック分配システム | |
JP2002141922A (ja) | ループ型バスシステム | |
US8176353B2 (en) | Method for the data transfer between at least two clock domains | |
JP2022183237A (ja) | 非同期asic | |
JP2001159970A (ja) | 装置間結合装置 | |
WO2009110588A1 (ja) | データ転送装置及び方法並びに半導体回路 | |
JP2003157228A (ja) | データ転送回路 | |
Liljeberg et al. | Asynchronous interface for locally clocked modules in ULSI systems | |
Agiwal et al. | An architecture and a wrapper synthesis approach for multi-clock latency-insensitive systems | |
JP2004326222A (ja) | データ処理システム |