JP4939857B2

JP4939857B2 - スイッチ回路

Info

Publication number: JP4939857B2
Application number: JP2006184608A
Authority: JP
Inventors: 尚晃岡田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-07-04
Filing date: 2006-07-04
Publication date: 2012-05-30
Anticipated expiration: 2026-07-04
Also published as: JP2008017031A

Description

本発明は、入力信号の経路を切り替えるスイッチ回路に関する。

携帯電話や無線ＬＡＮ機器等の機器は、高周波信号の経路を切り替えるスイッチ回路を備える。図７は、従来のスイッチ回路を示す回路図である。図７に示すスイッチ回路は単極双投スイッチであり、同じ特性を有するＦＥＴ１０１，１０３と、カップリングコンデンサＣ０，Ｃ１，Ｃ２と、ゲート抵抗Ｒ１，Ｒ２と、抵抗Ｒ３，Ｒ４，Ｒ５とを備える。

ＦＥＴ１０１，１０３は各ソースによって直列に接続されている。ＦＥＴ１０１，１０３の各ソースには、カップリングコンデンサＣ０を介してスイッチ回路の入力端子Ｔ０が接続されている。入力端子Ｔ０には高周波信号が入力される。ＦＥＴ１０１のドレインには、カップリングコンデンサＣ１を介してスイッチ回路の一方の出力端子Ｔ１が接続されている。ＦＥＴ１０３のドレインには、カップリングコンデンサＣ２を介してスイッチ回路の他方の出力端子Ｔ２が接続されている。出力端子Ｔ１，Ｔ２からは入力端子Ｔ０から入力された高周波信号が出力される。カップリングコンデンサＣ０，Ｃ１，Ｃ２は、ＦＥＴ１０１，１０３の制御端子ＣＴ１，ＣＴ２から供給される直流電流の入力端子Ｔ０及び出力端子Ｔ１，Ｔ２への流出を防止する。

ＦＥＴ１０１のゲートには、ゲート抵抗Ｒ１を介して制御端子ＣＴ１が接続されている。ＦＥＴ１０３のゲートには、ゲート抵抗Ｒ２を介して制御端子ＣＴ２が接続されている。ゲート抵抗Ｒ１，Ｒ２は、制御端子ＣＴ１、ＣＴ２への高周波信号の漏洩を抑制し、且つ、サージによるＦＥＴ１０１，１０３の破壊を防止する効果を有する。ＦＥＴ１０１，１０３のソース及びドレインは抵抗Ｒ３，Ｒ４，Ｒ５を介してそれぞれ接続されている。抵抗Ｒ３，Ｒ４，Ｒ５は、ＦＥＴ１０１，１０３のソース電圧及びドレイン電圧を同電位に固定する。

上記スイッチ回路の制御端子ＣＴ１，ＣＴ２には、それぞれ相反したレベルの制御電圧が印加される。制御端子ＣＴ１にＨレベルの制御電圧（３Ｖ）を印加し、制御端子ＣＴ２にＬレベルの制御電圧（０Ｖ）を印加すると、ＦＥＴ１０１はオン状態、ＦＥＴ１０３はオフ状態になる。このとき、入力端子Ｔ０からＦＥＴ１０１を介した出力端子Ｔ１までの経路が導通状態となり、入力端子Ｔ０から入力された高周波信号は出力端子Ｔ１から出力される。一方、制御端子ＣＴ１にＬレベルの制御電圧（０Ｖ）を印加し、制御端子ＣＴ２にＨレベルの制御電圧（３Ｖ）を印加すると、ＦＥＴ１０１はオフ状態、ＦＥＴ１０３はオン状態になる。このとき、入力端子Ｔ０からＦＥＴ１０３を介した出力端子Ｔ２までの経路が導通状態となり、入力端子Ｔ０から入力された高周波信号は出力端子Ｔ２から出力される。

制御端子ＣＴ１，ＣＴ２に印加される制御電圧には３Ｖの電位差がある。３Ｖの制御電圧が印加されたＦＥＴでは、ゲートからソース側に直流電流が漏洩する。当該直流電流は、カップリングコンデンサＣ０，Ｃ１，Ｃ２のため入力端子Ｔ０や出力端子Ｔ１，Ｂから漏洩しないが、０Ｖの制御電圧が印加されたＦＥＴのソースからゲート側へと流れる。すなわち、制御端子ＣＴ１，ＣＴ２間でＦＥＴ１０１，１０３を介して直流のリーク電流が流れる。

図８は、図７に示したスイッチ回路の制御端子ＣＴ１にＨレベルの制御電圧を印加し、制御端子ＣＴ２にＬレベルの制御電圧を印加した際の、ＦＥＴ１０１，１０３の各状態、高周波信号の経路ＨＦＳ（一点鎖線）及び直流のリーク電流ＬＣ１，ＬＣ２（二点鎖線）の経路を図７に重ね合わせた図である。上述したように、制御端子ＣＴ１にＨレベルの制御電圧を印加し、制御端子ＣＴ２にＬレベルの制御電圧を印加すると、入力端子Ｔ０から入力された高周波信号は出力端子Ｔ１から出力される。また、ＦＥＴ１０１のゲートからソース側に漏洩した直流電流（リーク電流）は、ＦＥＴ１０３のソースからゲート側に流れる。すなわち、図８に示すＦＥＴ１０１のゲート・ソース間のリーク電流ＬＣ１の値と、ＦＥＴ１０３のソース・ゲート間のリーク電流ＬＣ２の値とは等しい。ＦＥＴ１０１，１０３のソース電圧は、０Ｖから３Ｖの間でリーク電流ＬＣ１とリーク電流ＬＣ２とが等しくなる条件を満たす値である。

図９は、ＦＥＴ１０１，１０３のゲート・ソース間リーク電流Ｉｇｓとゲート・ソース間電圧Ｖｇｓとの関係を示す特性曲線９１に、ＦＥＴ１０１，１０３の各ゲート電圧及びＦＥＴ１０１，１０３のソース電圧を示す点を重ね合わせた図である。なお、ＦＥＴ１０１，１０３のゲート電圧は制御端子ＣＴ１，ＣＴ２に印加される制御電圧にほぼ等しいとする。図９に示すグラフの横軸は電圧、縦軸は電流を示す。リーク電流ＬＣ１とリーク電流ＬＣ２とが等しく、かつＦＥＴ１０１，１０３のゲート電圧の電位差が３Ｖであるという条件を満たすＦＥＴ１０１，１０３のソースの直流電圧は、図９に示す特性曲線９１中に符号Ｅで示した点の値である。この符号Ｅが示すＦＥＴ１０１，１０３のソースの直流電圧Ｖｒｆ０は、入力端子Ｔ０及び出力端子Ｔ１，Ｔ２の電位である。

以上説明したスイッチ回路の特性の１つに最大入力電力（以下「ハンドリングパワー」という。）がある。ハンドリングパワーが大きいと振幅の大きい高周波信号が入力されても高いアイソレーションで当該高周波信号の経路を切り替えることができる。このため、スイッチ回路のハンドリングパワーは大きい方が好ましい。

スイッチ回路のハンドリングパワーＰｍａｘは、以下の式（１）によって求められる（特開２００４−０４８４１１号公報参照）。但し、“ｎ”は、ＦＥＴ等によって構成されるスイッチ部に縦続接続されているＦＥＴの数を示す。“Ｖｒｆ”は、上述したように、ＦＥＴのソース又はドレインの直流電圧を示す。“Ｖｃｎｔ”は、ＦＥＴがオフ状態の際の制御端子の電位を示す。“Ｖｔ”は、ＦＥＴの閾値電圧を示す。“Ｚ０”は、スイッチ回路のインピーダンスを示す。

特開２０００−２７７７０３号公報特開２００２−２３２２７８号公報特開２００４−０４８４１１号公報

上記式（１）によれば、スイッチ回路のハンドリングパワーを上げるためには、変数ｎを増加させるか、“Ｖｒｆ−Ｖｃｎｔ−Ｖｔ”を増加させれば良い。“ｎ”を増加させる方法は、ＦＥＴの数が増してチップ面積が増大するため好ましくない。一方、“Ｖｒｆ−Ｖｃｎｔ−Ｖｔ”を増加させるためには“Ｖｒｆ”を増加させれば良い。なお、“Ｖｒｆ”はオフ状態のＦＥＴのゲート・ソース間電圧Ｖｇｓに等しい。このため、“Ｖｒｆ”を増加させることによって、オフ状態のＦＥＴは、大電力の信号が入力されても当該信号を十分に遮断することができる。このように、“Ｖｒｆ”を増加させることによって、高いアイソレーションかつ最大入力電力の大きなスイッチ回路を実現することができる。

“Ｖｒｆ”を増加させるためには、図１０に示すように、外部からＦＥＴ１０１，１０３のソースに電圧を加えれば良い。しかし、この方法では、制御端子ＣＴ１，ＣＴ２に制御電圧を印加する制御端子ＣＴ１，ＣＴ２の他に、ＦＥＴ１０１，１０３のソースに電圧を加えるための端子Ｔ４を必要とする。その結果、電力の供給が複雑化するだけでなくチップ面積が増加する。

本発明の目的は、電源数の増加やチップ面積の大幅な増加なく、高いアイソレーションかつ最大入力電力の大きなスイッチ回路を提供することである。

本発明は、信号が入出力される複数の端子と、印加された制御電圧のレベルに応じて、前記複数の端子間の経路を開閉する複数のスイッチ部と、前記複数のスイッチ部に印加された２種類のレベルが異なる制御電圧の内、高いレベルの制御電圧を前記複数のスイッチ部の共通接続端子に印加する制御電圧印加部と、前記複数の端子の各電位を同電位に固定する電位固定部と、を備え、前記制御電圧印加部は、前記高いレベルの制御電圧を印加する端子にカソードが接続され、前記複数のスイッチ部の制御電圧が印加される各制御端子にアノードがそれぞれ接続された複数のダイオードを有するスイッチ回路を提供する。

上記スイッチ回路では、前記複数のスイッチ部の各々は少なくとも１つのＦＥＴを有し、各ＦＥＴのソース・ドレイン間の経路が直列に接続されるよう前記複数のスイッチ部が配置されている。

上記スイッチ回路では、前記複数のダイオードの電流−電圧特性は、前記ＦＥＴのゲート・ソース間の電流−電圧特性と比較して、順方向バイアス状態では立ち上がりが良く、逆方向バイアス状態では逆方向電流が小さい又は同等である。

上記スイッチ回路は、前記制御電圧印加部によって前記高いレベルの制御電圧が印加される端子と前記制御電圧印加部との間に設けられたコイルを備える。

本発明に係るスイッチ回路によれば、高いアイソレーションかつ大きな最大入力電力を有するスイッチ回路を、電源数の増加やチップ面積の大幅な増加なく実現できる。

以下、本発明の実施形態について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態のスイッチ回路を示す回路図である。図１に示すように、第１の実施形態のスイッチ回路は、図７に示したスイッチ回路と同様に単極双投スイッチであり、同じ特性を有するＦＥＴ１０１，１０３と、カップリングコンデンサＣ０，Ｃ１，Ｃ２と、ゲート抵抗Ｒ１，Ｒ２と、抵抗Ｒ３，Ｒ４，Ｒ５と、制御電圧印加部１１０とを備える。ＦＥＴ１０１，１０３、カップリングコンデンサＣ０，Ｃ１，Ｃ２、抵抗Ｒ３，Ｒ４，Ｒ５及びゲート抵抗Ｒ１，Ｒ２は、図７に示した各構成要素と同様である。

制御電圧印加部１１０は、制御端子ＣＴ１又は制御端子ＣＴ２に印加されたＨレベルの制御電圧をＦＥＴ１０１，１０３のソースに印加する。制御電圧印加部１１０は、互いに対向して直列に接続された２つのダイオードＤ１，Ｄ２によって構成されている。一方のダイオードＤ１のアノードはＦＥＴ１０１のゲートに接続され、もう一方のダイオードＤ２のアノードはＦＥＴ１０３のゲートに接続されている。また、ダイオードＤ１，Ｄ２のカソードはＦＥＴ１０１，１０３のソースに接続されている。本実施形態で用いられるダイオードＤ１，Ｄ２の電流−電圧特性は、ＦＥＴ１０１，１０３のゲート・ソース間の電流−電圧特性と比較して、順方向バイアス状態では立ち上がりが良く、逆方向バイアス状態では逆方向電流が小さい又は同等である。

上記スイッチ回路の制御端子ＣＴ１，ＣＴ２には、それぞれ相反したレベルの制御電圧が印加される。制御端子ＣＴ１にＨレベルの制御電圧（３Ｖ）を印加し、制御端子ＣＴ２にＬレベルの制御電圧（０Ｖ）を印加すると、ＦＥＴ１０１はオン状態、ＦＥＴ１０３はオフ状態になる。このとき、入力端子Ｔ０からＦＥＴ１０１を介した出力端子Ｔ１までの経路が導通状態となり、入力端子Ｔ０から入力された高周波信号は出力端子Ｔ１から出力される。また、制御端子ＣＴ１に印加された制御電圧（３Ｖ）は、ゲート抵抗Ｒ１及びダイオードＤ１を介してＦＥＴ１０１，１０３のソースに印加される。

一方、制御端子ＣＴ１にＬレベルの制御電圧（０Ｖ）を印加し、制御端子ＣＴ２にＨレベルの制御電圧（３Ｖ）を印加すると、ＦＥＴ１０１はオフ状態、ＦＥＴ１０３はオン状態になる。このとき、入力端子Ｔ０からＦＥＴ１０３を介した出力端子Ｔ２までの経路が導通状態となり、入力端子Ｔ０から入力された高周波信号は出力端子Ｔ２から出力される。また、制御端子ＣＴ２に印加された制御電圧（３Ｖ）は、ゲート抵抗Ｒ２及びダイオードＤ２を介してＦＥＴ１０１，１０３のソースに印加される。

制御端子ＣＴ１，ＣＴ２に印加される制御電圧には３Ｖの電位差がある。３Ｖの制御電圧が印加されたＦＥＴでは、従来と同様に、ゲートからソース側に直流電流が漏洩する。当該直流電流は、カップリングコンデンサＣ０，Ｃ１，Ｃ２のため入力端子Ｔ０や出力端子Ｔ１，Ｂから漏洩しないが、０Ｖの制御電圧が印加されたＦＥＴのソースからゲート側へと流れる。すなわち、制御端子ＣＴ１，ＣＴ２間でＦＥＴ１０１，１０３を介して直流のリーク電流が流れる。さらに、本実施形態では、制御電圧印加部１１０が設けられているため、３Ｖの制御電圧はゲート抵抗及び順方向のダイオードを介してＦＥＴ１０１，１０３のソースに印加される。したがって、制御端子ＣＴ１，ＣＴ２間には、制御電圧印加部１１０が有する順方向のダイオード及びオフ状態のＦＥＴを介した直流電流も流れる。

図２は、本実施形態のスイッチ回路の直流電流だけを考慮した際の等価回路である。直流電流だけを考慮すると、ＦＥＴ１０１，１０３のゲート・ソース間特性はダイオードＤ３，Ｄ４の特性に等しい。但し、当該ダイオードＤ３，Ｄ４の特性は、制御電圧印加部１１０が有するダイオードＤ１，Ｄ２の特性とは異なる。ＦＥＴ１０１，１０３のソース電圧は、図２に示す並列に接続された２つのダイオードの特性を合成した特性に基づいて決定される。

図３は、ＦＥＴ１０１，１０３のゲート・ソース間合成電流とゲート・ソース間電圧Ｖとの関係を示す特性曲線９５に、ＦＥＴ１０１，１０３の各ゲート電圧及びＦＥＴ１０１，１０３のソース電圧を示す点を重ね合わせた図である。なお、ＦＥＴ１０１，１０３のゲート電圧は制御端子ＣＴ１，ＣＴ２に印加される制御電圧にほぼ等しいとする。図３に示すグラフの横軸は電圧、縦軸は電流を示す。本実施形態では、ＦＥＴ１０１，１０３のゲート・ソース間合成電流とゲート・ソース間電圧Ｖとの関係を示す特性９５は、ＦＥＴ１０１，１０３のゲート・ソース間リーク電流Ｉｇｓとゲート・ソース間電圧Ｖｇｓ間の特性９１と、制御電圧印加部１１０が有するダイオードＤ１，Ｄ２が有する特性９３とを合成した特性である。

また、本実施形態では、３Ｖの制御電圧が印加されたＦＥＴのゲート・ソース間を流れる電流は、直流のリーク電流と、制御電圧印加部１１０を介して流れる直流電流である。これら２つの直流電流は、０Ｖの制御電圧が印加されたＦＥＴのソースからゲート側へと流れる。図３に示すように、３Ｖの制御電圧が印加されたＦＥＴのゲート・ソース間を流れる直流電流ＤＣ１は、０Ｖの制御電圧が印加されたＦＥＴのソース・ゲート間を流れる直流電流ＤＣ２に等しい。このため、直流電流ＤＣ１と直流電流ＤＣ２とが等しく、かつＦＥＴ１０１，１０３のゲート電圧の電位差が３Ｖであるという条件を満たすＦＥＴ１０１，１０３のソースの直流電圧は、図３に示す特性曲線中に符号Ａで示した点の値である。この符号Ａが示すＦＥＴ１０１，１０３のソースの直流電圧Ｖｒｆ１は、入力端子Ｔ０及び出力端子Ｔ１，Ｔ２の電位である。

図４は、図７に示したスイッチ回路のＦＥＴ１０１，１０３の各ゲート電圧及びＦＥＴ１０１，１０３のソース電圧を示す点を図３に重ね合わせた説明図である。言い換えれば、図４は図９と図３を重ね合わせた図である。図４に示されているように、本実施形態におけるＦＥＴ１０１，１０３のソースの直流電圧Ｖｒｆ１は、図９で示した直流電圧Ｖｒｆ０よりも高い。ＦＥＴのソースの直流電圧Ｖｒｆが大きいと、上記式（１）に示した“Ｖｒｆ−Ｖｃｎｔ−Ｖｔ”が大きくなるため、スイッチ回路のハンドリングパワーＰｍａｘが大きくなる。このため、最大入力電力の大きなスイッチ回路を提供することができる。

また、ＦＥＴのソースの直流電圧Ｖｒｆが大きいと、０Ｖの制御電圧が印加されたＦＥＴのゲート・ソース間電圧が大きくなる。このため、オフ状態のＦＥＴは、入力端子Ｔ０から大電力の信号が入力されても当該信号を十分に遮断することができる。したがって、高いアイソレーションを有するスイッチ回路を提供することができる。

以上説明したように、本実施形態によれば、制御電圧印加部１１０を構成する２つのダイオードＤ１，Ｄ２をスイッチ回路に設けるだけで、電源数の増加やチップ面積の大幅な増加なく、高いアイソレーションかつ大きな最大入力電力を実現することができる。

（第２の実施形態）
図５は、第２の実施形態のスイッチ回路を示す回路図である。第２の実施形態のスイッチ回路では、制御電圧印加部１１０のダイオードＤ１，Ｄ２の各カソード側にコイルＬ１，Ｌ２がさらに設けられている。この点以外は第１の実施形態と同様であり、図５において、図１と共通する構成要素には同じ参照符号が付されている。

コイルＬ１，Ｌ２は、入力端子Ｔ０から入力された高周波信号が制御電圧印加部１１０のダイオードＤ１，Ｄ２を介して制御端子ＣＴ１，ＣＴ２側に漏洩することを防ぐ。このため、制御端子ＣＴ１，ＣＴ２に印加される制御電圧が高周波ノイズによる影響を受けない。

（第３の実施形態）
図６は、第３の実施形態のスイッチ回路を示す回路図である。第３の実施形態のスイッチ回路では、第２の実施形態のスイッチ回路が備えるコイルＬ１，Ｌ２が１つのコイルＬ３で構成されている。この点以外は第１の実施形態と同様であり、図６において、図５と共通する構成要素には同じ参照符号が付されている。

コイルＬ３は、入力端子Ｔ０から入力された高周波信号が制御電圧印加部１１０のダイオードＤ１，Ｄ２を介して制御端子ＣＴ１，ＣＴ２側に漏洩することを防ぐ。このため、制御端子ＣＴ１，ＣＴ２に印加される制御電圧が高周波ノイズによる影響を受けない。さらに、第２の実施形態と比較して、コイルを１個削減することができるため、回路面積を小さくすることができ、高集積化に有効である。

以上説明した第１〜第３の実施形態のスイッチ回路が備えるＦＥＴ１０１，１０３のドレイン・ソース間電圧は極めて小さい。このため、ソースとドレインを区別してＦＥＴ１０１，１０３を配置する必要がない。上記実施形態では、スイッチ回路の構成を明確に説明するために、ＦＥＴ１０１とＦＥＴ１０３のソース同士が接続された構成を例に説明したが、ドレイン同士が接続された構成であっても、一方のＦＥＴのソースともう一方のＦＥＴのドレインが接続された構成であっても良い。

また、上記実施形態では、２つのＦＥＴを備える単極双投スイッチを例に説明したが、４つ以上のＦＥＴを備える単極双投スイッチであっても良い。例えば、直列に接続されたゲート共通の２つ以上のＦＥＴの組を、上記実施形態のＦＥＴ１０１又はＦＥＴ１０３の代わりに設けても良い。

また、上記実施形態のスイッチ回路は、高周波信号の経路を入力端子Ｔ０から出力端子Ｔ１への経路又は入力端子Ｔ０から出力端子Ｔ２への経路に切り替えているが、高周波信号の経路にこれに限られない。例えば、入力端子Ｔ０から出力端子Ｔ１への第１の経路と出力端子Ｔ２から入力端子Ｔ０への第２の経路とを切り替えても良い。

本発明に係るスイッチ回路は、高いアイソレーションかつ最大入力電力の大きなスイッチ回路等の用途にも適用できる。

第１の実施形態のスイッチ回路を示す回路図第１の実施形態のスイッチ回路の直流電流だけを考慮した際の等価回路ＦＥＴのゲート・ソース間合成電流とゲート・ソース間電圧Ｖとの関係を示す特性曲線に、ＦＥＴの各ゲート電圧及びＦＥＴのソース電圧を示す点を重ね合わせた図図７に示したスイッチ回路のＦＥＴの各ゲート電圧及びＦＥＴのソース電圧を示す点を図３に重ね合わせた説明図第２の実施形態のスイッチ回路を示す回路図第３の実施形態のスイッチ回路を示す回路図従来のスイッチ回路を示す回路図図７に示したスイッチ回路上の高周波信号の経路及び直流のリーク電流の経路を図７に重ね合わせた図ＦＥＴのゲート・ソース間リーク電流Ｉｇｓとゲート・ソース間電圧Ｖｇｓとの関係を示す特性曲線に、ＦＥＴの各ゲート電圧及びＦＥＴのソース電圧を示す点を重ね合わせた図ＦＥＴのソースに電圧を加える外部端子を有するスイッチ回路を示す回路図

１０１，１０３ＦＥＴ
Ｃ０，Ｃ１，Ｃ２カップリングコンデンサ
Ｒ１，Ｒ２ゲート抵抗
Ｒ３，Ｒ４，Ｒ５抵抗
１１０制御電圧印加部
Ｄ１，Ｄ２ダイオード
Ｌ１，Ｌ２，Ｌ３コイル
Ｔ０入力端子
Ｔ１，Ｔ２出力端子

Claims

信号が入出力される複数の端子と、
印加された制御電圧のレベルに応じて、前記複数の端子間の経路を開閉する複数のスイッチ部と、
前記複数のスイッチ部に印加された２種類のレベルが異なる制御電圧の内、高いレベルの制御電圧を前記複数のスイッチ部の共通接続端子に印加する制御電圧印加部と、
前記複数の端子の各電位を同電位に固定する電位固定部と、を備え、
前記制御電圧印加部は、前記高いレベルの制御電圧を印加する端子にカソードが接続され、前記複数のスイッチ部の制御電圧が印加される各制御端子にアノードがそれぞれ接続された複数のダイオードを有することを特徴とするスイッチ回路。
請求項１に記載のスイッチ回路であって、
前記複数のスイッチ部の各々は少なくとも１つのＦＥＴを有し、
各ＦＥＴのソース・ドレイン間の経路が直列に接続されるよう前記複数のスイッチ部が配置されたことを特徴とするスイッチ回路。
請求項１又は２に記載のスイッチ回路であって、
前記複数のダイオードの電流−電圧特性は、前記ＦＥＴのゲート・ソース間の電流−電圧特性と比較して、順方向バイアス状態では立ち上がりが良く、逆方向バイアス状態では逆方向電流が小さい又は同等であることを特徴とするスイッチ回路。
請求項１〜３のいずれか一項に記載のスイッチ回路であって、
前記制御電圧印加部によって前記高いレベルの制御電圧が印加される端子と前記制御電圧印加部との間に設けられたコイルを備えたことを特徴とするスイッチ回路。